JPH1164465A - Fpga/pldの信号まわり込みチェック回路 - Google Patents
Fpga/pldの信号まわり込みチェック回路Info
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- JPH1164465A JPH1164465A JP9235354A JP23535497A JPH1164465A JP H1164465 A JPH1164465 A JP H1164465A JP 9235354 A JP9235354 A JP 9235354A JP 23535497 A JP23535497 A JP 23535497A JP H1164465 A JPH1164465 A JP H1164465A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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Abstract
を検出可能とする診断回路の提供。 【解決手段】診断回路内部を制御するコントローラ部、
FPGA/PLD外部のインタフェース部分信号を送出
するシグナルジェネレータ部、診断判定を行う障害判定
部、プログラム構成回路(プログラムユーザにより構築
された回路)との接続を断つゲート制御部、障害通知を
行うオンチップ障害通知LED、FPGA/PLDの外
部配線情報およびピンアサイン情報を格納するテストパ
ターン生成部とから成り、この診断回路はデバイス製造
段階においてデバイスに予め埋め込んでおく。
Description
の試験回路に関し、特にFPGA/PLDを構成品の一
部として持つ装置に適用して好適な試験回路に関する。
arrays)/PLD(programmable logic devices)
の診断回路の従来方式としては、以下のものが知られて
いる。
ログラム構成回路(プログラムユーザが構築した回路)
を診断するために多種多様なテストパターンをデータと
して内部に持たせておき、機能的正常性の確認をとる方
式。
障害(例えば製造時に発生する内部セル間を結ぶ配線の
短絡および配線ブリッジ)の有無をチェックする方式。
来の診断方式では、FPGA/PLD外部とのインタフ
ェース部分に対しての診断までは行わない。このため、
FPGA/PLD外部インタフェース部分に対して発生
する不良、例えばFPGA/PLDを基板上に実装した
際に発生する半田ブリッジや基板製造時のパターンブリ
ッジの有無をチェックできないという問題点を有してい
る。
ては、各々の障害箇所の検出と同時に障害通知を外部へ
送出する形式をとっている。そして、このような状況障
害通知となる信号路に、外部物理的障害(半田ブリッ
ジ、パターンブリッジ)が発生した場合には、障害の誤
報を引き起こす可能性がある。
てなされたものであって、その目的は、FPGA/PL
D外部とのインタフェース障害を検出可能とする診断回
路を提供することにある。
め、本発明の診断回路は、FPGA/PLDにおけるデ
バイス外部の、組み立て時の半田ブリッジや基板作成時
のパターンブリッジなどの物理的障害を要因とした信号
まわり込みをチェック手段を備えたことを特徴とする。
PLDのデバイス製造時に該デバイスに埋め込まれ、プ
ログラム構成回路を作成した時に得られるピンアサイン
情報と、FPGA/PLDに対する外部配線情報を格納
しているテストパターン生成手段に収容されるデータを
基に、前記障害のチェックを行う、ことを特徴とする。
また、本発明においては、障害通知用としてオンチップ
障害通知手段を含む。
好ましくは、診断回路内部を制御する制御手段と、FP
GA/PLD外部のインタフェース部に対して試験信号
を送出するシグナル発生手段と、診断判定を行う障害判
定手段と、診断試験時に、プログラムユーザにより構築
された回路であるプログラム構成回路を試験信号から断
するように制御するゲート制御手段と、障害の有無を外
部に表示するオンチップ障害通知手段と、FPGA/P
LDの外部配線情報およびピンアサイン情報を格納する
テストパターン生成手段と、を備え、前記シグナル発生
手段から送出された試験信号を外部に出力する前に折り
返して前記障害判定手段に入力し、前記障害判定手段は
到達した試験信号から前記FPGA/PLD外部インタ
フェース部分に物理故障があるか否かを判定する、こと
を特徴とする。
に説明する。本発明の診断回路は、その好ましい実施の
形態において、診断回路内部を制御するコントローラ部
(図1の5)、FPGA/PLD外部のインタフェース
部分信号を送出するシグナルジェネレータ部(図1の
3)、診断判定を行う障害判定部(図1の4)、プログ
ラム構成回路(プログラムユーザにより構築された回
路)との接続の断を制御するゲート制御部(図1の
6)、障害通知を行うオンチップ障害通知手段(図1の
7)、FPGA/PLDの外部配線情報およびピンアサ
イン情報を格納するテストパターン生成部(図1の
1)、から構成される。かかる構成の診断回路は、デバ
イス製造段階において、FPGA/PLD内に埋め込ん
でおく。またテストパターン生成部(図1の1)は好ま
しくは読みだし専用のメモリで構成される。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図1は、本発明の一実施例のFPG
Aの構成を示す図である。図1を参照すると、本実施例
は、テストパタン保持部1、プログラム構成回路(プロ
グラムユーザが構築した回路)2、シグナルジェネレー
タ部3、障害判定部4、コントローラ部5、ゲート制御
部6、及び、オンチップ障害通知用LED(Light Emit
ting Diode)7を備えて構成されている。図1におい
て、波線で囲んだ回路ブロックが、本発明に係る診断回
路の構成に対応している。
グナルジェネレータ部3、オンチップ障害通知LED7
を制御する。シグナルジェネレータ部3はFPGA/P
LD外部につながるインタフェース部分(入出力端子;
FPGA外部端子)に対して、試験信号を生成し、送出
する。
との接続を制御する。障害判定部4は、障害、すなわち
信号のまわり込みがないかどうかチェックする。オンチ
ップ障害通知LED7は、信号のまわり込みによる障害
の発生有無を通知するLEDである。
およびFPGA/PLDのピンアサイン情報を格納す
る。
明する。
ターン保持部1より、プログラム構成回路2で使用する
ピンアサイン情報、およびFPGA/PLDの外部配線
情報が、チェック部であるシグナルジェネレータ部3及
び障害判定部4に対して転送される。
FPGA/PLD内部に形成されたプログラム構成回路
2に対して、ゲート制御部6によって試験用信号の侵入
を防ぐためのゲート制御が行われる。
象となる配線に対し、試験用信号が送出される。送出信
号は、FPGA/PLD外部に送出される前に、障害判
定部に折り返されて通知される。
験と、上記1.で転送されたデータを基に、合否判定が
行われ、その結果がコントローラ部5へ通知される。
は、コントローラ部5よりオンチップ障害通知LEDを
点灯(障害有)させる制御が行われる。
て、以下に説明しておく。はテストパタン保持部1か
らピンアサイン情報、外部配線情報を転送する信号線ル
ート、はコントローラ部5からシグナルジェネレータ
部3に対する制御を行う信号線ルート、はゲート制御
部6からプログラム構成回路2に対する試験信号の侵入
を防ぐ信号線ルート、は障害判定部4から障害判定の
結果をコントローラ部4に通知する信号線ルート、は
コントローラ部5から障害通知を監視媒体に通知するル
ート、はシグナルジェネレータ部3から試験用信号を
FPGA/PLD外部へ送出するルート、は送出した
試験用信号を折り返すルート、外部物理的障害による信
号を入力するルート、外部配線をマルチに組んだときの
信号入力ルートである。
方式(1)、(2)と併用してもよく、この場合、障害
通知となる信号路に、外部物理的障害(半田ブリッジ、
パターンブリッジ)が発生した場合には、本発明はこれ
を検出できるため、従来方式で問題とされた障害の誤報
を回避するものであり、従来の診断方式を改善するもの
としても有効である。
FPGA/PLD外部とのインタフェース部分に対して
の障害を容易且つ早急に検出することができ、またFP
GA/PLDを組み込んだパッケージ全体として試験し
た場合にも、障害発生箇所を特定することを容易化し、
装置の信頼性を向上する、という効果を奏する。
る。
Claims (5)
- 【請求項1】FPGA/PLDにおけるデバイス外部
の、組み立て時の半田ブリッジや基板作成時のパターン
ブリッジなどの物理的障害を要因とした信号まわり込み
をチェック手段を備えたことを特徴とする診断回路。 - 【請求項2】FPGA/PLDのデバイス製造時に該デ
バイスに埋め込まれ、プログラム構成回路を作成した時
に得られるピンアサイン情報と、FPGA/PLDに対
する外部配線情報を格納しているテストパターン生成手
段に収容されるデータを基に、前記障害のチェックを行
う、ことを特徴とする請求項1記載の診断回路。 - 【請求項3】障害通知用としてオンチップ障害通知手段
を含むことを特徴とする請求項1又は2記載の診断回
路。 - 【請求項4】FPGA/PLDの診断回路においてFP
GA/PLD外部のインタフェース部に対して試験信号
を送出するシグナル発生手段と、 診断判定を行う障害判定手段と、 診断試験時に、プログラムユーザにより構築された回路
であるプログラム構成回路を試験信号から断するように
制御するゲート制御手段と、 障害の有無を外部に表示するオンチップ障害通知手段、 FPGA/PLDの外部配線情報およびピンアサイン情
報を格納するテストパターン生成手段と、 診断回路内部を制御する制御手段と、 を備え、前記シグナル発生手段から送出された試験信号
を外部に出力する前に折り返して前記障害判定手段に入
力し、前記障害判定手段は到達した試験信号から前記F
PGA/PLD外部インタフェース部分に物理故障があ
るか否かを判定する、ことを特徴とするFPGA/PL
Dの診断回路。 - 【請求項5】前記請求項4記載のFPGA/PLDの診
断回路が、デバイス製造段階で予めFPGA/PLDに
埋め込まれていることを特徴とするFPGA/PLDの
診断回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23535497A JP3237584B2 (ja) | 1997-08-15 | 1997-08-15 | Fpga/pldの信号まわり込みチェック回路 |
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001004706A (ja) * | 1999-06-25 | 2001-01-12 | Nec Eng Ltd | 半田不良検査方法 |
JP2001337138A (ja) * | 2000-05-30 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路用テスト回路装置およびこれを用いた半導体集積回路 |
JP2005062353A (ja) * | 2003-08-08 | 2005-03-10 | Seiko Epson Corp | 電気光学パネル、電気光学装置及び電子機器 |
US7215132B2 (en) | 2005-06-30 | 2007-05-08 | Fujitsu Limited | Integrated circuit and circuit board |
US7511507B2 (en) | 2005-07-15 | 2009-03-31 | Fujitsu Limited | Integrated circuit and circuit board |
JP2012208108A (ja) * | 2011-03-11 | 2012-10-25 | Denso Corp | 半導体集積回路 |
CN103472387A (zh) * | 2013-09-04 | 2013-12-25 | 北京控制工程研究所 | 一种适用于反熔丝型fpga的通用在线测试系统及测试方法 |
-
1997
- 1997-08-15 JP JP23535497A patent/JP3237584B2/ja not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001004706A (ja) * | 1999-06-25 | 2001-01-12 | Nec Eng Ltd | 半田不良検査方法 |
JP2001337138A (ja) * | 2000-05-30 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路用テスト回路装置およびこれを用いた半導体集積回路 |
JP2005062353A (ja) * | 2003-08-08 | 2005-03-10 | Seiko Epson Corp | 電気光学パネル、電気光学装置及び電子機器 |
US7215132B2 (en) | 2005-06-30 | 2007-05-08 | Fujitsu Limited | Integrated circuit and circuit board |
US7511507B2 (en) | 2005-07-15 | 2009-03-31 | Fujitsu Limited | Integrated circuit and circuit board |
JP2012208108A (ja) * | 2011-03-11 | 2012-10-25 | Denso Corp | 半導体集積回路 |
CN103472387A (zh) * | 2013-09-04 | 2013-12-25 | 北京控制工程研究所 | 一种适用于反熔丝型fpga的通用在线测试系统及测试方法 |
CN103472387B (zh) * | 2013-09-04 | 2015-11-25 | 北京控制工程研究所 | 一种适用于反熔丝型fpga的通用在线测试系统及测试方法 |
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