JPH112658A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH112658A JPH112658A JP9156271A JP15627197A JPH112658A JP H112658 A JPH112658 A JP H112658A JP 9156271 A JP9156271 A JP 9156271A JP 15627197 A JP15627197 A JP 15627197A JP H112658 A JPH112658 A JP H112658A
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Abstract
(57)【要約】
【課題】 複数個の半導体集積回路装置を基板上に搭載
して構成されるＤＯＢ（デバイス・オン・ボード）に於
ける良否判定テストの容易化。 【解決手段】 印加されている電源電圧が所定範囲内の
電圧であるか否かを検出し、印加電源電圧が上記所定範
囲外であるときには所定レベルの検出信号を出力する電
源電圧判定回路と、その一端が各信号端子に接続された
抵抗と、該抵抗の他端と電源又は接地間に接続され、上
記電源電圧判定回路よりの上記検出信号により導通して
上記各信号端子をプルアップ又はプルダウンするスイッ
チングトランジスタとを、半導体集積回路装置内部に設
ける。テスト時においては、電源電圧の値を上記所定範
囲外の値に設定する。これにより、スイッチングトラン
ジスタが導通して、各信号端子がプルアップ又はプルダ
ウンされる。したがって、各信号端子へのＤＣ電圧印加
のみでテスト可能となる。
して構成されるＤＯＢ（デバイス・オン・ボード）に於
ける良否判定テストの容易化。 【解決手段】 印加されている電源電圧が所定範囲内の
電圧であるか否かを検出し、印加電源電圧が上記所定範
囲外であるときには所定レベルの検出信号を出力する電
源電圧判定回路と、その一端が各信号端子に接続された
抵抗と、該抵抗の他端と電源又は接地間に接続され、上
記電源電圧判定回路よりの上記検出信号により導通して
上記各信号端子をプルアップ又はプルダウンするスイッ
チングトランジスタとを、半導体集積回路装置内部に設
ける。テスト時においては、電源電圧の値を上記所定範
囲外の値に設定する。これにより、スイッチングトラン
ジスタが導通して、各信号端子がプルアップ又はプルダ
ウンされる。したがって、各信号端子へのＤＣ電圧印加
のみでテスト可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係るものであり、特に、複数の半導体集積回路装置
（ＬＳＩ）を、基板上に、例えば、アドレスバス、デー
タバスを共通にして搭載し、コントロール信号にて、動
作ＬＳＩを選択するＤＯＢ（デバイス・オン・ボード）
システムにおいて、各ＬＳＩデバイスと基板上の配線の
接続が正しくなされているか否かのテストを容易に行う
ことができるように構成した半導体集積回路装置に関す
るものである。
置に係るものであり、特に、複数の半導体集積回路装置
（ＬＳＩ）を、基板上に、例えば、アドレスバス、デー
タバスを共通にして搭載し、コントロール信号にて、動
作ＬＳＩを選択するＤＯＢ（デバイス・オン・ボード）
システムにおいて、各ＬＳＩデバイスと基板上の配線の
接続が正しくなされているか否かのテストを容易に行う
ことができるように構成した半導体集積回路装置に関す
るものである。
【０００２】
【従来の技術】個別にはテスト済みで良品のＬＳＩを、
基板上に、例えばアドレスバス、データバスを共通にし
て搭載し、コントロール信号にて、動作ＬＳＩを選択す
るＤＯＢ（デバイス・オン・ボード）システムにおい
て、各ＬＳＩデバイスの各信号端子と基板上の配線間の
接続が正しくなされているか否かを確認する場合、その
信号端子が、例えば、プルアップ抵抗、或いはプルダウ
ン抵抗を有している場合は、外部より所定のＤＣ電圧を
印加することにより流れる電流の有無、及びその値を検
出することにより、接続の良否（全ＬＳＩの接続が正し
くなされているか、それとも、接続不良のＬＳＩが含ま
れているか）を判定することができる。しかしながら、
その信号端子が、プルアップ抵抗、或いはプルダウン抵
抗付きでない場合は、ＤＣ電圧を印加しても電流が流れ
ないため、接続の良否を判定することができない。プル
アップ抵抗、或いはプルダウン抵抗付きでない場合に、
寄生ダイオードに流れる電流を利用する方法もあるが、
寄生ダイオードの並列接続個数による、電圧−電流特性
の差が殆ど無いため、全ＬＳＩの接続が正しくなされて
いるか、それとも、接続不良のＬＳＩが含まれているか
の判別は困難であった。
基板上に、例えばアドレスバス、データバスを共通にし
て搭載し、コントロール信号にて、動作ＬＳＩを選択す
るＤＯＢ（デバイス・オン・ボード）システムにおい
て、各ＬＳＩデバイスの各信号端子と基板上の配線間の
接続が正しくなされているか否かを確認する場合、その
信号端子が、例えば、プルアップ抵抗、或いはプルダウ
ン抵抗を有している場合は、外部より所定のＤＣ電圧を
印加することにより流れる電流の有無、及びその値を検
出することにより、接続の良否（全ＬＳＩの接続が正し
くなされているか、それとも、接続不良のＬＳＩが含ま
れているか）を判定することができる。しかしながら、
その信号端子が、プルアップ抵抗、或いはプルダウン抵
抗付きでない場合は、ＤＣ電圧を印加しても電流が流れ
ないため、接続の良否を判定することができない。プル
アップ抵抗、或いはプルダウン抵抗付きでない場合に、
寄生ダイオードに流れる電流を利用する方法もあるが、
寄生ダイオードの並列接続個数による、電圧−電流特性
の差が殆ど無いため、全ＬＳＩの接続が正しくなされて
いるか、それとも、接続不良のＬＳＩが含まれているか
の判別は困難であった。
【０００３】したがって、従来においては、接続良否の
判定ために、別途、機能テストを追加するしか方法がな
かった。
判定ために、別途、機能テストを追加するしか方法がな
かった。
【０００４】図２は、ＤＯＢの構成図である。図におい
て、２１1、２１2、…、２１nは、各ＬＳＩであり、２
２は、ＬＳＩ２１1、２１2、…、２１nが搭載されてい
る基板である。また、２３はアドレスバス、２４はデー
タバス、２５1、２５2、…、２５nはコントロールバス
である。
て、２１1、２１2、…、２１nは、各ＬＳＩであり、２
２は、ＬＳＩ２１1、２１2、…、２１nが搭載されてい
る基板である。また、２３はアドレスバス、２４はデー
タバス、２５1、２５2、…、２５nはコントロールバス
である。
【０００５】また、図３は、各ＬＳＩの内部に設けられ
る信号入出力部の構成図であり、同図（ａ）は、入力部
の構成図、同図（ｂ）は、出力部の構成図、同図（ｃ）
は、入・出力部の構成図である。
る信号入出力部の構成図であり、同図（ａ）は、入力部
の構成図、同図（ｂ）は、出力部の構成図、同図（ｃ）
は、入・出力部の構成図である。
【０００６】同図（ａ）において、３１は、信号入力端
子、３２は、静電保護ダイオード、３３は、静電保護抵
抗、３４は、入力バッファである。また、同図（ｂ）に
おいて、３５は、信号出力端子、３２は、静電保護ダイ
オード、３６は、出力バッファである、更に、同図
（ｃ）において、３７は、信号入・出力端子、３２は、
静電保護ダイオード、３３は、静電保護抵抗、３４は、
入力バッファ、３６は、出力バッファである。
子、３２は、静電保護ダイオード、３３は、静電保護抵
抗、３４は、入力バッファである。また、同図（ｂ）に
おいて、３５は、信号出力端子、３２は、静電保護ダイ
オード、３６は、出力バッファである、更に、同図
（ｃ）において、３７は、信号入・出力端子、３２は、
静電保護ダイオード、３３は、静電保護抵抗、３４は、
入力バッファ、３６は、出力バッファである。
【０００７】図３に示すように、プルアップ抵抗、或い
はプルダウン抵抗を持たない信号端子の場合、該端子に
ＤＣ電圧を印加しても、電流が流れないため、接続の良
否判定のために、新たに機能テストを追加するしか方法
が無かった。寄生ダイオード、或いは静電保護ダイオー
ドに流れる電流を利用する方法も考えられるが、ダイオ
ードの並列接続個数によって、電流−電圧特性に生じる
特性差が殆ど無いために、全ＬＳＩが正しく接続されて
いるか、それとも接続不良のＬＳＩが含まれているかの
判別は困難であった。
はプルダウン抵抗を持たない信号端子の場合、該端子に
ＤＣ電圧を印加しても、電流が流れないため、接続の良
否判定のために、新たに機能テストを追加するしか方法
が無かった。寄生ダイオード、或いは静電保護ダイオー
ドに流れる電流を利用する方法も考えられるが、ダイオ
ードの並列接続個数によって、電流−電圧特性に生じる
特性差が殆ど無いために、全ＬＳＩが正しく接続されて
いるか、それとも接続不良のＬＳＩが含まれているかの
判別は困難であった。
【０００８】
【発明が解決しようとする課題】以上に述べたように、
従来においては、複数のＬＳＩを基板上に搭載したＤＯ
Ｂ（デバイス・オン・ボード）において、各ＬＳＩと基
板上配線の接続の良否、換言すれば、ＤＯＢの良否判定
のためには、新たに、機能テストを行うしか方法がない
という問題点があった。
従来においては、複数のＬＳＩを基板上に搭載したＤＯ
Ｂ（デバイス・オン・ボード）において、各ＬＳＩと基
板上配線の接続の良否、換言すれば、ＤＯＢの良否判定
のためには、新たに、機能テストを行うしか方法がない
という問題点があった。
【０００９】本発明は、従来に於けるかかる問題点を解
決すべくなされたものであり、プルアップ抵抗、或いは
プルダウン抵抗付きでない信号端子を含むＬＳＩを複数
個搭載して構成されるＤＯＢにおいて、単に、ＤＣ電圧
の印加のみで、その良否判定を行うことができる構成と
した半導体集積回路装置を提供するものである。
決すべくなされたものであり、プルアップ抵抗、或いは
プルダウン抵抗付きでない信号端子を含むＬＳＩを複数
個搭載して構成されるＤＯＢにおいて、単に、ＤＣ電圧
の印加のみで、その良否判定を行うことができる構成と
した半導体集積回路装置を提供するものである。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
装置は、印加されている電源電圧が所定範囲（動作保証
電圧範囲）内の電圧であるか否かを検出し、印加電源電
圧が上記所定範囲外（動作保証上限電圧を超える、或い
は、動作保証下限電圧未満）であるときには所定レベル
の検出信号を出力する電源電圧判定回路と、その一端が
各信号端子に接続された抵抗と、該抵抗の他端と電源又
は接地間に接続され、上記電源電圧判定回路よりの上記
検出信号により導通して上記各信号端子をプルアップ又
はプルダウンするスイッチングトランジスタとを設けて
成ることを特徴とするものである。
装置は、印加されている電源電圧が所定範囲（動作保証
電圧範囲）内の電圧であるか否かを検出し、印加電源電
圧が上記所定範囲外（動作保証上限電圧を超える、或い
は、動作保証下限電圧未満）であるときには所定レベル
の検出信号を出力する電源電圧判定回路と、その一端が
各信号端子に接続された抵抗と、該抵抗の他端と電源又
は接地間に接続され、上記電源電圧判定回路よりの上記
検出信号により導通して上記各信号端子をプルアップ又
はプルダウンするスイッチングトランジスタとを設けて
成ることを特徴とするものである。
【００１１】かかる本発明の半導体集積回路装置を複数
個搭載して成るＤＯＢにおいて、良否判定のテストを行
うときは、各ＬＳＩに印加する電源電圧の値を、動作保
証上限電圧より少し高い電圧（例えば、動作保証電圧範
囲が４．５Ｖ〜５．５Ｖである場合、５．６Ｖ）に設定
するか、或いは、動作保証下限電圧より少し低い電圧
（例えば、動作保証電圧範囲が４．５Ｖ〜５．５Ｖであ
る場合、４．４Ｖ）に設定する。一般に、各ＬＳＩは、
動作保証電圧範囲外であっても、動作保証上限（下限）
電圧近傍の電源電圧であれば、正常に機能する。上記動
作保証電圧範囲外の電源電圧の印加により、電源電圧判
定回路より所定レベルの検出信号が出力される。この検
出信号により、各信号端子に接続されている抵抗と電源
又は接地間に設けられているスイッチングトランジスタ
が導通し、各信号端子がプルアップ或いはプルダウンさ
れる。この状態で、信号端子に所定のＤＣ電圧を印加す
ることによって流れる電流を測定することにより、全Ｌ
ＳＩの信号端子と基板配線間の接続が正しくなされてい
るか否かの判定が可能である（全ＬＳＩの接続が正しく
なされている場合と、不良接続のＬＳＩが含まれている
場合とで、流れる電流値が異なるため）。なお、通常の
動作時においては、電源電圧値が、動作保証電圧範囲内
に設定されるため、電源電圧判定回路よりの検出信号出
力は生じず、したがって、上記スイッチングトランジス
タは遮断状態となるため、各信号端子は、プルアップ又
はプルダウン抵抗付きでない端子として機能する。
個搭載して成るＤＯＢにおいて、良否判定のテストを行
うときは、各ＬＳＩに印加する電源電圧の値を、動作保
証上限電圧より少し高い電圧（例えば、動作保証電圧範
囲が４．５Ｖ〜５．５Ｖである場合、５．６Ｖ）に設定
するか、或いは、動作保証下限電圧より少し低い電圧
（例えば、動作保証電圧範囲が４．５Ｖ〜５．５Ｖであ
る場合、４．４Ｖ）に設定する。一般に、各ＬＳＩは、
動作保証電圧範囲外であっても、動作保証上限（下限）
電圧近傍の電源電圧であれば、正常に機能する。上記動
作保証電圧範囲外の電源電圧の印加により、電源電圧判
定回路より所定レベルの検出信号が出力される。この検
出信号により、各信号端子に接続されている抵抗と電源
又は接地間に設けられているスイッチングトランジスタ
が導通し、各信号端子がプルアップ或いはプルダウンさ
れる。この状態で、信号端子に所定のＤＣ電圧を印加す
ることによって流れる電流を測定することにより、全Ｌ
ＳＩの信号端子と基板配線間の接続が正しくなされてい
るか否かの判定が可能である（全ＬＳＩの接続が正しく
なされている場合と、不良接続のＬＳＩが含まれている
場合とで、流れる電流値が異なるため）。なお、通常の
動作時においては、電源電圧値が、動作保証電圧範囲内
に設定されるため、電源電圧判定回路よりの検出信号出
力は生じず、したがって、上記スイッチングトランジス
タは遮断状態となるため、各信号端子は、プルアップ又
はプルダウン抵抗付きでない端子として機能する。
【００１２】以上のように、本発明の半導体集積回路装
置によれば、プルアップ抵抗或いはプルダウン抵抗付き
でない信号端子の場合においても、テスト時のみ、上記
抵抗が付加される構成としているため、単に、ＤＣ電圧
の印加のみで接続良否の判定が可能となるものである。
置によれば、プルアップ抵抗或いはプルダウン抵抗付き
でない信号端子の場合においても、テスト時のみ、上記
抵抗が付加される構成としているため、単に、ＤＣ電圧
の印加のみで接続良否の判定が可能となるものである。
【００１３】更に、本発明の半導体集積回路装置によれ
ば、印加される電源電圧の値に応じて、信号端子にプル
アップ抵抗（プルダウン抵抗）を接続するか否かの制御
を行う構成としているため、別途、上記制御用テスト端
子等を追加する必要もなく、したがって、端子数の増加
も全く無いものである。
ば、印加される電源電圧の値に応じて、信号端子にプル
アップ抵抗（プルダウン抵抗）を接続するか否かの制御
を行う構成としているため、別途、上記制御用テスト端
子等を追加する必要もなく、したがって、端子数の増加
も全く無いものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１５】図１は、本発明に係る半導体集積回路装置
の一実施形態の構成図である。
の一実施形態の構成図である。
【００１６】図に於いて、１は、信号入力端子、２は、
静電保護ダイオード、３は、静電保護抵抗、４は、入力
バッファ、５は、信号出力端子、６は、出力バッファ、
７は、信号入・出力端子である。入力バッファ４及び出
力バッファ６は、それぞれ、ＣＭＯＳインバータにより
構成されている。
静電保護ダイオード、３は、静電保護抵抗、４は、入力
バッファ、５は、信号出力端子、６は、出力バッファ、
７は、信号入・出力端子である。入力バッファ４及び出
力バッファ６は、それぞれ、ＣＭＯＳインバータにより
構成されている。
【００１７】次に、本発明に於ける特徴部分について説
明する。
明する。
【００１８】図に於いて、１１は、電源電圧判定回路で
あり、半導体集積回路装置（ＬＳＩ）に印加されている
電源電圧ＶCCが、所定の動作保証電圧範囲内（ＶCCL＜
ＶCC＜ＶCCH）の電圧であるか、それとも、上記所定の
動作保証電圧範囲外（ＶCC＜ＶCCL、又はＶCC＞ＶCCH）
の電圧であるかを判定して、範囲内であれば、Ｌレベル
の信号を、また、範囲外であれば、Ｈレベルの信号を出
力するものである。
あり、半導体集積回路装置（ＬＳＩ）に印加されている
電源電圧ＶCCが、所定の動作保証電圧範囲内（ＶCCL＜
ＶCC＜ＶCCH）の電圧であるか、それとも、上記所定の
動作保証電圧範囲外（ＶCC＜ＶCCL、又はＶCC＞ＶCCH）
の電圧であるかを判定して、範囲内であれば、Ｌレベル
の信号を、また、範囲外であれば、Ｈレベルの信号を出
力するものである。
【００１９】上記電源電圧判定回路１１の具体的構成を
図４に示す。
図４に示す。
【００２０】図に於いて、１２及び１３は、それぞれ電
圧比較器であり、電圧比較器１２の＋入力には電源電圧
ＶCCが、また、−入力には動作保証上限電圧ＶCCH（例
えば、５．５ｖ）が与えられている。また、電圧比較器
１３の＋入力には動作保証下限電圧ＶCCL（例えば、
４．５Ｖ）が、また、−入力には電源電圧ＶCCが与えら
れている。１４は、上記２つの電圧比較器１２及び１３
の出力信号の論理和信号を出力するオアゲートであり、
該オアゲート１４の出力信号が、電源電圧判定回路１１
の出力信号となる。
圧比較器であり、電圧比較器１２の＋入力には電源電圧
ＶCCが、また、−入力には動作保証上限電圧ＶCCH（例
えば、５．５ｖ）が与えられている。また、電圧比較器
１３の＋入力には動作保証下限電圧ＶCCL（例えば、
４．５Ｖ）が、また、−入力には電源電圧ＶCCが与えら
れている。１４は、上記２つの電圧比較器１２及び１３
の出力信号の論理和信号を出力するオアゲートであり、
該オアゲート１４の出力信号が、電源電圧判定回路１１
の出力信号となる。
【００２１】上記構成によれば、電源電圧ＶCCが、動作
保証電圧範囲外であれば、何れか一方の電圧比較器１２
又は１３の出力信号がＨレベルとなるため、オアゲート
１４の出力信号、すなわち、電源電圧判定回路１１の出
力信号は、Ｈレベルとなり、一方、電源電圧ＶCCが、動
作保証電圧範囲内にあれば、何れの電圧比較器１２、１
３の出力信号もＬレベルとなるため、オアゲート１４の
出力信号、すなわち、電源電圧判定回路１１の出力信号
は、Ｌレベルとなる。
保証電圧範囲外であれば、何れか一方の電圧比較器１２
又は１３の出力信号がＨレベルとなるため、オアゲート
１４の出力信号、すなわち、電源電圧判定回路１１の出
力信号は、Ｈレベルとなり、一方、電源電圧ＶCCが、動
作保証電圧範囲内にあれば、何れの電圧比較器１２、１
３の出力信号もＬレベルとなるため、オアゲート１４の
出力信号、すなわち、電源電圧判定回路１１の出力信号
は、Ｌレベルとなる。
【００２２】再び、図１の説明に戻り、１５1、１５2及
び１５3は、それぞれ、信号入力端子１、信号出力端子
５、及び信号入・出力端子７に、その一端が接続された
抵抗である。該抵抗１５1、１５2及び１５3の他端は共
通接続されて、該共通接続点と接地電位との間には、上
記電源電圧判定回路１１の出力信号が、そのゲートに入
力されるＮチャネルＭＯＳトランジスタ１６が接続され
ている。上記抵抗１５は、プルアップ抵抗又はプルダウ
ン抵抗が付加されていない全ての信号入出力端子に接続
されており、それら全ての抵抗の他端が共通接続され
て、該共通接続点が上記ＮチャネルＭＯＳトランジスタ
１６を介して接地電位に接続されている。
び１５3は、それぞれ、信号入力端子１、信号出力端子
５、及び信号入・出力端子７に、その一端が接続された
抵抗である。該抵抗１５1、１５2及び１５3の他端は共
通接続されて、該共通接続点と接地電位との間には、上
記電源電圧判定回路１１の出力信号が、そのゲートに入
力されるＮチャネルＭＯＳトランジスタ１６が接続され
ている。上記抵抗１５は、プルアップ抵抗又はプルダウ
ン抵抗が付加されていない全ての信号入出力端子に接続
されており、それら全ての抵抗の他端が共通接続され
て、該共通接続点が上記ＮチャネルＭＯＳトランジスタ
１６を介して接地電位に接続されている。
【００２３】かかる構成によれば、ＤＯＢの良否判定テ
スト時に、各ＬＳＩに印加される電源電圧の値を、動作
保証上限電圧よりも少し高い値に設定するか、又は、動
作保証下限電圧よりも少し低い値に設定することによ
り、電源電圧判定回路１１よりＨレベルの信号が出力さ
れ、これにより、上記ＮチャネルＭＯＳトランジスタ１
６が導通状態となって、各信号入出力端子１、５、７、
…が接地電位にプルダウンされるため、各信号端子に順
次所定のＤＣ電圧を印加して、そのとき流れる電流値を
測定するだけで、全ＬＳＩの接続が正しくなされている
か、或いは不良接続のＬＳＩが含まれているかの判定が
可能となる。なお、このとき、プルアップ抵抗又はプル
ダウン抵抗付きの信号端子については、そのプルアップ
（プルダウン）抵抗を利用して接続良否の判定が行われ
る。
スト時に、各ＬＳＩに印加される電源電圧の値を、動作
保証上限電圧よりも少し高い値に設定するか、又は、動
作保証下限電圧よりも少し低い値に設定することによ
り、電源電圧判定回路１１よりＨレベルの信号が出力さ
れ、これにより、上記ＮチャネルＭＯＳトランジスタ１
６が導通状態となって、各信号入出力端子１、５、７、
…が接地電位にプルダウンされるため、各信号端子に順
次所定のＤＣ電圧を印加して、そのとき流れる電流値を
測定するだけで、全ＬＳＩの接続が正しくなされている
か、或いは不良接続のＬＳＩが含まれているかの判定が
可能となる。なお、このとき、プルアップ抵抗又はプル
ダウン抵抗付きの信号端子については、そのプルアップ
（プルダウン）抵抗を利用して接続良否の判定が行われ
る。
【００２４】なお、図１の実施形態においては、テスト
時に、各信号端子にプルダウン抵抗が付加される構成と
しているが、プルアップ抵抗が付加される構成としても
よい。この場合は、各抵抗の他端と電源電位との間にＰ
チャネルＭＯＳトランジスタを設ける構成とし、電源電
圧判定回路については、電源電圧が動作保証電圧範囲内
にあれば、Ｈレベルの信号を、一方、電源電圧が動作保
証電圧範囲外にあれば、Ｌレベルの信号を出力する構成
とする。
時に、各信号端子にプルダウン抵抗が付加される構成と
しているが、プルアップ抵抗が付加される構成としても
よい。この場合は、各抵抗の他端と電源電位との間にＰ
チャネルＭＯＳトランジスタを設ける構成とし、電源電
圧判定回路については、電源電圧が動作保証電圧範囲内
にあれば、Ｈレベルの信号を、一方、電源電圧が動作保
証電圧範囲外にあれば、Ｌレベルの信号を出力する構成
とする。
【００２５】上記本発明の一実施形態のＬＳＩを、複数
個、基板上に、アドレスバス及びデータバスを共通にし
て搭載し、コントロール信号にて動作ＬＳＩを選択する
ようにしたＤＯＢにおいて、テスト時に、電源電圧の値
を動作保証電圧範囲外の値として、各信号入出力端子が
プルダウンされたときの状態を図５に示す。
個、基板上に、アドレスバス及びデータバスを共通にし
て搭載し、コントロール信号にて動作ＬＳＩを選択する
ようにしたＤＯＢにおいて、テスト時に、電源電圧の値
を動作保証電圧範囲外の値として、各信号入出力端子が
プルダウンされたときの状態を図５に示す。
【００２６】図において、５１1、５１2、…、５１
nは、各ＬＳＩであり、５２は、ＬＳＩ５１1、５１2、
…、５１nが搭載されている基板である。また、５３
は、各ＬＳＩに共通のアドレスバス、５４は、同データ
バス、５５1、５５2、…、５５nは、各ＬＳＩ毎に個別
に設けられたコントロールバスである。そして、５６
が、本発明の特徴である、テスト時において付加された
プルダウン抵抗である。
nは、各ＬＳＩであり、５２は、ＬＳＩ５１1、５１2、
…、５１nが搭載されている基板である。また、５３
は、各ＬＳＩに共通のアドレスバス、５４は、同データ
バス、５５1、５５2、…、５５nは、各ＬＳＩ毎に個別
に設けられたコントロールバスである。そして、５６
が、本発明の特徴である、テスト時において付加された
プルダウン抵抗である。
【００２７】なお、電源（接地）ラインについては、図
示していないが、電源（接地）ラインについても各ＬＳ
Ｉ共通となっている。
示していないが、電源（接地）ラインについても各ＬＳ
Ｉ共通となっている。
【００２８】図５に示す状態として、各アドレス信号入
力端子、各データ信号入出力端子、各コントロール信号
入力端子に、順次ＤＣ電圧を印加して、そのとき流れる
電流の値を測定することにより、接続の良否判定を行う
ことができる。
力端子、各データ信号入出力端子、各コントロール信号
入力端子に、順次ＤＣ電圧を印加して、そのとき流れる
電流の値を測定することにより、接続の良否判定を行う
ことができる。
【００２９】
【発明の効果】以上詳細に説明したように、本発明の半
導体集積回路装置は、印加されている電源電圧が所定範
囲内の電圧であるか否かを検出し、印加電源電圧が上記
所定範囲外であるときには所定レベルの検出信号を出力
する電源電圧判定回路と、その一端が各信号端子に接続
された抵抗と、該抵抗の他端と電源又は接地間に接続さ
れ、上記電源電圧判定回路よりの上記検出信号により導
通して上記各信号端子をプルアップ又はプルダウンする
スイッチングトランジスタとを設けて成ることを特徴と
するものであり、かかる本発明の半導体集積回路装置に
よれば、複数個の半導体集積回路装置を基板上に搭載し
て構成されるＤＯＢ（デバイス・オン・ボード）におい
て、単に、ＤＣ電圧の印加のみで良否判定が可能にな
り、機能テストを行う必要が無くなるものであり、テス
トの簡単化を図ることができ、これにより、テストコス
トの低減を図ることができるものである。更に、テスト
時にのみ、信号端子にプルアップ又はプルダウン抵抗を
付加するための構成として、電源電圧判定回路を設け、
該電源電圧判定回路の出力信号により、抵抗付加の制御
を行う構成としているため、新たに、テスト用の端子を
設ける必要も全くないものである。
導体集積回路装置は、印加されている電源電圧が所定範
囲内の電圧であるか否かを検出し、印加電源電圧が上記
所定範囲外であるときには所定レベルの検出信号を出力
する電源電圧判定回路と、その一端が各信号端子に接続
された抵抗と、該抵抗の他端と電源又は接地間に接続さ
れ、上記電源電圧判定回路よりの上記検出信号により導
通して上記各信号端子をプルアップ又はプルダウンする
スイッチングトランジスタとを設けて成ることを特徴と
するものであり、かかる本発明の半導体集積回路装置に
よれば、複数個の半導体集積回路装置を基板上に搭載し
て構成されるＤＯＢ（デバイス・オン・ボード）におい
て、単に、ＤＣ電圧の印加のみで良否判定が可能にな
り、機能テストを行う必要が無くなるものであり、テス
トの簡単化を図ることができ、これにより、テストコス
トの低減を図ることができるものである。更に、テスト
時にのみ、信号端子にプルアップ又はプルダウン抵抗を
付加するための構成として、電源電圧判定回路を設け、
該電源電圧判定回路の出力信号により、抵抗付加の制御
を行う構成としているため、新たに、テスト用の端子を
設ける必要も全くないものである。
【図１】本発明の一実施形態の構成図である。
【図２】ＤＯＢ（デバイス・オン・ボード）の全体構成
図である。
図である。
【図３】従来の半導体集積回路装置に於ける各信号入出
力部の構成図であり、（ａ）は、信号入力部の構成図、
（ｂ）は、信号出力部の構成図、（ｃ）は、信号入・出
力部の構成図である。
力部の構成図であり、（ａ）は、信号入力部の構成図、
（ｂ）は、信号出力部の構成図、（ｃ）は、信号入・出
力部の構成図である。
【図４】図１に示す電源電圧判定回路の構成図である。
【図５】本発明に係るＤＯＢ（デバイス・オン・ボー
ド）の全体構成図である。
ド）の全体構成図である。
１１ 電源電圧判定回路 １５1、１５2、１５3 抵抗 １６ ＮチャネルＭＯＳトランジスタ
Claims (1)
- 【請求項１】 印加されている電源電圧が所定範囲内の
電圧であるか否かを検出し、印加電源電圧が上記所定範
囲外であるときには所定レベルの検出信号を出力する電
源電圧判定回路と、その一端が各信号端子に接続された
抵抗と、該抵抗の他端と電源又は接地間に接続され、上
記電源電圧判定回路よりの上記検出信号により導通して
上記各信号端子をプルアップ又はプルダウンするスイッ
チングトランジスタとを設けて成ることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156271A JPH112658A (ja) | 1997-06-13 | 1997-06-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156271A JPH112658A (ja) | 1997-06-13 | 1997-06-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH112658A true JPH112658A (ja) | 1999-01-06 |
Family
ID=15624171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9156271A Pending JPH112658A (ja) | 1997-06-13 | 1997-06-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH112658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001004706A (ja) * | 1999-06-25 | 2001-01-12 | Nec Eng Ltd | 半田不良検査方法 |
-
1997
- 1997-06-13 JP JP9156271A patent/JPH112658A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001004706A (ja) * | 1999-06-25 | 2001-01-12 | Nec Eng Ltd | 半田不良検査方法 |
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