DE10050707A1

DE10050707A1 - Verfahren zum Betreiben eines TAP-Controllers und entsprechender TAP-Controller

Info

Publication number: DE10050707A1
Application number: DE10050707A
Authority: DE
Inventors: Mansour Amirfathi
Original assignee: Infineon Technologies AG
Current assignee: Intel Corp
Priority date: 2000-10-13
Filing date: 2000-10-13
Publication date: 2002-05-02
Anticipated expiration: 2020-10-14
Also published as: US20020193960A1; DE10050707C2; WO2002031521A1; US6857091B2

Abstract

Die vorliegende Erfindung schafft ein Verfahren zum Betreiben eines TAP-Controllers mit einem ersten Eingangsanschluß (Etms) zum Eingeben eines logischen Testmodusauswahlsignals (tms) und einem zweiten Eingangsanschluß (Etrst) zum Eingeben eines logischen Rücksetzsignals (trst); wobei der TAP-Controller derart gestaltet ist, daß er sich in einem Testmodus befindet, wenn das Testmodusauswahlsignal (tms) in einem ersten logischen Zustand ("0") ist, und er sich in keinem Testmodus befindet, wenn das Testmodusauswahlsignal (tms) in einem zweiten logischen Zustand ("1") ist, daß er durch einmaliges Anlegen des logischen Rücksetzsignals (trst) vom ersten logischen Zustand ("0") asynchron rücksetzbar ist; wobei das Verfahren folgende Schritte aufweist: Bereitstellen eines externen logischen Rücksetzsignals (reset_n); Bilden einer logischen ODER-Verknüpfung des externen logischen Rücksetzsignals (reset_n) und des invertierten logischen Testmodusauswahlsignals (tms) zum Erzeugen des logischen Rücksetzsignals (trst); und Anlegen des durch die logische ODER-Verknüpfung erzeugten logischen Rücksetzsignals (trst) an den zweiten Eingangsanschluß (Etrst). Die Erfindung schafft einen entsprechenden TAP-Controller.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Betrei ben eines TAP-Controllers mit einem ersten Eingangsanschluß zum Eingeber eines logischen Testmodusauswahlsignals und ei nem zweiten Eingangsanschluß zum Eingeben eines logischen Rücksetzsignals, wobei der TAP-Controller derart gestaltet ist, daß er sich in einem Testmodus befindet, wenn das Test modusauswahlsignal in einem ersten logischen Zustand ist, und er sich in keinem Testmodus befindet, wenn das Testmodusaus wahlsignal in einem zweiten logischen Zustand ist, daß er durch einmaliges Anlegen des logischen Rücksetzsignals vom ersten logischen Zustand asynchron rücksetzbar ist. Die Er findung betrifft ebenfalls einen entsprechenden TAP- Controller.

Fig. 2 zeigt eine schematische Darstellung eines bekannten TAP-Controllers.

In Fig. 2 bezeichnet Bezugszeichen TAP einen TAP-Controller (TAP = Test Access Port). Ein derartiger TAP-Controller be findet sich zusammen mit weiteren integrierten Schaltungen, die durch entsprechende Testprogramme zu testen sind, auf ei nem Chip. Der TAP-Controller weist einen Eingang Etdi für ein Testdatensignal tdi, einen Eingang Etck für ein Testtaktsi gnal tck, einen Eingang Etms für ein Testmodussignal tms und einen Eingang Etrst für ein Testrücksetzsignal trst auf. Die Eingabe des Testrücksetzsignals trst für den TAP-Controller ist optional. Der vorgesehene Eingang Etrst für das Testrück setzsignal trst ist empfohlen, aber gemäß der Norm IEEE 1149.1 nicht unbedingt notwendig.

Weiterhin eingezeichnet in Fig. 2 ist ein Ausgang A für ein Ausgangssteuersignal für nicht gezeigte zu testende Schal tungskomponenten.

Das Testdatensignal tdi wird über eine entsprechende Leitung von einem Testdatensignal-Pad Ptdi an den Eingang Etdi zuge führt. Das Testtaktsignal tck wird über eine entsprechende Leitung von einem Testdatensignal-Pad Ptck an den Eingang Etck zugeführt. Das Testmodussignal tms wird über eine ent sprechende Leitung von einem Testmodussignal-Pad Ptms an den Eingang Etms zugeführt. Weiterhin gibt es auf dem Chip des bekannten TAP-Controllers ein Pad Prst für ein externes Rück setzsignal reset_n, welches über eine entsprechende Leitung an bestimmte der zu testenden Schaltungskomponenten lieferbar ist, um diese im Rahmen eines Systemreset zurückzusetzen.

Fig. 3 zeigt einen Zustandsplan des bekannten TAP- Controllers.

In Fig. 3 bezeichnet RST einen Rücksetzzustand, RT einen Testzustand, DR1-DR7 Datenregisterzustände und IR1-IR7 In struktionsregisterzustände. Die mit den jeweiligen Pfeilen verbundenen Einsen "1" und Nullen "0" bezeichnen, wie sich der Zustand beim Anlegen eines entsprechenden Testmodussi gnals tms an den Eingang Etms taktweise ändert.

Im konkreten Beispiel haben die Zustände, die in der nachste henden Tabelle aufgelisteten Bedeutungen:

Beispielsweise gelangt man durch folgendes serielles Daten wort vom Rücksetzzustand RST in den Status IR3, d. h. in den Status "Verschieben Instruktionsregister", "01100". Solange die "0" im Testmodussignal gehalten wird, wird im Status IR3 bei jedem Takt das Instruktionsregister um ein Bit verscho ben. Durch die Signalfolge "11111" gelangt man vom Zustand "Verschieben Instruktionsregister" IR3 zum Rücksetzzustand RST.

Wie aus Fig. 3 ersichtlich, benötigt man für dieses synchrone Rücksetzen von keinem Zustand ausgehend mehr als fünf aufein ander folgende Zustände logisch "1" des Testmodussignals.

Jedoch möchte man bei gewissen Anwendungen und unter gewissen Voraussetzungen durch einen einzigen Takt einen Rücksetzzu stand des TAP-Controllers erreichen. Dies kann prinzipiell mittels der Eingabe einer logischen "0" in den Eingang Etrst für das Testrücksetzsignal trst geschehen. TAP-Controller oh ne jeghliche Eingabe eines Testrücksetzsignals trst haben folgende zwei Nachteile. Einerseits entsteht ein Simulations problem, denn ohne das Rücksetzen nimmt der TAP-Controller einen undefinierten Zustand ein, und alle Ausgangssignale sind dabei undefiniert. Das andere Problem ist ein Hardware- Problem, denn der TAP-Controller kann einen undefinierten Zu stand aufgrund einer unstabilen Kristallfrequenz beim Ein schalten einnehmen und einen unkontrollierten Testmodus trig gern, der abhängig vom Testmodus duch ein Testrücksetzsi gnals trst mit wenig Aufwand gelöscht werden könnte.

Obwohl sich somit der TAP-Controller TAP am Eingang Etrst für das Testrücksetzsignal trst in einem einzigen Taktzyklus asynchron zurücksetzen lässt, ist aus Platzgründen bzw. Ko stengründen die Anzahl von Pads auf einem Chip begrenzt, und ein zusätzliches Pad für dieses Testrücksetzsignal trst (in Fig. 2 gestrichelt angedeutet) ist in vielen Fällen nicht möglich. In Fällen, bei denen ein zusätzliches Pad möglich ist, verursacht das zusätzliche Pad zusätzliche Kosten.

Andererseits kann man das externe Rücksetzsignal reset_n nicht unmittelbar von dem dafür vorhandenen Pad Prst an den Eingang Etrst anliegen, da ein derartiges Rücksetzen undefi nierte Zustände zur Folge haben kann und gemäß der Norm IEEE 1149.1 der TAP-Controller-Zustand nicht unkontrollierbar ge ändert werden können darf.

Daher ist es Aufgabe der vorliegenden Erfindung, ein Verfah ren zum Betreiben eines TAP-Controllers zu schaffen, bei dem ohne Notwendigkeit eines weiteren Pads für ein Testrücksetz signal ein kontrolliertes asynchrones Rücksetzen möglich ist.

Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 definierte Verfahren und den in Anspruch 4 angegebenen TAP- Controller gelöst.

Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, daß ein externes logisches Rücksetzsignal bereitge stellt wird und eine logische ODER-Verknüpfung des externen logischen Rücksetzsignals und des invertierten logischen Testmodusauswahlsignals zum Erzeugen des logischen Rücksetz signals gebildet wird. Das durch die logische ODER-Verknü pfung erzeugte logische Rücksetzsignal wird an den zweiten Eingangsanschluß angelegt.

Ein besonderer Vorteil der vorliegenden Erfindung liegt dar in, dass kein zusätzliches Pad notwendig ist, und das externe Rücksetzsignal bzw. Systemrücksetzsignal reset_n dazu verwen det werden kann, das Testrücksetzsignal trst zu erzeugen.

Die dazu erforderliche Verknüpfung der Leitung für das Test modussignal mit der Leitung für das Rücksetzsignal und die Bereitstellung eines Inverters und eines Oder-Gatters sind wesentlich einfacher realisierbar als ein zusätzliches Pad.

Mittels des Testmodussignals wird erfindungsgemäß logisch kontrolliert, ob das Systemrücksetzsignal auch den TAP- Controller zurücksetzen soll oder nicht. Diese Vorgehensweise ist ebenfalls mit der Norm IEEE 1149.1 konform.

In den Unteransprüchen finden sich vorteilhafte Weiterbildun gen und Verbesserungen des jeweiligen Gegenstandes der Erfin dung.

Gemäß einer bevorzugten Weiterbildung läßt sich der TAP- Controller durch mehrmaliges Anlegen des logischen Testmodus auswahlsignals vom zweiten logischen Zustand synchron rücksetzen, während sich das externe logische Rücksetzsignal im zweiten logischen Zustand befindet.

Gemäß einer weiteren bevorzugten Weiterbildung läßt sich der TAP-Controller durch einmaliges Anlegen des externen logi schen Rücksetzsignals vom ersten logischen Zustand asynchron zurücksetzen, während sich das logische Testmodusauswahlsi gnal im zweiten logischen Zustand befindet.

Gemäß einer weiteren bevorzugten Weiterbildung ändert der TAP-Controller bei jedem erneuten Anlegen des logischen Test modusauswahlsignals vom zweiten logischen Zustand den momen tanen Testmodus.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher er läutert.

Es zeigen:

Fig. 1 eine schematische Darstellung eines TAP-Controllers gemäß einer Ausführungsform der vorliegenden Erfin dung;

Fig. 2 eine schematische Darstellung eines bekannten TAP- Controllers; und

Fig. 3 einen Zustandsplan des bekannten TAP-Controllers.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.

Fig. 1 zeigt eine schematische Darstellung eines TAP- Controllers gemäß einer Ausführungsform der vorliegenden Er findung.

In Fig. 1 bezeichnen zusätzlich zu den bereits eingeführten Bezugszeichen INV einen Inverter und OR eine ODER- Verknüpfungseinrichtung.

Bei dieser Ausführungsform handelt es sich um einen TAP- Controller mit einem ersten Eingangsanschluß Etms zum Einge ben eines logischen Testmodusauswahlsignals tms, einem zwei ten Eingangsanschluß Etrst zum Eingeben eines logischen Rück setzsignals trst einem dritten Eingangsanschluß Etck zum Ein geben eines logischen Taktsignals tck und einem vierten Ein gangsanschluß Etdi zum Eingeben von digitalen Testdaten tdi.

Der TAP-Controller ist derart gestaltet, daß er sich in einem Testmodus befindet, wenn das Testmodusauswahlsignal tms im logischen Zustand "0" ist, und er sich in keinem Testmodus befindet, wenn das Testmodusauswahlsignal tms im logischen Zustand "1" ist.

Durch einmaliges Anlegen des logischen Rücksetzsignals trst vom logischen Zustand "0" (active low) ist der TAP-Controller asynchron in einem Taktzyklus rücksetzbar.

Durch mehrmaliges Anlegen des logischen Testmodusauswahlsi gnals tms vom logischen Zustand "1" ist der TAP-Controller synchron rücksetzbar (vgl. Fig. 2 und 3).

Es gibt ein erstes Signalpad Prst zum Bereitstellen eines ex ternen logischen Rücksetzsignals bzw. Systemrücksetzsignals reset_n und ein zweites Signalpad Ptms zum Bereitstellen des logischen Testmodusauswahlsignals tms. Weiterhin gibt es das Pad Ptdi zum Bereitstellen der Testdaten und das Pad Ptck zum Bereitstellen des Taktsignals. Zwischen den Pads und den Ein gängen des TAP-Controller sind jeweilige Leitungen vorgese hen.

Somit ist der prinzipielle Aufbau identisch wie beim TAP- Contoller nach Fig. 2. Jedoch sind bei dieser Ausführungsform die Signale tms und reset_n zur Bildung des Signals trst fol gendermaßen verknüpft.

Der Inverter INV, der durch eine entsprechende Leitung mit dem zweiten Signalpad Ptms verbunden ist, dient zum Invertie ren des logischen Testmodusauswahlsignals tms. Die logische ODER-Verknüpfungseinrichtung OR, welche mit dem ersten Si gnalpad Prst und dem Ausgang des Inverters INV verbunden ist, dient zum Bilden einer logischen ODER-Verknüpfung des exter nen logischen Rücksetzsignals reset_n und des invertierten logischen Testmodusauswahlsignals tms* und zum Erzeugen des logischen Rücksetzsignals trst entsprechend dem Verknüpfungs resultat.

Dabei ist das durch die logische ODER-Verknüpfungeinrichtung OR erzeugte logische Rücksetzsignal trst über eine entsper chende Leitung an den zweiten Eingangsanschluß Etrst ange legt.

Somit ist es einerseits möglich, daß der TAP-Controller durch mehrmaliges Anlegen des logischen Testmodusauswahlsignals tms vom logischen Zustand "1" synchron rückgesetzt wird, während sich das externe logische Rücksetzsignal reset_n im logischen Zustand "1" befindet.

Andererseits kann der TAP-Controller durch einmaliges Anlegen des externen logischen Rücksetzsignals reset_n vom logischen Zustand "0" asynchron zurückgesetzt werden, während sich das logische Testmodusauswahlsignal tms im logischen Zustand "1" befindet.

Obwohl die vorliegende Erfindung vorstehend anhand eines be vorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Wei se modifizierbar. Insbesondere ist die Anzahl der TAP- Zustände und Eingangssignale bzw. Ausgangssignals nur bei spielhaft gewählt.

Bezugszeichenliste

TAP TAP Controller
AST Ausgangssteuersignal
A Ausgang
Etdi Eingang für Testdatensignal
Etck Eingang für Testtaktsignal
Etms Eingang für Testmodussignal
Etrst Eingang für Testrücksetzsignal
tdi Testdatensignal
tck Testtaktsignal
tms Testmodussignal
tms* invertieretes Testmodussignal
trst Testrücksetzsignal
Ptdi Pad für Testdatensignal
Ptck Pad für Testtaktsignal
Ptms Pad für Testmodussignal
Prst Pad für externes Rücksetzsignal
INV Inverter
OR ODER-Verknüpfungseinrichtung
reset_n externes Rücksetzsignal
RST Resetzustand
RT Testzustand
DR1-7 Datenregisterzustände
IR1-7 Instruktionsregisterzustände

Claims

1. Verfahren zum Betreiben eines TAP-Controllers mit einem ersten Eingangsanschluß (Etms) zum Eingeben eines logischen Testmodusauswahlsignals (tms) und einem zweiten Eingangsan schluß (Etrst) zum Eingeben eines logischen Rücksetzsignals (trst); wobei der TAP-Controller derart gestaltet ist, daß er sich in einem Testmodus befindet, wenn das Testmodusauswahl signal (tms) in einem ersten logischen Zustand ("0") ist, und er sich in keinem Testmodus befindet, wenn das Testmodusaus wahlsignal (tms) in einem zweiten logischen Zustand ("1") ist, daß er durch einmaliges Anlegen des logischen Rücksetz signals (trst) vom ersten logischen Zustand ("0") asynchron rücksetzbar ist; wobei das Verfahren folgende Schritte auf weist:
Bereitstellen eines externen logischen Rücksetzsignals (re set_n);
Bilden einer logischen ODER-Verknüpfung des externen logi schen Rücksetzsignals (reset_n) und des invertierten logi schen Testmodusauswahlsignals (tms) zum Erzeugen des logi schen Rücksetzsignals (trst); und
Anlegen des durch die logische ODER-Verknüpfung erzeugten lo gischen Rücksetzsignals (trst) an den zweiten Eingangsan schluß (Etrst).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der TAP-Controller durch mehrmaliges Anlegen des logi schen Testmodusauswahlsignals (tms) vom zweiten logischen Zu stand ("1") synchron rückgesetzt wird, während sich das ex terne logische Rücksetzsignal (reset_n) im zweiten logischen Zustand ("1") befindet.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der TAE-Controller durch einmaliges Anlegen des externen logischen Rücksetzsignals (reset_n) vom ersten logischen Zu stand ("0") asynchron zurückgesetzt wird, während sich das logische Testmodusauswahlsignal (tms) im zweiten logischen Zustand ("1") befindet.

4. TAP-Controller mit:
einem ersten Eingangsanschluß (Etms) zum Eingeben eines logi schen Testmodusauswahlsignals (tms) und einem zweiten Ein gangsanschluß (Etrst) zum Eingeben eines logischen Rücksetz signals (trst); wobei der TAP-Controller derart gestaltet ist, daß er sich in einem Testmodus befindet, wenn das Test modusauswahlsignal (tms) in einem ersten logischen Zustand ("0") ist, und er sich in keinem Testmodus befindet, wenn das Testmodusauswahlsignal (tms) in einem zweiten logischen Zu stand ("1") ist, daß er durch einmaliges Anlegen des logi schen Rücksetzsignals (trst) vom ersten logischen Zustand ("0") asynchron rücksetzbar ist;
einem ersten Signalpad (Prst) zum Bereitstellen eines exter nen logischen Rücksetzsignals (reset_n);
einem zweiten Signalpad (Ptms) zum Bereitstellen des logi schen Testmodusauswahlsignals (tms);
einer Invertierungseinrichtung (INV), welche mit dem zweiten Signalpad (Ptms) verbunden ist, zum Invertieren des logischen Testmodusauswahlsignals (tms); und
einer logischen ODER-Verknüpfungseinrichtung (OR), welche mit dem ersten Signalpad (Prst) und dem Ausgang der Invertie rungseinrichtung (INV) verbunden ist, zum Bilden einer logi schen ODER-Verknüpfung des externen logischen Rücksetzsignals (reset_n) und des invertierten logischen Testmodusauswahlsignals (tms*) und zum Erzeugen des logischen Rücksetzsignals (trst);
wobei das durch die logische ODER-Verknüpfungeinrichtung (OR) erzeugte logische Rücksetzsignal (trst) an der zweiten Ein gangsanschluß (Etrst) angelegt ist.

5. TAP-Controller nach Anspruch 4, dadurch gekennzeichnet, daß er durch mehrmaliges Anlegen des logischen Testmodusaus wahlsignals (tms) vom zweiten logischen Zustand ("1") syn chron rücksetzbar ist.

6. TAP-Controller nach Anspruch 4, dadurch gekennzeichnet, daß er bei jedem erneuten Anlegen des logischen Testmodusaus wahlsignals (tms) vom zweiten logischen Zustand ("1") den mo mentanen Testmodus ändert.