DE4305707A1

DE4305707A1 -

Info

Publication number: DE4305707A1
Application number: DE4305707A
Authority: DE
Inventors: John R Andrews
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1992-03-02
Filing date: 1993-02-25
Publication date: 1993-09-09
Anticipated expiration: 2013-02-26
Also published as: CA2090654A1; JPH0694803A; US5231314A; JP3221633B2; DE4305707B4

Description

Die Erfindung bezieht sich auf einen steuerbaren und program mierbaren Zeitlageschaltkreis für IC-Komponenten mit einem normierten Prüfzugang (TAP) des Typs, spezifiziert in IEEE Standard 1149.1 Test Access Port and Boundary Scan Architecture und in dem Protokoll der Joint Test Action Group JTAG Version 2.0. Der TAP ist aufgebaut mit einem steuerbaren Zeitlageschaltkreis (CTC)/auslegungsspezifische Prüf zugangsdatenregister (TDR) zum Empfang eines digitalen CTC-Zeitlage codes, angelegt an den TAP-Prüfdateneingangsstift (TDI). Ein variabler Zeitlagegeneratorschaltkreis auf der IC-Komponente spricht an auf einen digitalen CTC-Zeitlagecode vom auslegungsspezifischen CTC TDR zum Erzeu gen eines ausgewählten Zeitintervalls, entsprechend dem spezifizierten digitalen CTC-Zeitlagecode, empfangen über den Prüfzugang.

Die Eichung und Abstimmung von Systemzeitlagen, geschaffen durch einen System-Zeitlagegeneratorschaltkreis, ist ein kritischer Fak tor bei dem Systemverhalten einschließlich der Brauchbarkeit von Spei chern. Zunehmende Taktfrequenzen erfordern geringere Zeitabweichungen zwischen miteinander in Beziehung stehenden Signalen, während die Zeit messungen schwieriger werden. Sowohl die werksseitige Eichung als auch die anwenderseitige Abstimmung können für einen Endnutzer unbefriedigend sein. Unerfahrene Techniker können auch die Zeitlage fehleinstellen, sowohl bei der werksseitigen als auch bei der benutzerseitigen Abstim mung.

Das Versagen der System-Zeitlageeinstellung kann auch beruhen auf der Anwendung von diskreten drahtgewickelten Verzögerungsleitungs komponenten, die in getrennten dual-in-line-Gehäusen (DIPs) unterge bracht sind. Solche diskreten Verzögerungsleitungen sind unzuverlässig und eine Hauptursache von Systemversagen. Andere Zeitlage-Eichwerkzeuge, wie monostabile Multivibratoren und dekodierte Zähler, werden durch Drift und niedrige Auflösung beeinträchtigt.

Der Prüfzugang (TAP), definiert durch IEEE Standard 1149.1 Test Access Port und JTAG Version 2.0 für das Einfügen auf einem inte grierten Schaltkreis-Chip ist in Fig. 1 illustriert. Mindestens vier Anschlußstifte der IC-Komponente und von 3% bis 25% der Chip-Silicium oberfläche ist für den Prüfzugang und die zugeordneten TAP-Schaltkreise vorgesehen. Der TAP soll dazu dienen, Randlagentastprüfung und andere auslegungsspezifische Prüfungen der IC-Komponente zu normieren und er leichtern, während der Chip noch auf einer Schaltungskarte montiert ist und ohne getrennte Prüfinstrumente. Der TAP ermöglicht alle Prüfphasen mit Zugang zu allen Stiften der IC-Komponente über Randlagentastprinzi pien, sogar bei oberseitenverdrahteten Komponenten und ohne die Notwen digkeit des physischen Kontakts über ein "Nagelbett". Der Zugang zu allen Stiften für Prüfzwecke wird elektronisch erreicht durch das Rand lagen-Tastschieberegister, eines der Prüfdatenregister des Prüfzugangs.

Die für den Prüfzugang vorgesehenen Stifte umfassen einen Prüfdateneingangsstift (TDI) zum Empfang von Datensignalen für die Prüf datenregister (TDR) und für den Empfang von Befehlscodes für das Prüf befehlsregister TIR. Der Prüfdatenausgangsstift (TDO) schiebt Datensig nale von den TDRs und Befehlscodes von den TIR aus, beispielsweise an den Eingang des TDI-Stifts der nächsten IC-Komponente auf einer Schal tungskarte. Datensignale und Befehlscodes werden von den TDRs und dem TIR an den TDO-Stift ausgeschoben über entsprechende Multiplexer MUX, einen Zwischenspeicher oder Passiergatter Latch und einen Ausgangspuffer Output Buffer, angekoppelt an den TDO-Stift.

Die übrigen beiden erforderlichen Stifte des Norm-TAP sind ein Prüfmodusauswahlstift (TMS) und ein Prüftaktstift (TCK), welche jeweili ge Steuer- beziehungsweise Taktsignale an den TAP-Controller liefern, der seinerseits den Betrieb des Prüfzugangs leitet. Im Ansprechen auf TMS-Steuersignale und TCK-Taktsignale wählt der TAP-Controller entweder das Befehlsregister TIR für die Eingabe eines Befehlscodes vom TDI-Stift oder wählt ein Prüfdatenregister TDR für die Eingabe von Datensignalen vom TDI-Stift. Entsprechend dem gewählten Betriebsmodus, beispielsweise ein auszuführender Test oder eine auslegungsspezifische Prozedur, der zu folgen ist, wird der entsprechende Befehlscode in das Befehlsregister TIR verschoben. Der Befehlscode wird dekodiert durch das Befehlsdeko dierregister IDR, und das TIR wählt eines oder mehrere der TAP-Prüf datenregister TDR, benötigt für die ausgewählte Prüfung oder Prozedur.

Das erforderliche Minimum an TDRs umfaßt das Randlagen-Abtast register TDR1 für die Durchführung der Randlagenprüfung, und das Bypass register TDR2 für das Vorbeileiten von Datensignalen und Befehlscodes zum TDO-Stift, um einen bestimmten Chip für eine ausgewählte Prüfung oder andere Prozedur zu umgehen. Der TAP kann auch auslegungsspezifische TDRs umfassen, wie TDR4, dargestellt in Fig. 1, für die Ausführung ei ner kundenspezifischen oder auslegungsspezifischen Prozedur, wie nach stehend beschrieben. Ein optionaler TAP-Prüfrücksetzstift oder TRST- Stift kann für das Rücksetzen des TAP-Controllers vorgesehen sein.

Das zentrale Betriebsmerkmal des Norm-TAP ist das Randlagen- Abtastregister TDR1, das in Fig. 2 mit mehr Einzelheiten gezeigt ist. Das Randlagen-Abtastregister TDR1 ist ein Schieberegister von serienge koppelten Randlagen-Abtastzellen BSC. Eine Randlagen-Abtastzelle BSC ist an jeden Stift der IC-Komponente in dem System-Logikpfad angekoppelt zwischen dem entsprechenden Eingangs- oder Ausgangsstift und dem Inneren Logiksystem der IC-Komponente. Unter entsprechender Programmsteuerung können Datensignale in Position durch den Randlagen-Abtastpfad des Rand lagen-Abtastregisters verschoben werden, beispielsweise für Eingang zu dem IC-Komponenten-Logiksystem durch die Eingangsstifte. Die verarbeite ten Datensignale können zwischengespeichert werden in den Randlagen- Abtastzellen nahe Ausgangsstiften, um ausgeschoben zu werden über den Randlagen-Abtastpfad und TDO-Stift für die Testanalyse. Jede Randlagen- Abtastzelle BSC umfaßt generell zwei Flip-Flops und zwei Multiplexer für das Ausführen dieser Randlagen-Abtastprüfziele. Das Randlagen-Abtastre gister und die Randlagen-Abtastprüfprinzipien ermöglichen Zugang zu allen Stiften der IC-Komponente ohne physischen Kontakt durch eine Nagelbett-Prüfvorrichtung.

Ein mehr ins einzelne gehendes, fragmentarisches Blockdiagramm der Prüfzugangsdatenregister TDR ist in Fig. 3 dargestellt. Fig. 3 zeigt eine Bank von TDRs einschließlich der minimal benötigten Rand lagen-Abtastregister TDR1 und Bypassregister TDR2. Ein optionales Prüf datenregister ist das Komponenten-Identifikationsregister TDR3 für ko dierte Identifikation eines Komponentennamens. Zusätzlich kann eine Mehrzahl von spezialisierten, auslegungsspezifischen TAP-Datenregistern TDR4, TDR5 und TDRN usw. vorgesehen sein für auslegungsspezifische Prüfungen oder Prozeduren. Ein Flußdiagramm, das den Betrieb des TAP- Controllers für einen genormten Prüfzugang darstellt, ist in Fig. 4 wiedergegeben. Aus dem Prüflauf/Leerlaufzustand wählt der TAP-Controller entweder das TAP-Prüfbefehlsregister TIR oder eines der TAP-Prüfdaten register TDR für das Verschieben entsprechender Befehlscodes oder Daten signale in das jeweils angesprochene Register TDRN oder aus diesem heraus zwischen dem TDI-Stift und dem TDO-Stift. Weitere Hintergrundin formation und detaillierte Anweisungen bezüglich Aufbau und Betriebswei se von genormten Prüfzugängen finden sich in den nachstehenden Druck schriften: IEEE STANDARD TEST ACCESS PORT AND BOUNDARY SCAN ARCHITECTURE, Test Technology Technical Committee of the IEEE Computer Society, Institute of Electrical and Electronics Engineers, Inc., 345 East 47th Street, New York, New York 10017 USA (21. Mai 1990), (IEEE Standard 1149.1-1990); Colin M. Maunder und Rodham E. Tulloss, THE TEST ACCESS PORT AND BOUNDARY SCAN ARCHITECTURE, IEEE Computer Societey Press Tutorial, IEEE Computer Society Press, 10662 Los Vaqueros Circle, P.O. Box 3014, Los Alamitos, Kalifornien 90720-1264 (IEEE 1990); John Andrews, "IEEE Standard Boundary Scan 1149.1", National Semiconductor Corporation, 333 Western Avenue, South Portland, Maine 04106, WESCON, San Francisco, 1991.

Wie von Maunder und Tulloss festgehalten, können die ausle gungsspezifischen TAP-Prüfdatenregister TDR Teil der auf dem Chip be findlichen Systemlogik sein oder der Prüflogik und können sowohl System als auch Prüffunktionen haben. Die zugeordneten Prüfzugangsstifte ermög lichen bequemen Zugang zu dem Chip, beispielsweise von einem tragbaren Rechner an einer äußeren Stelle für die Prüfung oder anderweitige War tung der IC-Komponente in situ in ihrer Betriebsschaltkreiskarte und Umgebung.

Gemäß der in dieser Beschreibung verwendeten Terminologie wird die Bezugnahme auf "Prüf"-Komponenten und Elemente des TAP verallgemei nert auf "TAP"-Komponenten und Elemente zum Umschließen sowohl der Prüf logikfunktionen als auch der Systemlogikfunktionen, für die der TAP ver wendet werden könnte. Demgemäß werden der Norm-Prüfdateneingangsstift, Prüfdatenausgangsstift, Prüfmodusauswahlstift, Prüftaktstift, Prüfdaten register und Prüfbefehlsregister usw. nachstehend mehr verallgemeinert als TAP-Dateneingangsstift (TDI), TAP-Datenausgangsstift (TDO), TAP- Modusselektstift (TMS), TAP-Taktstift (TCK), TAP-Datenregister (TDR) und TAP-Befehlsregister (TIR) usw. bezeichnet. Diese allgemeinere Terminolo gie ist angemessen für Merkmale und Ziele der vorliegenden Erfindung, welche die TAP-Komponenten und Elemente in Systemlogikfunktionen imple mentiert.

Die vorliegende Erfindung, wie sie in den unabhängigen Ansprü chen definiert ist, hat zum Ziel, ein integriertes Schaltkreis-Ersatz teil zu schaffen für diskrete Verzögerungsleitungen unter Verwendung eines programmierbaren und steuerbaren, variablen Zeitlagegenerator schaltkreises, der direkt auf dem integrierten Schaltkreis-Chip ausge bildet wird. Gemäß der Erfindung wird der Zugang zu dem neuen program mierbaren Zeitlagegeneratorschaltkreis im integrierten Schaltkreis er zielt durch einen genormten Prüfzugang (TAP), wie den IEEE Standard 1149.1 Test Access Port and Boundary Scan Architecture und JTAG Version 2.0 Protokoll für einen Prüfzugang. Die vorliegende Erfindung ist dem gemäß anwendbar auf integrierte Schaltkreiskomponenten mit einem Prüf zugang des Typs, wie er in Fig. 1 bis 4 dargestellt ist.

Die Erfindung ermöglicht mehrere Vorteile:

Ein Vorteil der Erfindung liegt darin, eine neue steuerbare und programmierbare Zeitlagegeneratorschaltung für IC-Komponenten zu schaffen, die mit einem solchen genormten Prüfzugang (TAP) ausgerüstet sind.

Ein weiterer Vorteil der Erfindung kann darin liegen, auf einem Chip einen Zeitlagegeneratorschaltkreis zu schaffen, der steuer- und programmierbar ist über den Prüfzugang im Ansprechen auf einen digi talen Zeitlagecode für die Erzeugung eines ausgewählten Zeitintervalls zwischen einem Starttriggersignal und einem Takttastsignal, entsprechend dem digitalen Zeitlagecode.

Ein weiterer Vorteil der Erfindung kann darin liegen, eine IC- Komponente zu schaffen mit einem Prüfzugang mit einem steuerbaren Zeit lageschaltkreis für auslegungsspezifische TAP-Datenregister zum Empfang eines digitalen Zeitlagecodes zum Programmieren eines auf dem Chip be findlichen variablen Zeitlagegeneratorschaltkreises zum Erzeugen des ausgewählten Zeitintervalls.

Um diese Resultate zu erzielen, schafft die Erfindung einen steuerbaren Zeitlageschaltkreis für einen integrierten Schaltkreis-Chip und einen Prüfzugang (TAP) mit einem auslegungsspezifischen TAP-Daten register für den Zeitlageschaltkreis (CTC/DS/TDR), aufgebaut für den Empfang eines kodierten CTC-Digital-Zeitlagecodes am TDI-Stift. Ein variabler Zeitlagegeneratorschaltkreis spricht an auf den digitalen CTC-Zeitlagecode für die Erzeugung eines ausgewählten Zeitintervalls zwischen einem Starttriggersignal (STS) und einem Takttastsignal (STB), entsprechend dem spezifizierten digitalen CTC-Zeitlagecode. Das CTC/DS/ TDR ist angekoppelt an den variablen Zeitlagegeneratorschaltkreis für die Spezifizierung des ausgewählten Zeitintervalls zwischen dem STS und dem STB.

In dem bevorzugten Ausführungsbeispiel wird der Zeitlagegene ratorschaltkreis geschaffen durch einen Rampengenerator mit einem Start triggersignaleingang für das Initiieren eines Rampenspannungssignals (RAMP) an einem Rampengeneratorausgang im Ansprechen auf ein STS. Der Eingang eines Digital-Analogumsetzers ist angekoppelt an das CTC/DS/TDR, und ein Ausgang liefert ein analoges CTC-Spannungspegelsignal, entspre chend dem spezifizierten digitalen CTC-Zeitlagecode. Ein Komparator weist erste und zweite Eingänge auf, angekoppelt zum Empfangen und Ver gleichen des entsprechenden Rampenspannungssignals und CTC-Spannungssig nals. Der Komparatorausgang liefert ein Takttastsignal (STB), wenn im wesentlichen Koinzidenz vorliegt zwischen dem Rampenspannungssignal und dem CTC-Spannungspegelsignal.

Gemäß einem Beispiel ist ein STS-Stift angekoppelt an den STS- Eingang des Rampengenerators für das Anlegen eines außerhalb des Chips erzeugten Starttriggersignals (STS) zum Initiieren des Spannungsrampen signals RAMP. Ein STB-Stift ist angekoppelt an den Ausgang des Kompara tors für die Abgabe eines Takttastsignals um ein ausgewähltes Zeitinter vall später als das STS zur Verwendung außerhalb des Chips. In dem be vorzugten Beispiel ist ein außerhalb des Chips vorgesehener, nicht flüchtiger CTC-Zeitlagecodespeicher an den TDI-Stift angekoppelt. Dieser Speicher speichert mindestens einen digitalen CTC-Zeitlagecode für Ein gabe in das CTC/DS/TDR über den TDI-Stift für die Spezifizierung des ausgewählten Zeitintervalls. In ähnlicher Weise liefert ein außerhalb des Chips vorgesehener CTC-Steuerprozessor den CTC-Befehlscode durch den TDI-Stift an das TAP-Befehlsregister für die Steuerung des Transfers von Zeitlagecodedaten.

Gemäß einer alternativen Ausführungsform ist der Zeitlage generatorschaltkreis geschaffen durch einen Verzögerungskreis mit wähl barem Pfad mit einem Verzögerungskreiseingang, Verzögerungskreisausgang und einer Mehrzahl von alternativen Verzögerungspfaden zwischen dem Ver zögerungskreiseingang und -ausgang. Die alternativen Verzögerungspfade liefern unterschiedliche Zeitintervalle zwischen einem Starttriggersig nal (STS), angelegt an den Verzögerungskreiseingang, und einem Takttast signal (STB), abgegeben am Verzögerungskreisausgang. Eine Mehrzahl von E²PROM-Speichern sind angekoppelt jeweils parallel zwischen die entspre chenden Verzögerungspfade und den Verzögerungskreisausgang. Die E²PROM- Speicher sind an das CTC/DS/TDR angekoppelt zum Auswählen eines entspre chenden Verzögerungspfades und entsprechenden Zeitintervalls im Anspre chen auf einen digitalen, spezifizierten CTC-Zeitlagecode.

Die Erfindung schafft auch ein neues Verfahren für die Steue rung und Programmierung der Zeitlage des steuerbaren Zeitlageschaltkrei ses auf einem integrierten Schaltkreis-Chip unter Verwendung des Prüfzu gangs. Andere Ziele, Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen.

Fig. 1 ist ein allgemeines Blockdiagramm eines Norm-Prüfzu gangs gemäß IEEE Standard 1149.1 und JTAG Version 2.0;

Fig. 2 ist ein vereinfachtes Blockdiagramm des Randlage Abtastregisters TDR1 des Prüfzugangs nach Fig. 1;

Fig. 3 ist ein detaillierteres Blockdiagramm der TAP-Daten register TDR für einen Prüfzugang der Bauart nach Fig. 1;

Fig. 4 ist ein Zustandsdiagramm zur Illustration des Betriebs des Prüfzugangs;

Fig. 5 ist ein Blockdiagramm eines programmierbaren und steuerbaren Zeitlageschaltkreises gemäß der Erfindung;

Fig. 6 ist ein detailliertes Blockdiagramm des bevorzugten Rampengenerators und Komparator-Zeitlagegeneratorschaltkreises gemäß der Erfindung;

Fig. 7 ist ein Zeitlagediagramm für den Betrieb des Zeitlage generators nach Fig. 5 und 6;

Fig. 8 ist ein Diagramm eines programmierbaren und steuer baren Zeitlageschaltkreises gemäß der Erfindung, ähnlich dem nach Fig. 5, jedoch mit einem dualen Takttastsignal-Zeitlagegeneratorschaltkreis;

Fig. 8A ist ein Blockdiagramm eines anderen programmierbaren und steuerbaren Zeitlageschaltkreises für die Steuerung der Anstiegs flanke und Abstiegsflanke eines Rechteckwellenimpuls-Takttastsignals;

Fig. 9 ist ein Blockdiagramm einer alternativen Ausführungs form des programmierbaren und steuerbaren Zeitlageschaltkreises unter Verwendung eines wählbaren Streckenverzögerungsschaltkreises in Form einer Kaskade von Pufferschaltkreisen für den variablen Zeitlagegenera torschaltkreis;

Fig. 9A ist ein Zeitlagediagramm für den Betrieb des Schalt kreises nach Fig. 9.

Ein vereinfachtes Schaltkreisdiagramm eines integrierten Schaltkreis-Chips IC mit dem programmierbaren und steuerbaren Zeitlage schaltkreis gemäß der Erfindung ist in Fig. 5 gezeigt. Die IC-Komponen te umfaßt einen Norm-Prüfzugang, wie unter Bezugnahme auf Fig. 1 bis 4 beschrieben, und Elemente, welche dieselben Funktionen ausführen, wie sie durch die Bezugszeichen angedeutet sind. Der Einfachheit halber sind die Randlage-Abtastzellen BSC des Randlage-Abtastregisters TDR1 auf dem IC-Chip-Blockdiagramm nicht dargestellt, mit Ausnahme des STS-Eingangs stiftes und des STB-Ausgangsstiftes.

Der Prüfzugang TAP der IC-Komponente nach Fig. 5 umfaßt als eines der auslegungsspezifischen Register ein für den steuerbaren Zeit lageschaltkreis ausgelegtes auslegungsspezifisches TAP-Datenregister TDR6, das nachstehend als CTC/DS/TDR bezeichnet werden soll. In diesem Beispiel ist das für den steuerbaren Zeitlageschaltkreis ausgelegte aus legungsspezifische TAP-Datenregister TDR6 ein 8 Bit-Schieberegister, angekoppelt an den TDI-Stift für den Empfang eines 8 Bit breiten CTC- Digitalzeitlagecodes. Schieberegister unterschiedlicher Länge und ab weichend lange Zeitlagecodes können natürlich auch angewandt werden. Das CTC/DS/TDR ist deshalb in der Lage, irgendeinen von 256 unterschiedli chen CTC-Digitalzeitlagecodes zu empfangen und zeitweilig zu speichern, um bis zu 256 unterschiedliche Zeitintervalle zu spezifizieren, wie nachstehend beschrieben. Der Ausgang des CTC/DS/TDR ist angekoppelt an einen Digital-Analogumsetzer DAC, der die 256 digitalen Zeitlagencodes in 256 entsprechend abgestufte Analogspannungspegel am Ausgang des DAC umsetzt. Der analoge Spannungssignalpegel am Ausgang des DAC wird nach stehnd als V_CTC bezeichnet.

Der DAC und sein Ausgangsspannungssignal V_CTC bilden einen Teil eines variablen Zeitlagegeneratorschaltkreises, basierend auf einem analogen variablen Rampen- und Komparatorzeitlageschaltkreis, separat in Fig. 6 gezeigt. Der analoge variable Zeitlagegeneratorschaltkreis um faßt einen Rampengenerator RAMP, der am Rampengeneratorausgang eine stabile Rampe oder Sägezahnspannung V_RAMP liefert, wie im Zeitlagedia gramm nach Fig. 7 erkennbar. Das Rampenspannungsausgangssignal V_RAMP wird initiiert durch ein Starttriggersignal STS, angelegt an den STS- Stift der IC-Komponente und den STS-Eingang des Rampengenerators RAMP.

Die jeweiligen Spannungssignale V_CTC und V_RAMP von dem DAC beziehungsweise Rampengenerator RAMP werden angelegt an den ersten be ziehungsweise zweiten Eingang eines Spannungskomparators COMP. Der Aus gang des Spannungskomparators liefert das gewünschte Takttastsignal STB, ein ausgewähltes Zeitintervall nach dem Starttriggersignal STS.

Bezugnehmend auf das Zeitlagediagramm der Fig. 7 repräsentie ren V_CTC (min) und V_CTC (max) den minimalen beziehungsweise maximalen analogen Spannungspegel der möglichen 256 abgestuften Spannungspegel am Ausgang des DAC, die durch die 256 möglichen CTC-Binärzeitlagecodes von CTC/DS/TDR spezifiziert werden können. Zeitlagecodes anderer Längen, welche größere oder kleinere Auflösungen liefern, können natürlich auch angewandt werden. Nach der Initiierung des Rampenspannungssignals V_RAMP durch das Starttriggersignal STS bewirkt im wesentlichen vorliegende Ko inzidenz zwischen den Spannungssignalen V_CTC und V_RAMP, eine Anstiegs flanke eines Takttastsignals STB am Ausgang des Komparators COMP und dem STB-Stift. Wie in Fig. 7 gezeigt, repräsentiert das STB V_OUT (Minimal verzögerung) die minimale Zeitverzögerung oder Einfügeverzögerung, die erreichbar ist durch den analogen variablen Zeitlagegeneratorschalt kreis, wenn das Rampenspannungssignal V_RAMP Koinzidenz mit dem niedrig sten analogen Spannungssignalpegel V_CTC (min) am Ausgang des DAC auf weist. Die Anstiegsflanke des Takttastsignals STB V_OUT (Maximalverzöge rung) repräsentiert das längste Zeitintervall zwischen STS und STB im Bereich des analogen variablen Zeitlagegeneratorschaltkreises, wenn das Rampenspannungssignal V_RAMP Koinzidenz aufweist mit dem höchsten Span nungspegel V_CTC (max) am Ausgang des DAC. Die Differenz zwischen dem längsten Zeitintervall zwischen STS und STB und dem kürzesten Zeitinter vall zwischen STS und STB repräsentiert den programmierbaren Bereich und die Auflösung des variablen Rampen- und Komparator-Zeitlagegenerator schaltkreises.

Das Blockschaltungsdiagramm der Fig. 8 illustriert einen ähn lichen programmierbaren und steuerbaren Rampen- und Komparator-Zeitlage schaltkreis. In diesem Beispiel jedoch liefert der Rampengenerator einen Sägezahn oder ein Rampenspannungsausgangssignal V_RAMP für zwei unter schiedliche variable Rampen- und Komparator-Zeitlagegeneratorschaltkrei se entgesetzter Polarität. Zwei verschiedene steuerbare Zeitlageschalt kreis-auslegespezifische TAP-Datenregister TDR6 und TDR7 sind vorgesehen zum Spezifizieren unterschiedlicher CTC-Binärzeitlagecodes an getrennte Digitalanalogumsetzer DAC6 und DAC7. Die Ausgänge des entsprechenden Umsetzers DAC6 beziehungsweise DAC7 werden angelegt an zugeordnete Ein gänge von getrennten Komparatoren COMP6 und COMP7. Die anderen Eingänge der entsprechenden Komparatoren werden von dem Rampengenerator RAMP in Form des Spannungsrampenausgangs V_RAMP beaufschlagt. Die Ausgänge der entsprechenden Komparatoren COMP6 und COMP7 liefern getrennt steuerbare Takttastsignale STB6 und STB7 an entsprechende Ausgangsstifte STB6 be ziehungsweise STB7. Nur drei der Randlage-Abtastzellen BSC des Randlage Abtastregisters TDR1 sind hier nahe dem STS-Eingangsstift und STB6 und STB7 Ausgangsstiften dargestellt. Die getrennten Zeitintervalle zwischen dem Starttriggersignal STS und STB6 beziehungsweise zwischen STS und STB7 werden getrennt programmiert durch die binären Zeitlagecodes von TDR6 beziehungsweise TDR7.

Gemäß einer alternativen Ausführungsform, dargestellt in Fig. 8A, können die Ausgänge der Komparatoren COMP6 und COMP7 verkoppelt wer den über ein "UND"-Gatter AND, um einen einzigen Takttastausgang STB zu liefern. Bei dieser Anordnung werden sowohl die Anstiegs- als auch die Abstiegsflanke des Takttastsignals STB gesteuert. Beispielsweise kann die Anstiegsflanke gesteuert und initiiert werden, wenn der Komparator COMP7 seinen Ausgangszustand ändert, während die Abfallflanke gesteuert wird durch den Komparator COMP6, wenn dieser seinen Ausgangszustand än dert. Zu diesem Zweck werden die Eingänge an die entsprechenden Kompa ratoren COMP6 und COMP7, nämlich V_CTC6, V_CTC7 und V_RAMP, mit entgesetz ter Polarität gekoppelt zum Bestimmen der Anstiegs- und Abfallflanken des Ausgangstaktsignals STB. Wenn entgegengesetzt gepolte Kopplungen nicht eingesetzt werden, können entsprechende Inverter erforderlich sein, um die richtigen Polaritäten an das "UND"-Gatter AND zu liefern.

Weiterer Hintergrund bezüglich programmierbarer variabler Ram pen- und Komparator-Zeitlagegeneratorschaltkreise findet sich in dem Ar tikel von Richard Feldman und David Rosky, "A Step by Step Guide to Pro grammable Delays", ELECTRONIC DESIGN, 13. Juni 1991, Seiten 97 bis 104.

Eine alternative Ausführungsform des variablen programmierba ren und steuerbaren Zeitlagegeneratorschaltkreises ist in Fig. 9 darge stellt. In diesem Beispiel wird der variable Zeitlagegeneratorschalt kreis geschaffen durch einen Verzögerungskreis mit ausgewählter oder auswählbarer Verzögerungsstrecke, mit einem Eingang und einer Kaskade von Pufferschaltkreisen CBC, die in Sequenz gekoppelt sind mit entspre chenden Ausgängen, angekoppelt an den Verzögerungskreiseingang in einer Phasenverriegelungsschleife über Phasenkomparator PHASE COMP. Variable Kondensatoren VC bilden abstimmbare Unterschleifen für die entsprechen den Pufferschaltkreisausgänge. Die Pufferschaltkreisausgänge sind ferner parallel gekoppelt durch elektrisch löschbare, programmierbare Speicher E²PROMs durch Logikgatter an den Verzögerungskreisausgang, der das Takt tastsignal STB an einen STB-Ausgangsstift um eine ausgewählte Verzöge rungszeit nach dem anfänglichen Starttriggersignal STS an dem Verzöge rungskreis-STS-Eingangsstift liefert. Nur zwei der Randlage-Abtastzellen BSC des Randlage-Abtastregisters TDR1 sind übrigens nahe dem entspre chenden Eingangsstift STS und Ausgangsstift STB gezeigt.

Die gewählte Verzögerungsstrecke durch die Kaskade von Puffer schaltkreisen CBC und damit das gewählte Zeitintervall wird bestimmt durch die E²PROM-Speicher, die ihrerseits angekoppelt sind an das steuerbare Zeitlageschaltkreis-auslegungsspezifische TAP-Datenregister CTC/DS/TDR des Prüfzugangs. Der CTC-Binärzeitlagecode in dem CTC/DS/TDR bestimmt wiederum das ausgewählte Zeitintervall für die E²PROM-Speicher. Der Betrieb des variablen Zeitlagegeneratorschaltkreises mit kaskadege schalteten Pufferschaltkreisen ist in dem Zeitlagediagramm der Fig. 9A wiedergegeben.

Wie in Fig. 9 und 9A dargestellt, werden die E²PROM-Ausgän ge gepaart zum Bereitstellen von Ausgangssteuersignalen a und b an ent sprechenden ersten beziehungsweise zweiten STB-Steuerausgängen. Eines der Ausgangssteuersignale b wird invertiert durch den Inverter, so daß Signale a und die Anstiegs- und Abfallflanke eines Rechteckwellen- Ausgangstaktimpulses an STB steuern. Der entsprechende erste und der invertierte zweite Steuerausgang a beziehungsweise werden auf die Ein gänge des UND-Gatters AND gekoppelt. Der Ausgang des Gatters AND liefert das STB-Taktimpulssignal.

Ein Beispiel für einen spannungsgesteuerten ECL-Ringoszilla tor, geeignet für die Anwendung als variabler Zeitlagegeneratorschalt kreis, ist beschrieben in dem U.S. Patent Nr. 48 76 519 mit dem Titel HIGH FREQUENCY ECL VOLTAGE CONTROLLED RING OSCILLATOR. Eine andere pro grammierbare Verzögerungsleitung, anpaßbar zur Verwendung als variabler Zeitlagegeneratorschaltkreis ist in U.S. Patent Nr. 50 13 944 beschrie ben mit dem Titel PROGRAMMABLE DELAY LINE UTILIZING MEASURED ACTUAL DELAYS TO PROVIDE A HIGHLY ACCURATE DELAY. Weiterer Hintergrund und Lehre bezüglich der Anwendung von Phasenverriegelungsschleifen für die Stabilisierung von variablen Zeitlagegeneratorschaltkreisen finden sich in dem Artikel von Mark G. Johnson und Edwin L. Hudson, "A Variable Delay Line PLL For CPU-Coprocessor Synchronization", IEEE JOURNAL OF SOLID STATE CIRCUITS, Volume 23, Nr. 5, Seiten 1218 bis 1223, Oktober 1988, und dem Artikel von William B. Llewellyn, Michelle M.H. Wong, Gary W. Tietz und Patrick A. Tucci, National Semiconductor Corporation, "A 33 Mb/S Data Synchronizing Phase Locked Loop Circuit", 1988 IEEE Inter national Solid State Circuits Conference, Digest of Technical Papers, Mittwoch, 17. Februar 1988 (WAM 1.1).

Software für das Managen eines Norm-Prüfzugangs gemäß IEEE Standard 1149.1 und JTAG Version 2.0 ist erhältlich von Firmen wie Teradyne, Hewlett Packard und Alpine Image Systems. Teradyne liefert das "Victory" (Warenzeichen) Softwarepaket für "virtual in circuit testing". Die "Victory" (Warenzeichen) Software kann verwendet werden zum Laden der CTC-Binärzeitlagecodes in das steuerbare Zeitlageschaltkreis auslegungsspezifische TAP-Datenregister CTC/DS/TDR.

Die Anwendung des variablen Zeitlagegeneratorschaltkreises gemäß der Erfindung ist typischerweise wie folgt. Das Zeitintervall, erzeugt durch den variablen Zeitlagegeneratorschaltkreis, wird ver größert durch geeignetes Programmieren der digitalen CTC-Zeitlagecodes zum Vergrößern des Intervalls zwischen STS und STB, bis ein Fehlerpunkt in einem Schaltkreis erreicht wird, der durch das Takttastsignal STB gesteuert wird. In ähnlicher Weise wird das Zeitintervall abgesenkt, bis ein Fehlerpunkt des gesteuerten Schaltkreises erreicht wird. Dann wird die Zeitlage eingestellt zwischen den Maximal- und Minimalfehlerpunkten des Zeitintervalls zum Auffangen von Toleranzen der Schaltung, die durch den variablen Zeitlagegeneratorschaltkreis gesteuert wird.

Claims

1. Ein steuerbarer Zeitlageschaltkreis (CTC) für einen inte grierten Schaltkreis-Chip (IC), der einen Prüfzugang (TAP) mit TAP- Zugangsstiften aufweist einschließlich eines TAP-Dateneingangsstiftes (TDI), eines TAP-Datenausgangsstiftes (TDO), eines TAP-Modusauswahlstif tes (TMS) und eines TAP-Taktstiftes (TCK), welcher Prüfzugang eine Mehr zahl von TAP-Datenregistern (TDRs) umfaßt, angekoppelt zum Empfang von Datensignalen am TDI-Stift und zum Verschieben von Datensignalen zum TDO-Stift, ferner ein TAP-Befehlsregister (TIR) umfaßt, angekoppelt zum Empfang von Befehlscodes vom TDI-Stift und zum Dirigieren der Verwendung von ausgewählten TDRs, und schließlich einen TAP-Controller umfaßt, an gekoppelt zum Empfang von Steuersignalen am TMS-Stift und Taktsignalen am TCK-Stift, und zum Bereitstellen von Steuer- und Taktsignalen für die Steuerung des Betriebes von TIR und TDRs, dadurch gekennzeichnet, daß der TAP ein Datenregister für einen auslegungsspezifischen, steuerbaren Zeitlagenschaltkreis (CTC/DS/TDR) umfaßt, aufgebaut zum Empfang eines kodierten, digitalen CTC-Zeitlagecodes am TDI-Stift, daß ein variabler Zeitlagegeneratorschaltkreis ansprechend ausgebildet ist auf einen digi talen CTC-Zeitlagecode für das Erzeugen eines ausgewählten Zeitinter valls zwischen einem Starttriggersignal (STS) und einem Takttastsignal (STB), entsprechend dem spezifizierten digitalen Zeitlagecode, und daß das CTC/DS/TDR angekoppelt ist an den variablen Zeitlagegeneratorschalt kreis für das Spezifizieren eines ausgewählten Zeitintervalls zwischen dem Starttriggersignal (STS) und dem Takttastsignal (STB).

2. Der Schaltkreis nach Anspruch 1, umfassend einen nicht flüchtigen CTC-Zeitlagecodespeicher, angekoppelt an den TDI-Stift des TAP, welcher CTC-Zeitlagecodespeicher mindestens einen digitalen CTC- Zeitlagecode speichert für die Eingabe in das CTC/DS/TDR zum Spezifizie ren des ausgewählten Zeitintervalls für die Erzeugung durch den Zeit lagegeneratorschaltkreis.

3. Der Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß der CTC-Zeitlagecodespeicher ein außerhalb des Chips und an den TDI- Stift angekoppelter Speicher ist.

4. Der Schaltkreis nach Anspruch 2, gekennzeichnet durch einen CTC-Steuerprozessor, angekoppelt an ausgewählte Stifte des TAP für die Abgabe von Steuersignalen und Taktsignalen für den Betrieb des TAP- Controllerschaltkreises.

5. Der Schaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß der CTC-Steuerprozessor ein außerhalb des Chips an ausgewählte Stif te des TAP angekoppelter Prozessor ist.

6. Der Schaltkreis nach Anspruch 1, bei dem der variable Zeit lagegeneratorschaltkreis umfaßt:
einen Rampengenerator (RAMP) mit einem Starttriggersignalein gang (STS) für die Initiierung eines Rampenspannungssignals (V_RAMP) an einem Rampengeneratorausgang im Ansprechen auf ein Starttriggersignal;
einen Digitalanalogumsetzer (DAC) mit einem Eingang, angekop pelt an das CTC/DS/TDR und mit einem Ausgang, der ein analoges CTC- Spannungssignal (V_CTC) liefert, entsprechend dem spezifizierten digita len CTC-Zeitlagecode;
und einen Komparator (COMP) mit einem ersten und einem zweiten Eingang, angekoppelt zum Empfang und Vergleichen des Rampenspannungssig nals (V_RAMP) und des CTC-Spannungssignals (V_CTC) sowie mit einem Aus gang, angekoppelt zum Abgeben eines Takttastsignals (STB).

7. Der Schaltkreis nach Anspruch 6, bei dem der IC einen STS- Stift umfaßt, angekoppelt an den STS-Eingang des Rampengenerators (RAMP) für das Anlegen eines außerhalb des Chips erzeugten Starttriggersignals (STS) zum Initiieren des Rampenspannungssignals (V_RAMP) sowie einen STB- Stift aufweist, angekoppelt an den Ausgang des Komparators (COMP) für die Abgabe eines Takttastsignals (STB) zur Verwendung außerhalb des Chips um ein ausgewähltes Zeitintervall nach dem Starttriggersignal (STS).

8. Der Schaltkreis nach Anspruch 1, bei dem der variable Zeit lagegeneratorschaltkreis umfaßt:
einen Verzögerungskreis mit wählbarem Verzögerungspfad, der einen Verzögerungskreiseingang, einen Verzögerungskreisausgang und eine Mehrzahl von alternativen Verzögerungspfaden zwischen dem Verzögerungs kreiseingang und -ausgang aufweist zum Ermöglichen unterschiedlicher Zeitintervalle zwischen einem Starttriggersignal (STS), angelegt an den Verzögerungskreiseingang und einem Takttastsignal (STB), geliefert an den Verzögerungskreisausgang; und
eine Mehrzahl von E²PROM-Speichern, jeweils parallel gekoppelt zwischen die entsprechenden Verzögerungspfade und dem Verzögerungskreis ausgang, welche E²PROM-Speicher angekoppelt sind an das CTC/DS/TDR zum Auswählen eines entsprechenden Verzögerungspfades im Ansprechen auf einen spezifizierten digitalen CTC-Zeitlagecode.

9. Der Schaltkreis nach Anspruch 8, bei dem der Verzögerungs kreis mit auswählbarem Pfad eine Kaskade von Pufferschaltungen umfaßt, angekoppelt an den Verzögerungskreiseingang und jeweils mit Puffer schaltkreisausgängen versehen, welche die jeweiligen Verzögerungspfade definieren, wobei die Mehrzahl von E²PROM-Speichern parallel zwischen die Pufferschaltungsausgänge und den Verzögerungskreisausgang geschaltet sind, wobei die Pufferschaltungsausgänge in eine Phasenverriegelungs schleife gekoppelt sind zu dem Verzögerungsschaltungseingang für die Stabilisierung der Zeitintervalle der entsprechenden Verzögerungspfade.

10. Der Schaltkreis nach Anspruch 9, bei dem die E²PROM-Spei cher paarweise an entsprechende erste beziehungsweise zweite STB- Steuerausgänge (a, b) angekoppelt sind und mit einem Invertergatter, das in den zweiten STB-Steuerausgang (b) gekoppelt ist, wodurch erste und invertierte zweite STB-Steuerausgänge (a, ) bereitgestellt werden, und mit einem UND-Gatter mit einem ersten und einem zweiten UND-Gatterein gang, angekoppelt an den ersten beziehungsweise invertierten zweiten STB- Steuerausgang (a, ) für getrenntes Steuern der Anstiegs- bezie hungsweise Abfallflanken eines Rechteckwellen-Takttastsignals (STB) am Verzögerungskreisausgang.

11. Ein steuerbarer Zeitlageschaltkreis (CTC) für einen inte grierten Schaltkreis-Chip (IC), der einen Prüfzugang (TAP) aufweist mit TAP-Zugangsstiften einschließlich eines TAP-Dateneingangsstifts (TDI), eines TAP-Datenausgangsstifts (TDO), eines TAP-Modusauswahlstifts (TMS) und eines TAP-Taktstifts (TCK), welcher Prüfzugang eine Mehrzahl von TAP-Datenregistern (TDRs) umfaßt, angekoppelt zum Empfang von Datensig nalen am TDI-Stift und zum Schieben von Datensignalen zum TDO-Stift, ferner ein TAP-Befehlsregister (TIR) umfaßt, angekoppelt zum Empfang von Befehlscodes am TDI-Stift und zum Dirigieren der Verwendung von ausge wählten TDRs, und schließlich einen TAP-Controller umfaßt, angekoppelt zum Empfang von Steuersignalen an dem TMS-Stift und von Taktsignalen an dem TCK-Stift und zum Bereitstellen von Steuer- und Taktsignalen für die Steuerung des Betriebs des TIR und der TDRs, dadurch gekennzeichnet,
daß der TAP ein TAP-Datenregister (CTC/DS/TDR) für einen ausle gungsspezifischen steuerbaren Zeitlageschaltkreis umfaßt, aufgebaut zum Empfang eines digitalen kodierten CTC-Zeitlagecodes am TDI-Stift;
daß ein Digitalanalogumsetzer (DAC) mit einem Eingang an das CTC/ DS/TDR angekoppelt ist und einen Ausgang aufweist, der ein analoges CTC-Spannungspegelsignal (V_CTC) liefert, entsprechend dem spezifizierten digitalen CTC-Zeitlagecode;
daß ein Rampengenerator (RAMP) vorgesehen ist mit einem Start triggersignaleingang (STS) für die Initiierung eines Rampenspannungs signals (V_RAMP) an einem Rampengeneratorausgang im Ansprechen auf ein Starttriggersignal (STS);
daß ein Komparator (COMP) vorgesehen ist, dessen erster und zwei ter Eingang angekoppelt ist zum Empfang und Vergleich des jeweiligen Rampenspannungssignals (V_RAMP) und CTC-Spannungssignals (V_CTC), welcher Komparator mit einem Ausgang angekoppelt ist zum Liefern eines Takttast signals (STB) bei weitgehender Koinzidenz des Rampenspannungssignals (V_RAMP) und des CTC-Spannungssignals (V_CTC), wodurch ein ausgewähltes Zeitintervall zwischen dem Starttriggersignal (STS) und dem Takttastsig nal (STB) erzeugt wird, entsprechend dem spezifizierten digitalen CTC- Zeitlagecode von dem CTC/DS/TDR;
daß der IC einen STS-Stift aufweist, angekoppelt an den STS-Ein gang des Rampengenerators (RAMP) für das Anlegen eines außerhalb des Chips erzeugten Starttriggersignals zum Initiieren des Spannungsrampen signals (V_RAMP) sowie einen STB-Stift aufweist, angekoppelt an den Aus gang des Komparators (COMP) für die Abgabe eines Takttastsignals (STB) um das ausgewählte Zeitintervall später als das STS; und
daß ein außerhalb des Chips angeordneter nicht-flüchtiger CTC- Zeitlagecodespeicher an den TDI-Stift des TAP angekoppelt ist, welcher CTC-Zeitlagecodespeicher mindestens einen digitalen CTC-Zeitlagecode speichert für die Eingabe in das CTC/DS/TDR zum Spezifizieren eines aus gewählten Zeitintervalls.

12. Der Schaltkreis nach Anspruch 11, umfassend einen ersten und einen zweiten CTC/DS/TDRs (TDR6, TDR7),
erste und zweite DACs (DAC6, DAC7), angekoppelt an den ersten beziehungsweise zweiten CTC/DS/TDRs (TDR6, TDR7) und zum Bereitstellen eines ersten beziehungsweise eines zweiten analogen CTC-Spannungspegel signals (V_CTC6, V_CTC7);
erste und zweite Komparatoren (COMP6, COMP7), wobei das erste beziehungsweise zweite analoge CTC-Spannungspegelsignal (V_CTC6, V_CTC7) und das Spannungsrampensignal (V_RAMP) an den entsprechenden ersten beziehungsweise zweiten Komparator (COMP6, COMP7) mit entgegensetzter Polarität angekoppelt sind; und
ein UND-Gatter (AND) mit einem ersten und einem zweiten UND- Gattereingang, angekoppelt an jeweils die Ausgänge des ersten bezie hungsweise zweiten Komparators (COMP6, COMP7), welches UND-Gatter einen Ausgang aufweist, angekoppelt an den STB-Stift für das Bereitstellen eines Rechteckwellenimpulses als Takttastsignal STB mit Anstiegs beziehungsweise Abfallflanken, die getrennt gesteuert werden durch das erste beziehungsweise zweite CTC/DS/TDRs (TDR6, TDR7).

13. Ein Verfahren zum Steuern und Programmieren der Zeitlage eines steuerbaren Zeitlageschaltkreises (CTC) auf einem integrierten Schaltkreis-Chip (IC), das einen Prüfzugang (TAP) aufweist mit TAP- Zugangsstiften einschließlich eines TAP-Dateneingangsstifts (TDI) für den Empfang von Datensignalen und Befehlscodes, eines TAP-Datenausgangs stiftes (TDO) für das Ausschieben von Datensignalen und Befehlscodes, eines TAP-Modusauswahlstiftes (TMS) für den Empfang von Steuersignalen und eines TAP-Taktstiftes (TCK) für den Empfang von Taktsignalen, wel cher Prüfzugang eine Mehrzahl von TAP-Datenregistern (TDR) aufweist, angekoppelt zum Empfang von Datensignalen am TDI-Stift und zum Schieben von Datensignalen zum TDO-Stift, ein TAP-Befehlsregister (TIR) aufweist, angekoppelt zum Empfang von Befehlscodes am TDI-Stift und zum Dirigieren der Verwendung von ausgewählten TDRs, und einen TAP-Controller umfaßt, angekoppelt zum Empfang von Steuersignalen am TMS-Stift und Taktsignalen am TCK-Stift und zum Bereitstellen von Steuersignalen und Taktsignalen für die Steuerung des Betriebs des TIR und der TDRs, gekennzeichnet durch die Schritte:
Aufbauen des Prüfzugangs mit einem auslegungsspezifischen TAP-Datenregister für einen steuerbaren Zeitlageschaltkreis (CTC/DS/ TDR), angekoppelt an den TDI-Stift für den Empfang von Datensignalen in Form eines digitalen CTC-Zeitlagecodes, Bereitstellen, auf dem IC, eines variablen Zeitlagegeneratorschaltkreises, der auf einen digitalen CTC- Zeitlagecode anspricht für die Erzeugung eines ausgewählten Zeitinter valls zwischen einem Starttriggersignal (STS) und eines Takttastsignals (STB), entsprechend dem spezifizierten digitalen CTC-Zeitlagecode, und Ankoppeln des variablen Zeitlagegeneratorschaltkreises an das CTC/DS/ TDR;
Betreiben des TAP-Controllers zum Dirigieren des Ladens eines CTC-Befehlscodes, der den Betrieb des CTC/DS/TDR leitet in das TAP- Befehlsregister (TIR),
Auswählen des CTC/DS/TDR im Ansprechen auf den CTC-Befehls code, Laden eines spezifizierten digitalen CTC-Zeitlagecodes in das CTC/DS/TDR von dem TDI-Stift und Schieben des digitalen CTC-Zeitlage codes zu dem variablen Zeitlagegeneratorschaltkreis; und
Erzeugen eines ausgewählten Zeitintervalls zwischen einem Starttriggersignal (STS) und einem Takttastsignal (STB) im Ansprechen auf den spezifizierten digitalen CTC-Zeitlagecode.

14. Das Verfahren nach Anspruch 13, umfassend den Schritt des Bereitstellens eines CTC-Steuerprozessors außerhalb des Chips, angekop pelt an ausgewählte TAP-Stifte zur Lieferung von Steuersignalen und Taktsignalen für den Betrieb des Taktcontrollers, und Laden des CTC- Befehlscodes in das TIR im Ansprechen auf Steuer- und Taktsignale von dem TAP-Controller.

15. Das Verfahren nach Anspruch 13, umfassend den Schritt der Bereitstellung eines nicht-flüchtigen CTC-Datenspeichers außerhalb des Chips, angekoppelt an den TDI-Stift zur Speicherung mindestens eines digitalen CTC-Zeitlagecodes in dem CTC-Datenspeicher, und Laden eines digitalen CTC-Zeitlagecodes in das CTC/DS/TDR von dem CTC-Datenspeicher im Ansprechen auf den CTC-Befehlscode.

16. Das Verfahren nach Anspruch 13, bei dem der variable Zeit lagegeneratorschaltkreis einen Rampengenerator (RAMP) umfaßt mit einem Starttriggersignaleingang (STS) für das Initiieren eines Rampenspan nungssignals (V_RAMP) an einem Rampengeneratorausgang im Ansprechen auf ein Starttriggersignal am STS-Eingang, einen Digitalanalogumsetzer (DAC) umfaßt mit einem Eingang, angekoppelt an das CTC/DS/TDR, und einen Aus gang zum Liefern eines analogen CTC-Spannungssignals (V_CTC), entspre chend dem spezifizierten digitalen CTC-Zeitlagecode, und einen Kompara tor (COMP) umfaßt mit einem ersten und einem zweiten Eingang, angekop pelt zum Empfang und Vergleich des Rampenspannungssignals (V_RAMP) be ziehungsweise CTC-Spannungssignals (V_CTC), während sein Ausgang ein Takttastsignal (STB) liefert bei weitgehender Koinzidenz der Spannungs pegel von V_RAMP und V_CTC, und die weiteren Schritte umfassend:
Anlegen eines Starttriggersignals (STS) an den STS-Eingang des Rampengenerators (RAMP); und
Abgeben eines Takttastsignals (STB) um ein ausgewähltes Zeit intervall später als das STS, entsprechend dem spezifizierten digitalen CTC-Zeitlagecode in dem CTC/DS/TDR.

17. Das Verfahren nach Anspruch 16, bei dem der integrierte Schaltkreis-Chip IC einen STS-Stift und einen STB-Stift umfaßt, umfas send die Schritte:
Anlegen eines außerhalb des Chips erzeugten Starttriggersig nals (STS) an den STS-Stift; und
Abgeben eines Takttastsignals (STB) an den STB-Stift für die Verwendung außerhalb des Chips.

18. Das Verfahren nach Anspruch 13, bei dem der variable Zeit lagegeneratorschaltkreis einen Verzögerungskreis mit wählbarem Pfad umfaßt sowie mit einem Verzögerungskreiseingang, einem Verzögerungs kreisausgang und einer Mehrzahl von alternativen Verzögerungspfaden, gekoppelt zwischen dem Verzögerungskreiseingang und -ausgang zum Ermög lichen unterschiedlicher Zeitintervalle zwischen einem Starttriggersig nal (STS), angelegt an den Verzögerungskreiseingang, und einem Takt tastsignal (STB), abgegeben am Verzögerungskreisausgang, mit einer Mehr zahl von E²PROM-Speichern, gekoppelt zwischen die jeweiligen Verzöge rungspfade und den Verzögerungskreisausgang, welche E²PROM-Speicher an gekoppelt sind an das CTC/DS/TDR zum Auswählen eines entsprechenden Ver zögerungspfades im Ansprechen auf einen spezifizierten digitalen CTC- Zeitlagecode, und umfassend die weiteren Schritte:
Anlegen eines Starttriggersignals (STS) an den Verzögerungs kreiseingang;
Auswählen eines Verzögerungspfades unter Verwendung der E²PROM-Speicher im Ansprechen auf einen spezifizierten digitalen CTC- Zeitlagecode; und
Abgeben eines Takttastsignals (STB) an dem Verzögerungskreis ausgang um ein ausgewähltes Zeitlageintervall später als das STS.

19. Das Verfahren nach Anspruch 18, bei dem der Verzögerungs schaltkreis mit ausgewählten Pfaden eine Kaskade von Pufferschaltungen umfaßt mit entsprechenden Pufferschaltungsausgängen, und bei dem die E²PROM-Speicher parallel gekoppelt sind zwischen die Pufferschaltungs ausgänge und den Verzögerungsschaltkreisausgang.

20. Das Verfahren nach Anspruch 18, bei dem der IC mit einem STS-Stift und einem STB-Stift ausgebildet ist, und bei dem der Schritt des Anlegens eines Starttriggersignals (STS) an den Verzögerungskreis eingang das Ableiten des STS von einer außerhalb des Chips angeordneten Quelle umfaßt, die an den STS-Stift angekoppelt ist, und wobei das Ab leiten des digitalen CTC-Zeitlagecodes von einer zweiten außerhalb des Chips befindlichen Quelle erfolgt, die an den TDI-Stift angekoppelt ist, wobei das STB-Signal am STB-Stift für die Verwendung außerhalb des Chips abgegeben wird.