Das
Testen einer integrierten Schaltung ist kritisch, sowohl auf der
Entwurfsebene zum Bestätigen
einer ordnungsgemäßen Operation
eines gegebenen Entwurfs, als auch auf der Herstellungsebene, zum
Sicherstellen, dass ein gegebener Chip alle Herstellungsspezifikationen
vor der Versendung erfüllt. Während die
Kosten der Herstellung einer integrierten Schaltung jedoch weiter
fallen, haben sich die Kosten zum Testen von integrierten Schaltungen
erhöht.
Ein Grund zum Erhöhen
der Testkosten basiert auf dem ansteigenden Verhältnis der Anzahl von Transistoren
zu der Anzahl von implementierbaren Anschlussflächen auf einer integrierten
Schaltung. Zum Beispiel hat sich das Verhältnis der Anzahl von Transistoren
zu der Anzahl von Anschlussflächen von
2.500 im Jahr 1990 auf 300.000 im Jahr 2001 erhöht. Zweifellos setzt sich dieser
Trend zu immer kleineren und kleineren integrierten Schaltungen
mit einer ansteigenden Transistordichte fort. Der anhaltende Trend
zum Integrieren einer erhöhten
Fähigkeit
in ICs, was zu eingebetteten Komplexitäten führt, hat die Effektivität der aktuellen
schaltungsintegrierten Testverfahren auf der Platinenebene über eine „Nagelbett"-Schnittstelle bedeutend
reduziert. Aufgrund der physischen Einschränkungen der externen Testsonden
im Hinblick auf die erforderliche Größe und Beabstandung ist es
wahrscheinlicher, dass die sich Anzahl von externen Anschlussflächen verringert und
nicht erhöht,
und wird sicherlich mit der Rate der Erhöhung bei der Anzahl von integrierten
Schaltungstransistoren nicht Schritt halten.
Dementsprechend
werden alternative Lösungen
für gegenwärtige Testtechniken
für integrierte Schaltungen
ständig
gesucht. Die beliebtesten Trends beim Verbessern der Testbar keit
von integrierten Schaltungen umfassen die Techniken Design for Test
(DFT; Testentwurf) und Concurrent Test (CCT; gleichzeitiger Test).
DFT-Techniken sind allgemeine Entwurfsverfahren, -praktiken und
-regeln, die die Schaltungstestfähigkeit
an die Entwicklung von Herstellungsumgebungen anpassen oder mit
derselben verbinden. DFT erfordert die Hinzufügung von spezialisierter Testhardware
auf der integrierten Schaltung selbst, die unabhängig von den Blöcken ist,
die die vorgesehene Funktionalität
der integrierten Schaltung implementieren. Traditionelle DFT-Techniken umfassen
Scantechniken (z. B. unter Verwendung der Protokolle des IEEE 1149.1 Boundary
Scan and Joint Test Access Standard (JTAG)), eingebautem Selbsttest
(BIST; BIST = Built in Self Test) und IDDQ-Tests.
CCT-Techniken
ermöglichen
ein unabhängiges
und gleichzeitig ablaufendes Testen (d. h. paralleles Testen) von
unabhängigen
Funktionsblöcken auf
der integrierten Schaltung. CCT-Techniken
basieren auf dem Partitionieren der Funktionalität der gesamten vorgesehenen
integrierten Schaltungsfunktionalität in unabhängige testbare Funktionsblöcke während der
Entwurfsphase. Zum Beispiel besteht ein ansteigender Trend zum Bauen
von integrierten System-auf-einem-Chip-Schaltungen (SOC-Schaltungen; SOC =
System-on-a-Chip), was Vorrichtungen sind, die aus mehreren unabhängigen Kernen bestehen,
die jeweils eine spezifische unabhängige Funktionalität liefern.
Die SOC-Kerne werden häufig durch
verschiedene dritte Beteiligte geliefert und werden zusammengenäht" mit einer kundenspezifischen „Kleber"-Logik, um die Gesamtentwurfsziele
des bestimmten SOC zu erfüllen.
SOCs sind primäre
Kandidaten zum Implementieren von DFT- und CCT-Testtechniken.
Während des
Testens wird die integrierte Schaltung in einen Testmodus platziert,
der sich von dem normalen Operationsmodus unterscheidet. In dem
Testmodus werden Testdaten zu den Funktionsblöcken unter der Steuerung der
spezialisierten DFT-Testhardware geleitet und nicht von den externen Integrierte-Schaltung-Anschlussflächen (d.
h., die DFT-Hardware
ersetzt die I/O-Stifte für
Daten/Adress/Steuerungs-I/O-Signale). Die DFT-Hardware wendet Testdaten
an den zu testenden Block an und empfängt Antwortergebnisse. Die
Analyse der Antwortdaten kann durch die DFT-Hardware durchgeführt werden
oder kann an eine externe Testvorrichtung für eine Offline-Analyse ausgegeben
werden.
Die
DFT-Hardware ist üblicherweise
entworfen, um die Anzahl von vollständig funktionalen Testkanälen zu reduzieren
(und daher von physischen Testsonden), die für einen Testzugriff erforderlich sind.
Dies wird unter Verwendung von verschiedenen Techniken erreicht.
Beim Abtasttesten wird eine Abtastspeicherzelle für jeden
Eingang und Ausgang von Interesse von dem zu testenden Block implementiert. Die
Abtastspeicherungszellen werden miteinander in einer seriellen Kette
verbunden, die an dem Eingang mit dem Abtasteingangstor der integrierten
Schaltung verbunden ist und an dem Ausgang mit dem Abtastausgangstor
der integrierten Schaltungen verbunden ist. Testdaten werden in
die Abtastketten über
eine serielle Abtastladeoperation geladen, z. B. unter Verwendung
der Protokolle IEEE 1149.1 Boundary Scan und JTAG, die hierin durch
Bezugnahme in ihrer Gesamtheit aufgenommen sind. Die Abtastspeicherungszellen
werden mit dem Datenweg gemultiplext, der während einer normalen Operation
der integrierten Schaltung verwendet wird, derart, dass, wenn die
integrierte Schaltung in den Testmodus platziert wird, Daten an
die Eingänge
und Ausgänge
von Interesse von dem zu testenden Block aus entsprechenden Abtastspeicherungszellen
angewendet werden, und wenn die integrierte Schaltung in den normalen
Operationsmodus platziert wird, Daten an die Eingänge und
Ausgänge
des zu testenden Blocks über
den normalen Datenweg angelegt werden (üblicherweise von einem I/O-Stift oder
einem I/O-Signal von einem anderen Funktionsblock auf der integrierten
Schaltung). Bei dem standardmäßigen JTAG-Protokoll
werden Daten in die Abtastketten über den seriellen Eingangsstift
Test Data In (TDI; Testdateneingang) geladen, und Daten werden aus
den Abtastketten über
einen seriellen Ausgangsstift Test Date Out (TDO; Testdatenausgang)
ausgegeben. Entsprechend wird der Zugriff auf eine Anzahl von I/O-Toren
innerhalb der integrierten Schaltung über nur vier Teststifte verfügbar gemacht (TDI,
TDO, TCK (d. h. Test Clock (Testtakt)), zum Empfangen eines Taktsignals,
das zum Abstufen der TAP-Steuerungszustandsmaschine und zum seriellen
Laden/Entladen von Daten empfangen wird) und TMS (d. h. Test Mode
Select (Testmodusauswahl), zum Ermöglichen einer Befehlssteuerung
der JTAG-Schaltungsanordnung).
Eine
andere Technik, die unabhängig
von oder zusammen mit Abtasttechniken verwendet werden kann, ist
der eingebaute Funktionstest oder BIST (BIST = Built In Functional
Test). Der BIST umfasst eine Hardware, die es der integrierten Schaltung
ermöglicht,
sich selbst zu testen. Die BIST-Hardware umfasst üblicherweise
Testmustererzeuger (TPGs; TPG = test pattern generator), Ausgabeantwortanalysatoren
(ORAs; ORA = output response analyzer) und/oder Mikrodiagnostikroutinen.
Es gibt verschiedene Typen von BIST, einschließlich einem Online-BIST, der
sich auf ein Testen bezieht, das während der normalen funktionalen
Betriebsbedingungen auftritt (d. h. die integrierte Schaltung wird
nicht in einem Testmodus platziert), einem generischen Offline-BIST,
wo das Testen auftritt, wenn die integrierte Schaltung in einem
Testmodus platziert ist, einem funktionalen Offline-BIST, der sich
mit der Ausführung
eines Tests basierend auf einer funktionalen Beschreibung des Testblocks
befasst, und einem strukturellen Offline-BIST, der sich auf ein
Testen bezieht, um strukturelle Fehler zu erfassen.
Eine
wiederum andere Technik, die unabhängig von oder zusammen mit
Abtast- bzw. Scantechniken und/oder BIST verwendet werden kann,
ist eine Datenkomprimierung, wie z. B. X-Mode. Bei dieser Technik
werden Testdaten, die in die DFT-Strukturen eingegeben werden, komprimiert,
und Ergeb nisse werden vor dem Senden derselben zu der Außenwelt
komprimiert.
Bei
jeder der obigen Techniken liegt der Fokus auf dem Reduzieren einer
Testzugriffsstiftanzahl. Da Daten jedoch seriell an die integrierte
Schaltung angewendet werden müssen,
erhöht
dies die Testzeit und daher die Testkosten.
Ein
gleichzeitig ablaufendes Testen (CCT) und Komprimierungstechniken
helfen beim Reduzieren der Testzeit. Wie oben beschrieben wurde,
ermöglicht
CCT, dass mehrere unabhängige
Funktionsblöcke
parallel getestet werden, und Kompressionstechniken reduzieren das
Datenvolumen, das zu und von den integrierten Schaltungen übertragen wird,
die getestet werden.
Bei
jeder der obigen Techniken sind die Testkosten immer noch hoch,
da gegenwärtig
teure „Nagelbett"-Tester immer noch
verwendet werden, um die Testzugriffspunkte an den integrierten
zu testenden Schaltungen zu untersuchen. Bei jeder der oben beschriebenen
Techniken weisen die Entwürfe
der integrierten Schaltung üblicherweise
einen zentralisierten oder dezentralisierten Testzugriffsmechanismus
(TAM; TAM = Test Access Mechanism) auf, durch den die Daten laufen.
Bei einem herkömmlichen
DFT-Test empfangen diese TAMs Testdaten von Chip-Stiften oder -Anschlussflächen, die
direkt mit den Testerressourcen verbunden sind.
1 stellt ein vereinfachtes
Beispiel eines integrierten Schaltungschips 10 dar, der
DFT-Techniken verwendet. Der Chip 10 umfasst einen oder
mehrere digitale Blöcke 12a, 12b,
die jeweils eine zugeordnete DFT-Hardware 16a, 16b aufweisen,
die ein Testen der digitalen Blöcke 12a, 12b ermöglicht,
und einen Testzugriffsmechanismus (TAM) 14. Der TAM 14 empfängt Testdaten über Integrierte-Schaltung-Chipstifte 15a, 15b,
die direkt mit Testerressourcen 18a, 18b in einem
traditionellen „Nagelbett"-Tester 20 verbunden
sind.
DFT-Techniken
leiden unter verschiedenen gemeinsamen Einschränkungen. Eine typische Schwierigkeit
ist, dass DFT häufig
einen großen Speicherbetrag
zum Speichern von Testdaten erfordert. Während der BIST dieses Problem
durch Einlagern von Teststrukturerzeugern zum Erzeugen von vorhersagbaren
Testdatenstrukturen ohne Speichern derselben überwindet, werden standardmäßige BIST-Techniken üblicherweise
durch geistiges BIST-Eigentum abgedeckt, das teuer zu kaufen sein kann
und wertvollen Raum auf dem Chip verwendet.
Idealerweise
sollten Wafer-, Gehäuse-,
Teilsystem- und Systemebenen-DFT-Lösungsansätze Strukturen umfassen, die
eine Möglichkeit
zum Testen an kritischen Positionen innerhalb der integrierten Schaltungen,
der PC-Platinen und Systeme liefern. Eine angemessene Datenrückkopplung über die
Lebensdauer des Produkts zu allen Ebenen des Prozesses würde die
dauerhafte Verbesserung fördern und
zukünftige
Anforderungen in ansteigende Komplexitäten projizieren.
Dementsprechend
wäre es
wünschenswert, die
oben beschriebenen Probleme des Stands der Technik zu überwinden,
durch Bereitstellen einer Testtechnik für eine integrierte Schaltung,
die die Anzahl der erforderlichen Test-Stifte/Anschlussflächen der
integrierten Schaltung reduziert und die Testzeit senkt und ökonomisch
ist.
Es
ist die Aufgabe der vorliegenden Erfindung, eine integrierte Schaltung
und ein System und ein Verfahren zum Testen einer integrierten Schaltung
mit verbesserten Charakteristika zu schaffen.
Diese
Aufgabe wird durch eine integrierte Schaltung gemäß Anspruch
1, ein System zum Testen einer integrierten Schaltung gemäß Anspruch
7 und ein Verfahren zum Testen einer integrierten Schaltung gemäß Anspruch
13 gelöst.
Die
vorliegende Erfindung ist ein Verfahren und eine Vorrichtung zum
Testen von integrierten Schaltungen über einen drahtlosen Kommunikationskanal,
was die Anzahl von erforderlichen Test-Stiften/Anschlussflächen der
integrierten Schaltung minimiert, die Testzeit verringert und wirtschaftlich
ist. Die Technik der Erfindung ermöglicht ein Testen einer integrierten
Schaltung mit einem minimalen physischen Sondenkontakt (d. h. ohne
die Verwendung eines zweckgebundenen integrierten Schaltungstesters
zu erfordern), und ermöglicht
ferner das Testen während
mehrerer Phasen des Lebenszyklus der integrierten Schaltung. Zusätzlich dazu
kann die Erfindung angepasst sein, um ein Testen von mehreren integrierten
Schaltungen desselben Entwurfs parallel zu ermöglichen.
Um
die oben genannten Vorteile und weitere zu erreichen, die nicht
aufgezählt
wurden, verwendet die vorliegende Erfindung eine drahtlose Schnittstelle zum
Herunterladen von Testdaten und Hochladen von Testergebnissen aus
einer integrierten Schaltung, die eine oder mehrere DFT-Strukturen implementiert.
Zu diesem Zweck, während
des Entwurfs einer integrierten Schaltung, die getestet werden soll, ist
die integrierte Schaltung mit einer drahtlosen Schnittstelle versehen,
wie z. B. einem drahtlosen IP-Kern (IP = Internet Protocol), der
einen standardmäßigen TCP/IP-Stapel implementiert.
Die integrierte Schaltung ist ferner mit einer oder mehreren DFT-Strukturen
versehen, die einen oder mehrere Funktionsblöcke auf der integrierten Schaltung
testen. Während
des Einschaltens, der Initialisierung, des Rücksetzens und/oder wenn er
sich in einem speziellen Testmodus befindet, wird der drahtlose IP-Kern
im Hinblick auf Funktionalität
getestet. Wenn der drahtlose IP-Kern als funktionsfähig bestimmt wird,
wird der drahtlose IP-Kern verwendet, um Testdaten zu den DFT-Strukturen
zu laden und Testergebnisse aus den DFT-Strukturen hochzuladen.
Bei dem bevorzugten Ausführungsbeispiel
werden Testdaten von einem Personalcomputer heruntergeladen und
Testergebnisse werden auf denselben oder auf eine andere Entität geladen,
die nicht die vollständige Funktionsfähigkeit
eines ausgereiften Testers für
gedruckte Schaltungsplatinen aufweisen muss.
Da
viele anwendungsspezifische, integrierte Schaltungen (ASICs; ASIC
= application specific integrated circuit), die getestet werden,
einen drahtlosen IP-Kern als einen Teil der vorgesehenen Funktionalität des Chips
umfassen, sind diese Chips ohne weiteres an die Erfindung anpassbar,
da der drahtlose IP-Kern eine erforderliche Funktionalität des Chips
ist und DFT-Strukturen wahrscheinlich implementiert werden würden, unabhängig von
dem Verfahren der Anwendung der Testdaten an den Chip.
Die
Vorteile, die mit der vorliegenden Erfindung verbunden sind, sind
zahlreich. Sobald der drahtlose IP-Kern validiert wurde (durch einen
analogen Test, einen Handshake-Kommunikationstest
mit der drahtlosen Teststation oder einen Selbsttest), kann er als
eine grenzenlose Leitung von digitalen Daten dienen. Im Testmodus
ist der drahtlose Kern mit den DFT-Strukturen des Chips über ein
Teststeuerungstor oder einen anderen Leitmechanismus verbunden.
Daten können
dann von einer Teststation, wie z. B. einem Personalcomputer, zu
der integrierten Schaltung übertragen
werden, ohne digitale Testerressourcen mit der Testvorrichtung (DUT;
DUT = device under test) zu verbinden. Ergebnisdaten können zurück zu dem
Tester auf dieselbe Weise gesendet werden. Daher müssen viel
weniger digitale Testressourcen mit der Peripherie der Vorrichtung
verbunden werden. Im idealen Fall müssen nur Leistung und Masse
bereitgestellt werden. Alle anderen Validierungsdaten und DFT-Teststeuerungsanwiesungen werden
durch die drahtlose Verbindung geliefert. Daher ist außer Leistung
und Masse keine physische Verbindung zu der integrierten Schaltung
erforderlich.
Zusätzlich dazu
ermöglichen
standardmäßige drahtlose
Internetprotokolle, wie z. B. IEEE 802.11 Wireless-WLAN- und 801.15
Wireless-WPAN-Protokolle, wie z. B. Bluetooth, eine Kommunikation
mit mehreren drahtlosen Vorrichtungen gleichzeitig. Dementsprechend
kann die Teststation konfiguriert sein, um einen Handschlag mit
dem drahtlosen IP-Kern von mehreren integrierten zu testenden Schaltungen
durchzuführen
und dann mit dem Senden und Empfangen von Testdaten zu allen Vorrichtungen
gleichzeitig zu beginnen. Diese Technik ermöglicht einen massiven parallelen
Testlösungsansatz
unter Verwendung von üblicher
PC-Hardware, was zu sofortigen Kostenreduzierungsauswirkungen führt.
Die
vorliegende Erfindung kann ferner zum Testen von integrierten Schaltungen
verwendet werden, die für
CCT entworfen sind. Der Testdatendurchsatz ist üblicherweise durch eine interne
serielle Abtastketten-Lade/Entlade-Frequenz von ungefähr 20 MHz
eingeschränkt.
Standardmäßige drahtlose IP-Protokolle können im
Wesentlichen bei höheren Geschwindigkeiten
laufen und transportieren Daten in gepackten Einheiten, genannt
Rahmen, die verschiedene Anzahlen von Bytes, Wörtern oder Blöcken enthalten.
Die Daten werden Rahmen für
Rahmen wiedergewonnen; somit wird jeder Rahmen nur von dem drahtlosen
Protokollstapel gelöst
(z. B. TCP/IP), wenn der gesamte Rahmen vorhanden ist oder im wesentlichen
parallel ist. Dementsprechend kann jedes Bit in den Bytes, Wörtern oder
Blöcken des
Rahmens als ein separater Kanal behandelt werden und zugeordnet
werden, um eine separate Abtastkette oder ein anderes internes Tor
in der Vorrichtung zu treiben. Dementsprechend können mehrere Abtastketten parallel
beladen werden, wodurch die Geschwindigkeit des Ladens der Ketten
erhöht
wird und schließlich
die Zeit zum Testen der Vorrichtung verringert wird. Auf ähnliche
Weise können
Daten aus mehreren Ausgangstoren parallel wiedergewonnen werden,
in Rahmen formatiert werden und zu der Teststation über standardmäßige IP-Protokolle
zurückgesendet
werden.
Eine
umfassendere Erläuterung
dieser Erfindung und viele der zugehörigen Vorteile derselben sind
ohne weiteres ersichtlich, wenn dieselbe besser verständlich wird,
Bezug nehmend auf die nachfolgende detaillierte Beschreibung, wenn
sie in Verbindung mit den beiliegenden Zeichnungen betrachtet wird,
in denen gleiche Bezugszeichen die gleichen oder ähnliche
Komponenten anzeigen.
Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf
die beiliegenden Zeichnungen näher
erläutert.
Es zeigen:
1 ein
Blockdiagramm, das einen integrierten Schaltungschip darstellt,
der DFT-Techniken verwendet;
2A ein
Systemblockdiagramm auf hoher Ebene von einem integrierten Schaltungstestsystem, das
gemäß der Erfindung
implementiert ist;
2B ein
Flussdiagramm eines exemplarischen Ausführungsbeispiels zum Testen
von einer oder mehreren Testvorrichtungen unter Verwendung der drahtlosen
Testschnittstelle der Erfindung;
3 ein
schematisches Blockdiagramm eines einfachen Entwurfs eines integrierten
Schaltungschips, der gemäß der Erfindung
implementiert ist;
4 ein
Flussdiagramm, das die Operation des Systems gemäß der Erfindung darstellt;
5 ein
schematisches Blockdiagramm eines bevorzugten Ausführungsbeispiels
einer DUT, die gemäß der Erfindung
implementiert ist; und
6 ein
schematisches Blockdiagramm eines alternativen Ausführungsbeispiels
einer DUT, die gemäß der Erfindung
implementiert ist.
Bezug
nehmend nun auf die Zeichnungen ist 2A ein
Systemdiagramm auf hoher Ebene und 2B ist
ein Operationsflussdiagramm von einem Testsystem 1 einer
integrierten Schaltung, das das allgemeine Konzept der Erfindung
darstellt. Wie dargestellt ist, gemäß der vorliegenden Erfindung,
ist ein einzelner Teststationscomputer 2, der mit einer
drahtlosen Internetprotokollschnittstelle 1 ausgerüstet ist, konfiguriert,
um mit einer oder mehreren Testvorrichtungen (DUTs) 5a, 5b,
..., 5n zu kommunizieren, die mit den drahtlosen IP-Kernen 4a, 4b,
..., 4n über
eine drahtlose IP-Verbindung 6a, 6b, 6c ausgerüstet sind. Die
drahtlosen IP-Kerne 4a, 4b, ... 4n sind
mit den DFT-Strukturen 7a, 7b, ..., 7n verbunden
oder verbindbar, die konfiguriert sind, um verschiedene Funktionsblöcke (nicht
gezeigt) innerhalb der jeweiligen DUTs 5a, 5b,
..., 5n zu testen. Die DUTs 5a, 5b, ..., 5n können integrierte
Schaltungswafer, gepackte integrierte Chips, gedruckte Schaltungsplatinen
etc. sein, solange sie eine Form der Testentwurf-Funktionalität umfassen, die digitale Testdaten
erfordert.
Die
Teststation 2 sendet Testdaten zur Verwendung durch die
DFTs 7a, 7b, ..., 7n zu den DUTs 5a, 5b,
..., 5n über
die drahtlosen IP-Verbindungen 6a, 6b, ..., 6n.
Die DFTs 7a, 7b, ..., 7n führen Tests unter
Verwendung der Testdaten aus und senden Ergebnisse zurück zu der
Teststation über
die drahtlose Verbindung 6a, 6b, ..., 6n.
Da
viele drahtlose IP-Protokolle die gleichzeitige Übertragung von Daten zu mehreren IP-Adressen
unterstützen,
können
mehrere DUTs 5a, 5b, ..., 5n das drahtlose
Signal gleichzeitig empfangen, wodurch mehrere DUTs 5a, 5b,
..., 5n parallel getestet werden können.
3 ist
ein schematisches Blockdiagramm eines einfachen Entwurfs eines integrierten
Schaltungschips 100, der gemäß der Erfindung implementiert
ist. Wie darin dargestellt ist, umfasst der Chip 100 einen
oder mehrere digitale Blöcke 102a, 102b, die
jeweils eine zugeordnete DFT-Hardware 106a, 106b (z.
B. Abtasthüllen)
aufweisen, was ein Testen der digitalen Blöcke 102a, 102b ermöglicht.
Der Chip 100 umfasst ferner einen Testzugriffsmechanismus (TAM) 104 zum Leiten
von Testdaten zu den DFT-Strukturen, und einen drahtlosen Internetprotokoll-Kern
(WIP-Kern; WIP = wireless Internet protocol) 105. Der WIP-Kern 105 ist
mit dem TAM 104 während
des Testmodus verbunden (oder verbindbar). Der TAM 104 empfängt Testdaten 107a über den
WIP-Kern 105 von einer Teststation (d. h. einem entfernten
Computer) 101, die mit einer drahtlosen Schnittstelle 103 über eine
drahtlose IP-Verbindung 107 konfiguriert ist.
4 ist
ein Flussdiagramm, das eine Operation 10 des Systems gemäß der Erfindung
darstellt. In Betrieb, beim Einschalten, bei der Initialisierung, beim
Rücksetzen
und/oder wenn er in einem speziellen Testmodus platziert ist, wird
der drahtlose IP-Kern 105 des Chips 100 validiert
(Schritt 11), durch eine Art von Test (z. B. einen analogen
Test, einen drahtlosen Handschlag mit der Teststation 101 oder
eine Art eines BIST). Wenn der Validierungstest bestimmt (Schritt 12),
dass der drahtlose IP-Kern 105 nicht funktionsfähig ist,
schlägt
der Validierungstest fehl. Wenn der Validierungstest bestimmt (Schritt 12), dass
der drahtlose IP-Kern 105 funktionsfähig ist, wird eine drahtlose
IP-Verbindung mit der Teststation 101 eingerichtet (Schritt 13),
und der drahtlose IP-Kern 105 kann dann als eine grenzenlose
Leitung von digitalen Daten zwischen der Teststation 101 und dem
Chip 100 dienen.
Zum
Testen des Chips 100 wird der Chip 100 in einem
Testmodus platziert (Schritt 14). Bei dem bevorzugten Ausführungsbeispiel
ist der WIP-Kern 105 mit dem TAM 104 verbunden,
der die Fähigkeit
umfasst, zwischen Anweisungen und Daten zu differenzieren. Der drahtlose
IP-Kern 105 des Chips 100 erhält Testdaten von der Teststation 101 über die
drahtlose IP-Verbindung 107 (Schritt 15). Der
drahtlose IP-Kern 105 leitet
die empfangenen Testdaten 107 zu den DFT-Strukturen 106a, 106b weiter
(über den TAM 104).
Testergebnisse, die von den DFT-Strukturen 106a, 106b zurückgesendet
werden, werden durch den drahtlosen IP-Kern 105 empfangen (Schritt 17)
und die Ergebnisse 107b werden zu der Teststa tion 101 über die
drahtlose IP-Verbindung 107 zurückgesendet (Schritt 18).
5 ist
ein Blockdiagramm einer Beispielimplementierung einer Testvorrichtung
(DUT) 200, z. B. einer integrierten Schaltung, die implementiert
ist, um ein drahtloses Testen von einer Teststation 250 zu
ermöglichen.
Wie dargestellt ist, umfasst die DUT 200 einen TAM 210,
der gemäß der standardmäßigen IEEE
1149.1-Architektur implementiert ist. Testanweisungen und Testdaten
werden in die DUT 200 über
das TDI-Tor 201 eingegeben. Testergebnisse und Statusinformationen
werden von der DUT 200 über
das TDO-Tor 202 zurückgesendet.
Der TAM 210 umfasst eine Testzugriffstor- (TAP; TAP = test
access port) Steuerung 228, die das Testtakt- (TCK-) 203 und
das Testmodusauswahl- (TMS-) 204 Signal empfängt. Die
TAP-Steuerung 228 steuert die Interpretation von Daten,
die an dem TDI-Tor 201 empfangen werden. Die TAP-Steuerung 228 ist
eine synchrone Endzustandsmaschine, die durch das TCK-Signal 203 getaktet
wird und das TMS-Signal 204 verarbeitet, um die Operationen
des Datenflusses durch ein oder mehrere des Anweisungsregisters 224,
des Umleitungsregisters 226, des Vermischtes-Registers 222 und
der Abtastumhüllungen 232, 234, 236 zu
bestimmen. Das TMS-Signal 204 bestimmt die Operation des
TAM 210. Bestimmte Sequenzen von 0-en und 1-en platzieren
den TAM 210 in verschiedene Modi, wie z. B. einen Normalmodus
(d. h. den normalen Operationsmodus des Chips, wo die DFT-Schaltungsanordnung
transparent für
die Anwendungslogik der integrierten Schaltung ist), einen Abtastmodus
(wo der Eingang von einer oder mehreren Abtastketten mit dem TDI-Tor 201 verbunden
ist und der Ausgang von einer oder mehreren Abtastketten 232, 234, 236 mit
dem TDO-Tor 202 verbunden ist), einen Erfassungsmodus (wo
die Daten seriell in ein oder mehrere des Anweisungsregisters 224,
des Umleitungsregisters 226, des Vermischtes-Registers 222 oder
eines oder mehrere der Abtastketten 232, 234, 236 geladen
werden), und einen Aktualisierungsmodus (wo die Daten, die in den
Abtastspeicherungszellen der Abtastketten 232, 234, 236 gespeichert
sind, aus den entsprechenden Abtastspeicherungszellenausgängen ausgegeben
werden).
Bei
dem Ausführungsbeispiel
aus 5 umfasst eine Teststation 250, die mit
einer drahtlosen IP-Schnittstelle 258 konfiguriert ist,
vorzugsweise einen Testdatenerzeuger 222, der Testdaten 224 erzeugt.
Es wird jedoch darauf hingewiesen, dass die Testdaten 254 durch
eine andere Quelle erzeugt werden können und zu der Teststation 250 geliefert
werden können,
zur Verwendung beim Senden von Testdaten zu der DUT 200 zum
Testen. Zum Beispiel können
bestimmte funktionale Kerne (nicht gezeigt) in der DUT 200 standardmäßige dritte
Kerne sein, die standardmäßige DFT-Strukturen
und Testdaten liefern, zum Testen der Kerne. In diesem Fall werden die
Testdaten durch die dritte Partei erzeugt und zu dem Chiphersteller
als eine Datendatei 254 zur Verwendung durch den Chiphersteller
beim Testen von diesem bestimmten funktionalen Kern gesendet.
Zurück bei dem
Ausführungsbeispiel
aus 5 kommuniziert eine Teststeuerungsfunktion 226 mit
der drahtlosen IP-Schnittstelle 228,
die bei dem bevorzugten Ausführungsbeispiel
einen TCP/IP-Stapel gemäß dem IEEE-Standard
801.11 implementiert, der hierin durch Bezugnahme in seiner Gesamtheit
aufgenommen ist. Die drahtlose IP-Schnittstelle 228 überträgt die Testdaten 224 über eine
drahtlose TCP/IP-Verbindung 270 zu
einer Testvorrichtung 200.
An
der DUT 200 umfasst die Schaltung einen drahtlosen IP-Kern 216,
der Testdaten über
eine drahtlose Verbindung 270 empfängt. Der drahtlose IP-Kern 216 führt alle
Funktionen der Datenverbindungsschicht, der Netzwerkschicht etc.
aus und leitet Datenrahmen zu einem Testdaten-Parser (bzw. -Analysierer) 214 weiter.
Der Testdatenparser 214 extrahiert das TCK-Signal 203 und
das TMS-Signal 204 und leitet dieselben zu der TAP-Steuerung 228 weiter.
Das TCK-Signal 203 betreibt die TAP-Zustandsmaschine, und
das TMS-Signal 204 bestimmt den Zustand der Zustandsmaschine.
Der Testdaten parser 214 extrahiert ferner Testdatenbytes,
Wörter oder
Blöcke,
die weitergeleitet werden, vorzugsweise parallel, zu einem Multiplexer 240,
der an einem Ausgang mit jedem eines Eintastregisters 212,
eines Anweisungsregisters 224, eines Vermischtes-Registers 222 und
eines Umleitungsregisters 226 verbunden ist. Die TAP-Steuerung 228 steuert
die Ausgabe des Multiplexers 240. Der Ausgang der Register 212 ist mit
dem Eingang eines 1-zu-N-Demultiplexers verbunden, der die Registerinhalte
weiter zu einem ausgewählten
aus den Abtasteingangstoren der Abtast-Wrapper bzw. -Umhüller 232, 234, 236 unter
der Steuerung der TAP-Steuerung 228 weiterleitet. Anweisungen,
Umleitungsdaten oder vermischte Daten werden zu einem von entweder
dem TAM-Vermischtes-Register 222,
dem Anweisungsregister 224 oder dem Umleitungsregister 226 gesendet.
Bei diesem Ausführungsbeispiel
werden Testdaten seriell in das ausgewählte Register oder den Abtast-Wrapper
verschoben, gemäß einer
standardmäßigen Grenzabtastübereinkunft.
Wenn die Abtast-Wrapper 232, 234, 236 jedoch
ein paralleles Laden unterstützen,
kann das ausgewählte
Register oder der Abtast-Wrapper aus dem Register 212 parallel
geladen werden.
Die
TAP-Steuerung 228 steuert die Anwendung von Daten aus den
Abtastspeicherungszellen der jeweiligen Abtast-Wrapper 232, 234, 236 an
die jeweiligen Funktionsblöcke
(nicht gezeigt in 5).
Testdatenergebnisse
werden seriell aus den Abtast-Wrappern 232, 234, 236 verschoben,
synchron mit dem Testtaktsignal TCK 203. Ein Testergebnis-Datenpacker 218 ordnet
die Testergebnisdaten in Rahmen an und leitet die Rahmen zu der
drahtlosen Schnittstelle 216 weiter, die bei dem bevorzugten
Ausführungsbeispiel
einen TCP/IP-Stapel implementiert, und übermittelt die Testergebnisdaten über die
drahtlose TCP/IP-Verbindung 270 zu der Teststation 200.
An
der Teststation empfängt
die drahtlose Schnittstelle 258 die Testergebnisse von
der DUT 200, extrahiert die Tester gebnisdaten und leitet
dieselben vorzugsweise weiter zu einem Testergebnisanalysierer 230 für eine Analyse.
Alternativ werden die Testergebnisdaten für eine spätere Analyse gespeichert oder
zu einer anderen Vorrichtung für
eine Analyse übertragen.
Das
Ausführungsbeispiel
aus 5 ist gemäß dem Standard
IEEE 1149.1 JTAG implementiert, mit einem TDI-Tor 201 und
einem TDO-Tor 202.
6 stellt
ein alternativen Ausführungsbeispiel
einer DUT 300 dar, die im Wesentlichen mehrere TDI-Tore
und mehrere TDO-Tore implementiert. Die DUT 300 umfasst
bei dem Ausführungsbeispiel aus 5 viele
der selben Elemente wie die DUT 200, die in 6 mit
denselben Bezugszeichen etikettiert sind wie jene in 5.
Bei diesem Ausführungsbeispiel
werden die syntaktisch analysierten bzw. geparsten Test-Daten/-Anweisungen
parallel in ein Hinein-Abtastregister 302 von
einem Testdatenparser 301 eingegeben. Jedes Bit (oder wenige
Bits) in dem Hinein-Abtastregister
treibt den Eingang eines unterschiedlichen Abtast-Wrappers 232, 234, 236 oder
TAM-Registers 224, 222, 226. Der TAM 228 steuert
den Ausgang des Hinein-Abtastregisters 302 zum
parallelen Speisen des Abtast-Wrappers 232, 234, 236 oder
des TAM-Registers 224, 222, 226. Somit
implementiert der TAM 310 im Wesentlichen eine Mehrzahl
von TDI-Toren, wobei jeweils eines eine separate Abtastkette 232, 234, 236 treibt,
um ein gleichzeitiges Testen von unabhängig testbaren Blöcken (nicht
gezeigt) auf dem integrierten Schaltungschip 300 zu ermöglichen.
Bei diesem Ausführungsbeispiel ist
der TAM 228 ferner mit einer Mehrzahl von TDO-Toren implementiert,
wobei jeweils eines einem unterschiedlichen Bit in einem TDO-Ausgangsregister 304 entspricht,
wobei jedes Bit durch den Ausgang einer separaten Abtastkette 232, 234, 236 getrieben
wird. Ein Ergebnisdatenpacker 305 empfängt die Testergebnisse von
dem TDO-Ausgangsregister 304 parallel und formatiert dieselben
in Rahmen, um sie zu der drahtlosen Schnittstelle 216 weiterzuleiten, für eine Übertragung
zu der Teststation 250.
Aus
der oben detailliert angegebenen Beschreibung wird deutlich, dass
die vorliegenden Erfindung viele Vorteile gegenüber dem Stand der Technik schafft.
Durch Implementieren eines drahtlosen Kerns und von DFT-Strukturen
innerhalb der integrierten Schaltung ermöglicht die Erfindung, dass Testdaten
auf die integrierte Schaltung heruntergeladen werden und Testergebnisse
von derselben zurückgesendet
werden, mit einer minimalen externen Sondierung, wie z. B. mit nur
einer Leistungs- und einer Masseverbindung. Da die externe Sondierung beseitigt
werden kann, beseitigt dies den Bedarf nach teuren Sondentestern
zum Testen der digitalen Abschnitte der integrierten Schaltung,
wodurch die Anforderungen der Teststation an einen einfachen Computer
reduziert werden (wie z. B. einen allgemeinen Personalcomputer oder
ein Laptop), der mit einer drahtlosen Schnittstelle ausgerüstet ist.
Zusätzlich dazu,
da viele drahtlose Protokolle eine gleichzeitige Kommunikation mit
mehreren Vorrichtungen unterstützen,
können
Testdaten auf mehrere integrierte Schaltungen oder Vorrichtungen gleichzeitig
heruntergeladen werden.
Zusätzlich dazu
kann die vorliegende Erfindung ein gleichzeitig ablaufendes Testen
von unabhängig
testbaren Funktionsblöcken
innerhalb einer gegebenen integrierten Schaltung, die getestet wird, unterstützen. Diesbezüglich kann
jedes Bit eines Bytes, Wortes oder Blocks aus Testdaten implementiert
sein, um eine separate DFT-Struktur innerhalb der integrierten Schaltung
zu treiben, um das Herunterladen von Testdaten über mehrere Kanäle bei dem Herunterladen
eines einzelnen Internetprotokollrahmens zu bewirken.
Das
parallele Testen von mehreren Vorrichtungen kann mit CCT-Implementierungen
kombiniert werden, um ein CCT von mehreren Blöcken auf mehreren integrierten
Schaltungen, die getestet werden, zu ermöglichen. Zu diesem Zweck, wiederum
Bezug nehmend auf 2A und 2B, initialisiert
der Stationscomputer 2 seine eigene drahtlose IP-Schnittstelle 3.
Er validiert dann jede der entfernten DUTs 5a, 5b,
..., 5n. Die Validierung kann aktiv sein, wie z. B. das
Senden einer Anweisung zu jeder der DUTs, zum Verbinden mit jeder
der DFT-Schaltungen 7a, 7b, ..., 7n und
Warten auf eine Bestätigung,
oder kann passiv sein, durch einfach Warten auf ein Signal von jeder
der DUTs. Die Teststation 2 richtet dann einen Kommunikationskanal
mit jeder der DUTs 5a, 5b, ..., 5n ein.
Die Teststation 2 erhält dann
Testdaten. Testdaten können
lokal in dem Teststationsspeicher (nicht gezeigt) gespeichert werden oder
können
von einer entfernten Vorrichtung empfangen werden (nicht gezeigt).
Schließlich ist
die vorliegende Erfindung besonders gut anwendbar für ein Testen
der sich jetzt ausbreitenden drahtlos freigegeben ASICs. Da die drahtlose
Schnittstellenhardware bereits auf diesen Vorrichtungen vorliegt,
kann der drahtlose Kern als eine digitale Testdatenleitung anstelle
von teuren hardwarebasierten Testerressourcen verwendet werden.
In Kombination mit DFT- und CCT-Techniken kann die vorliegende Erfindung
beim Verringern der Kosten des Integrierte-Schaltung-Testens helfen.
Obwohl
dieses bevorzugte Ausführungsbeispiel
der vorliegenden Erfindung zu darstellenden Zwecken offenbart wurde,
werden Fachleute auf dem Gebiet erkennen, dass verschiedene Modifikationen, Hinzufügungen und
Ersetzungen möglich
sind, ohne von dem Schutzbereich und dem Wesen der Erfindung abzuweichen,
wie es in den beiliegenden Ansprüchen
definiert ist. Zum Beispiel sollte darauf hingewiesen werden, dass
der Ausdruck drahtlose Schnittstelle, wie er sowohl in der Beschreibung
als auch in den Ansprüchen
verwendet wird, eine Schnittstelle umfasst, die ein drahtloses Kommunikationsprotokoll
implementiert, das hierin bekannt ist oder nachfolgend entwickelt
wird. Es ist ebenfalls möglich,
dass andere Vorteile oder Verwendungen der gegenwärtig offenbarten
Erfindung im Laufe der Zeit offensichtlich werden.