JPWO2002063675A1

JPWO2002063675A1 - 半導体集積回路および検査方法並びに製造方法

Info

Publication number: JPWO2002063675A1
Application number: JP2002563521A
Authority: JP
Inventors: 昌好菱沼; 佐藤　正幸; 正幸佐藤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2001-02-02
Filing date: 2001-02-02
Publication date: 2004-06-10
Also published as: TWI246735B; WO2002063675A1

Abstract

半導体集積回路のチップ上に絶縁膜を介して渦巻き状の導電層パターンを形成し、その一端をテスト回路の入出力端子に接続するとともに、テスト回路の入出力部には上記導電層パターンを誘導コイルもしくはアンテナとして駆動して信号を送信する送信回路と上記導電層パターンに流れる電流や電圧の変化を検出して外部から誘導コイルもしくはアンテナに対して送られた信号を弁別する受信回路とを設け、外部の制御装置との間で非接触でデータの送受信を行なうようにした。

Description

技術分野
本発明は、半導体集積回路およびそのテスト技術並びに製造技術に関し、特にテスト回路を内蔵する半導体集積回路において外部の制御装置との間のテストデータのやりとりを容易化する技術に関し、例えばシステムＬＳＩ（大規模集積回路）などの半導体集積回路とその検査方法並びに製造方法に適用して有効な技術に関する。
背景技術
従来一般に、ＲＡＭ（ランダム・アクセス・メモリ）やＣＰＵ等を搭載したシステムＬＳＩと呼ばれる論理ＬＳＩでのテスト容易化設計手法としては、内部論理回路を構成するフリップフロップをシリアルに接続してテストデータを入れ、内部論理回路を動作させて論理の状態をシリアルに出力させ検査するスキャンパス方式が良く使われている。
また、上記スキャンパス方式以外に、ランダムパターン発生器とシグネチャ圧縮器をテスト回路としてチップに搭載したＢＩＳＴ（ビルト・イン・セルフ・テスト）方式がある。
ところで、前記スキャンテスト方式では、スキャンパスの制御のために最低でも４個のテスト用端子が必要とされる。また、ＢＩＳＴ方式においてもチップ内部のテスト回路に起動をかけたりテスト結果を出力させたりするのに数個のテスト用端子が必要とされる。そして、いずれのテスト方式においても、上記テスト用端子にテスタと呼ばれる装置が接続されて、テストが実行される。
従来、上記のようなテスト回路を搭載した論理ＬＳＩのテストは、ウェハ段階で半導体チップのパッドにプローブを接触させて行なうプローブ検査の他に、半導体チップがパッケージに封止された段階でテスト用ボード上に設けられたソケットにＩＣを差し込んで行なうバーンイン試験の２段階で行なわれていた。なお、バーンイン試験においては、一般に、テスト用ボード上に設けられた複数のソケットにそれぞれＬＳＩを装着して、複数のＬＳＩを同時にテストするようにしている。
しかしながら、前述したように、各チップには最低でも数個のテスト用端子が設けられていて、これらのテスト用端子と外部のテスト装置とを接続しなくてはならないため、ウェハ段階でのプローブ検査においては多数のチップを同時にテストしようとすると膨大な数のプローブをチップの対応するパッドに接触させることが必要であるため、その位置合わせが困難を極めるとともに、それぞれのプローブを充分な圧力で接触させるのも困難となる。また、テスト用ボードによる検査においても、パッケージに封止されたデバイスはチップに比べてはるかに体積が大きくなるため実装密度が低下すると共に、テスト用端子の数が多くなるとボード上に形成すべき配線の数が多くなるため、一度にテストできるＬＳＩの数にも限度があり、テスト・コストの上昇を招いていた。
本発明の目的は、各チップにテスト用の端子（パッドもしくはピン）を設けることなく、チップ内部のテスト回路を動作させてそのテスト結果を取得することができる半導体集積回路およびそのテスト方法並びに製造方法を提供することにある。
本発明の他の目的は、テストの際に接続を必要とする端子（パッドおよびピン）の数を減らして、同時にテストできるチップの数を大幅に増大させることができる半導体集積回路およびそのテスト方法並びに製造方法を提供することにある。
本発明のさらに他の目的は、ウェハの状態でもパッケージに封止された状態でも同じようにテストを行なうことができる半導体集積回路およびそのテスト方法並びに製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
すなわち、テスト回路を内蔵した半導体集積回路に外部の制御装置との間で非接触でデータの送受信を行なう回路と送受信手段とを設けるようにしたものである。具体的には、半導体集積回路のチップ上に絶縁膜を介して例えば渦巻き状の導電層パターンを形成し、その一端をテスト回路の入出力端子に接続するとともに、テスト回路の入出力部には上記導電層パターンを誘導コイルもしくはアンテナとして駆動して信号を送信する送信回路と上記導電層パターンに流れる電流や電圧の変化を検出して外部から誘導コイルもしくはアンテナに対して送られた信号を弁別する受信回路とを設け、外部の制御装置との間で非接触でデータの送受信を行なう。また、誘導コイルもしくはアンテナの代わりに対向電極を設けて静電容量結合を利用して送受信したり、発光素子と受光素子を設けて光信号でデータの送受信を行なうようにしても良い。
上記した手段によれば、各チップにテスト用の端子（パッドもしくはピン）を設けることなく、チップ内部のテスト回路を動作させてそのテスト結果を取得することができるため、ウェハ段階でのテストの際に接触させるべきテスト装置からのプローブの数を減らすことができる。また、チップとプローバとの位置決めが容易になるとともに大きな接触圧を必要としないので、同時により多くのチップのテストを行なうことができるようになり、テスト・コストを大幅に低減することができる。さらに、非接触でチップのテストを行なうことができるため、ウェハの状態でもパッケージに封止された状態でも同じようにテストを行なうことができ、製品の信頼性を向上させることができる。
発明を実施するため最良の形態
以下、本発明の好適な実施例を図面に基づいて説明する。
図１（Ａ）は、本発明の第１の実施例を示す。図１（Ａ）において、ＷＦは単結晶シリコンのような１枚の半導体ウェハ、１００はそれぞれこのウェハＷＦ上に形成された半導体集積回路である。各半導体集積回路１００は、公知の半導体製造技術によりウェハＷＦ上に複数個同時に形成され、プロセスの最終工程で回路間に設けられている格子状のスクライブ領域に沿って切断されて各々独立したチップとされてから、パッケージに封入されたり、樹脂でモールドされたりして製品として出荷される。以下、切断される前の半導体集積回路と切断されパッケージに封入される前の半導体集積回路をチップと称する。
図１（Ａ）に示されているように、本実施例においては、各チップ毎に後述の誘導コイルとして用いられる渦巻き状のパターン１１が形成されている。この渦巻き状パターン１１は、各チップの上に絶縁膜を介して形成されたアルミニウムなどの導電層により構成されている。渦巻き状パターン１１の端部は、チップ上に設けられている後述の送受信回路に接続されている。また、この実施例では、各チップごとに設けられている電源パッド２１を介して電源の供給が行なわれる。
図１（Ｂ）は、本発明の第２の実施例を示す。この実施例においては、ウェハＷＦの周縁部に、テスト用の電源電圧の供給を受けるための共通の電源パッド２２が設けられている。図示しないが、この電源パッド２２から各チップへ電源を供給する電源ラインが、例えばウェハの各チップ１００間のスクライブ領域に設けられ、この電源ラインの一端が上記共通電源パッド２２に、また他端が各チップの電源パッドに接続されている。この電源パッド２２および電源ラインも上記渦巻き状パターン１１を構成する導電層により形成することができる。
図１（Ｃ）は、本発明の第３の実施例を示す。図１（Ａ）の実施例においては、ウェハＷＦ上の各チップ１００に対応してそれぞれ誘導コイルとなる渦巻き状パターン１１が形成されているのに対し、図１（Ｃ）の実施例においては、全チップに共通すなわちウェハ全体で１つの渦巻き状パターン１１が形成されている。そして、各チップの送受信回路の端子が、スクライブ領域に形成された配線を介してそれぞれこの渦巻き状パターン１１に共通に接続されている。また、ウェハＷＦの周縁部には、テスト用の電源電圧の供給を受けるための各チップ共通の電源パッド２２が設けられている。なお、誘電コイルは信号の送受信のみでなく電力の供給にも利用できるので、各チップに整流回路からなる電源回路を設けて、テスト用の共通電源パッド２２を省略することも可能である。
図２は、上記ウェハＷＦ上の各チップを検査する装置の概略構成例を示す。このうち、図２には図１（Ａ）の実施例に対応するテスト装置の構成例が、また図３には図１（Ｃ）の実施例に対応するテスト装置の構成例が示されている。
図２において、３００は制御装置、３１０はこの制御装置３００から延設されたケーブル、３２０はケーブル３１０の先端に設けられたプローブカードで、このプローブカード３２０にはその下面に電源電圧供給用の一対の探針３２１が、またカード中央にはコイル３２２が搭載されている。
図２のテスト装置では、プローブカード３２０に設けられているコイル３２２の径はチップ１００に設けられているコイル（１１）とほぼ同一の径とされる。ウェハＷＦは、直交するＸ軸とＹ軸方向へそれぞれ移動可能なＸＹステージ４００上に載置され、上方からプローブカード３００をいずかのチップ１００に近づけて一対の探針３２１をチップの電源パッド（２１）に接触させる。このときコイル３２２の中心がテストしようとするチップに設けられている渦巻き状パターン（１１）の中心と一致するように位置決めが行なわれる。１つのチップのテストが終了するとステージ４００が１つのチップ分だけスキップされ、次のチップのコイル（１１）にプローブカード３２０のコイル３２２が対向されるとともに、探針３２１も次のチップの電源パッド（２１）に接触される。
図３のテスト装置では、プローブカード３２０に設けられているコイル３２２の径はウェハＷＦに設けられているコイル１２とほぼ同一の径とされる。ウェハＷＦを載置するステージ４００は固定式のもので良い。プローブカード３２０に設けられている探針３２１は、ウェハＷＦ上の共通電源パッド２２と接触可能に設けられている。
図１（Ｂ）の実施例に対応するテスト装置は、図示しないが、図２の装置の構成と図３の装置の構成を併せ持ったような構成を有する。すなわち、プローブカードは２枚設けられ、一方のカードには図２の装置と同様にチップ１００上のコイル１１とほぼ同一の小さな径のコイル３２２が設けられ、ステージ４００とプローブカード３２０とは相対的に移動可能とされる。他方のカードには、ウェハＷＦ上の各チップ共通の電源パッド２２と接触可能な一対の探針３２１が設けられ、ステージ４００に対して相対的な移動が不能すなわちステージと一緒に移動して常時ウェハに電源を与える構成とされる。
図４には、図２に示されているテスト装置により行なわれるテストの手順が示されている。テストに際しては、制御装置３００に接続されたプローブカード３２０の探針３２１を、各チップの電源パッド２１もしくはウェハＷＦ上の共通電源パッド２２に接触させて各チップに電源電圧を供給すると、チップ内部のテスト回路が起動されて自己テストを開始する（ステップＳ１）。そして、各チップはテストが終了するとコイル１１もしくは１２を介してテスト終了信号を出力してから（ステップＳ２）、テスト結果（欠陥“有り”または“なし”）を示す信号を出力する（ステップＳ３）。さらに、図３のテスト装置によりテストする場合には、予め各チップ内に識別コードが格納されており、各チップはテスト結果とともにチップの識別コードを出力するようにされる。
制御装置３００は、テスト終了信号を受信すると、それに続いて送られてくるテスト結果をチップ毎にメモリに記憶する。そして、表示装置の画面上に、例えば図５に示すように、各チップのテスト結果を○と×の符号によりウェハ上でのチップの位置に対応してマッピング表示したり、プリンタにより用紙に印字して出力するように構成されている。
図６は、本発明を適用して好適な半導体集積回路の一例としてのシステムＬＳＩの第１の実施例を示す。
図６において、符号１１０〜１８０は半導体チップ１００に形成された内部回路、１９０はこれらの内部回路と外部の他の半導体集積回路等との間の信号の入出力を行なうインタフェース回路、ＢＵＳは上記内部回路１１０〜１８０相互間および内部回路１１０〜１８０とインタフェース回路１８０との間を接続する内部バスである。
上記内部回路１１０〜１８０のうち、１１０および１２０はユーザが要求する論理機能を構成するユーザ論理回路のようなカスタム論理回路で、このうち１２０は任意に論理を構成可能なＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）により構成されている。この実施例では、このＦＰＧＡ１２０にテスト回路を構成してテスト終了後にユーザ論理が構成される。ただし、このＦＰＧＡ１２０は、ユーザ論理を構成せずそのまま残しておくようにしてもよい。１２０はプログラムの命令を解読して対応する処理や演算を実行するＣＰＵ（中央処理ユニット）、１３０および１４０はスタティックＲＡＭ（ランダム・アクセス・メモリ）、１５０〜１７０はダイナミックＲＡＭである。インタフェース回路１９０は、特に制限されるものでないが、５Ｖ系のＬＳＩとの間の信号の送受信を行なうインタフェース回路５ＶＩ／Ｆと、３．３Ｖ系のＬＳＩとの間の信号の送受信を行なうインタフェース回路３．３ＶＩ／Ｆとを含む。
さらに、この実施例のシステムＬＳＩには、内部回路１１０〜１８０のテスト時に外部のテスト装置との間の信号の入出力を行なうため、ＩＥＥＥ１１４９．１規格で規定されているＴＡＰ（テスト・アクセス・ポート）にコイルを介した送受信を可能にする回路を追加したテスト用インタフェース回路（以下、これをＴＡＰと称する）２００が設けられている。かかるＴＡＰ２００を備えているため、本実施例の半導体集積回路に接続されるテスト装置（図２の制御装置３００）は、従来の論理ＬＳＩやメモリのテスタのような高機能のものでなくデータの書き込みと読み出しおよび簡単なデータ処理が行なえるものでよく、例えばパーソナルコンピュータを制御装置３００として用いることも可能である。
そして、この実施例のＬＳＩでは、ＴＡＰ２００の入出力端子に各チップ毎に設けられている渦巻き状の導電層パターン１１の一端が接続されているとともに、ＴＡＰ２００には上記導電層パターン１１をコイルとして駆動して信号を送信する送信回路と上記導電層パターンに流れる電流等の変化を検出して外部からコイルに対して送られた信号を弁別する受信回路とが設けられ、外部のテスト装置との間で非接触でデータの送受信を行なえるように構成されている。
上記スタティックＲＡＭ１４０，１５０およびダイナミックＲＡＭ１６０〜１８０は、内部バスＢＵＳを介してアドレス信号が与えられたときに対応するメモリセルを選択するアドレスデコーダ等のメモリ周辺回路を含む。さらに、ダイナミックＲＡＭ１６０〜１８０は、非アクセス時間が長くなってもメモリセルの情報電荷が失われないように周期的に疑似選択するリフレッシュ制御回路を含む。
また、特に制限されるものでないが、この実施例では、ダイナミックＲＡＭ１６０〜１８０には、メモリアレイ内に欠陥ビットがあった場合にその欠陥ビットを含むメモリ行もしくはメモリ列を、予備のメモリ行１６１〜１８１もしくは予備のメモリ列１６２〜１８２と置き替えるいわゆる冗長回路がそれぞれ設けられている。
この実施例においては、ＦＰＧＡ１２０を利用することで、カスタム論理回路１１０やＣＰＵ１３０などをテストするロジックテスト回路や、ＳＲＡＭおよびＤＲＡＭをテストするメモリテスト回路を構成することができる。また、ＦＰＧＡ１２０によりテスト回路を構成する代わりに、ＦＰＧＡ１２０に構成したテスト回路でＣＰＵ１３０をテストした後に、ＣＰＵ１３０に所定のアルゴリズムに従ってテストパターンを生成するＡＬＰＧ（アルゴリズミック・パターン・ジェネレータ）からなるテスト回路を構成してカスタム論理回路１１０やメモリ１４０〜１８０をテストするようにしても良い。
さらに、ＦＰＧＡ１２０やＣＰＵ１３０によりテスト回路を構成する代わりに、カスタム論理回路１１０やＣＰＵ１３０、ＳＲＡＭ１４０，１５０，ＤＲＡＭ１６０〜１８０などの回路ブロック毎に、ブロック単位でテストを行なうＢＩＳＴ回路を設け、このＢＩＳＴ回路とＴＡＰ２００とを接続して、ＴＡＰ２００を介してＢＩＳＴ回路と外部のテスト装置との間で信号のやり取りを行なえるように構成しても良い。また、チップ全体に亘ってあるいは各回路ブロック毎にテスト用スキャンパスを設けておいて、上記ＴＡＰ２００の有するスキャンパスの制御機能を利用してテストを行なうことも可能である。
なお、チップ上に形成されたＦＰＧＡを用いて所定のアルゴリズムに従ってロジック回路やメモリをテストするテストパターンを生成するＡＬＰＧを構築してテストを行なえるようにする技術は既に本出願人によって例えば国際公開ＷＯ００／６２３３９などにおいて開示されており、その技術を利用することができる。上記先願の発明は、テスト終了後はＦＰＧＡにユーザロジック回路を構成することでテスト回路搭載に伴なうハードウェアのオーバヘッドを低減することを目的とする発明であり、本実施例のＬＳＩにおいても同様に、テスト終了後にＦＰＧＡにユーザロジック回路を構成することでハードウェアのオーバヘッドを低減することができる。
図７は、図６に示されているＴＡＰ２００の構成例を示す。ＴＡＰはＩＥＥＥ１１４９．１規格で規定されているスキャンテストやＢＩＳＴ回路のためのインタフェースおよび制御回路で、この実施例ではＩＥＥＥ１１４９．１規格で規定されている本来のＴＡＰからなるＴＡＰ部２１０と、ＴＡＰ部２１０と渦巻き状パターンからなるコイルが接続される一対の端子Ｐ１，Ｐ２との間に設けられコイルを駆動して外部の装置との間の送受信を行なう送受信部２２０とにより構成されている。
このうち、ＴＡＰ部２１０は、入力ポートからのテストデータを出力ポートへシフトするときに使用するバイパスレジスタ２１１、回路へ特定の信号を伝える場合に使用するデータレジスタ２１２、チップ固有の製造識別番号を設定するためのデバイスＩＤレジスタ２１３、データレジスタの選択や内部のテスト方法を制御する場合に使用するインストラクションレジスタ２１４、ＴＡＰ部２１０全体を制御するコントローラ２１５等により構成されている。
上記データレジスタ２１２はオプション扱いのレジスタである。また、インストラクションレジスタ２１４に設定される命令には、４つの必須命令と３つのオプション命令が用意される。コントローラ２１５には、専用の３つの外部端子から、テストモードを指定するためのテストモードセレクト信号ＴＭＳ、テストクロックＴＣＫ、リセット信号ＴＲＳＴが入力されており、これらの信号に基づいて上記レジスタ２１１〜２１４やセレクタ回路２１６〜２１８に対する制御信号を形成する。
また、ＴＡＰ部２１０にはテストデータＴＤＩの入力端子とテスト結果データＴＤＯの出力端子が設けられており、入力されたテストデータＴＤＩは上記セレクタ回路２１６を介して各レジスタ２１１〜２１４または内部のスキャンパスＩｓｃａｎ，Ｂｓｃａｎへ供給される。また、レジスタ２１１〜２１４の内容および内部回路からのスキャンアウトデータは、セレクタ回路２１７、２１８を介してチップ外部へ出力される。さらに、ＴＡＰ部２１０には、データレジスタ２１２とインストラクションレジスタ２１４の内容に従って内部のＢＩＳＴ回路に対する信号が形成されて供給されると共に、ＢＩＳＴ回路から出力されたテスト結果を示す信号がセレクタ回路２１７、２１８を介してテスト結果データＴＤＯとして出力可能に構成されている。
送受信部２２０は、上記ＴＡＰ部２１０と渦巻き状パターン１１が接続されている外部端子Ｐ１，Ｐ２との間に設けられ、渦巻き状パターン１１からなるコイルを駆動して信号を送信するとともにコイルに流れる電流の変化を検出して外部から送られた信号を弁別し、ＴＡＰの規格に応じた信号ＴＤＩ，ＴＲＳＴ，ＴＭＳおよびクロックＴＣＫを生成する回路である。
具体的には、送受信部２２０は、渦巻き状パターン１１が接続されている外部端子Ｐ１，Ｐ２に一対のインダクタからなる相互誘導結合ＭＩＣを介して接続されたスイッチング回路２２１、受信信号から搬送波とデータを復調する復調回路２２２、源発振器２３１と復調回路２２２により復調された搬送波に源発振器２３１の発振信号を同期させる引込み回路２３２、源発振器２３１の発振信号の周波数を逓倍する逓倍回路２３３などからなるクロック生成回路２２３、復調回路２２２で復調された入力データをデコードしてテスト入力データＴＤＩやＴＡＰコントローラ２１５に対するテストモードセレクト信号ＴＭＳおよびリセット信号ＴＲＳＴとスキャン用クロックＢＣＬＫを生成するデコーダ回路２２４、当該チップの識別コードが格納されているＲＯＭ２２５、ＴＡＰ部２１０からのテスト結果データＴＤＯに識別コードを付加するエンコード回路２２６、エンコード回路２２６で生成されたコードを搬送波に乗せて出力させる変調回路２２７などから構成されている。
クロック生成回路２２３により生成された源発振信号の逓倍クロックはＴＡＰコントローラ２１５にテスト用クロックＴＣＫとして供給されるとともに、源発振信号は変調回路２２６に搬送波として供給される。上記変調回路２３０における変調方式としては、例えばＡＳＫ変調（振幅変調）あるいはＰＳＫ変調（位相変調）などを用いることができる。
図６の実施例のシステムＬＳＩでは、ＦＰＧＡ１２０やＣＰＵ１３０上に構築される自己テスト回路をＢＩＳＴ回路とみなして、上記ＴＡＰ２００の有するＢＩＳＴ回路用の信号入出力機能を利用して、ＦＰＧＡ１２０やＣＰＵ１３０に対する自己テストのための設定信号やデータを入力したり、テスト結果を出力したりするようにされる。
なお、図７において、“Ｉｓｃａｎ”は内部論理回路を構成するフリップフロップをチェーン状に結合したシフトレジスタをテストデータのスキャンパスとして使用して、内部論理回路の診断を行なうためのテストパスを意味する。また、“Ｂｓｃａｎ”は信号入出力部（図６のインタフェース回路１９０）内に設けられているフリップフロップをチェーン状に結合したシフトレジスタをスキャンパスとして使用して、他の半導体集積回路との間の接続状態の診断（バウンダリスキャンテスト）を行なうためのテストパスを意味する。
ＩＥＥＥ１１４９．１規格で規定されているＴＡＰを利用した半導体集積回路においては、内部回路へのテスト回路の構成やチップ内へのテストプログラムのロードを、ＴＡＰを介して行なうことで、テストのために必要な端子が数個（４〜５個）で良い半導体集積回路装置を実現することが可能となる。すなわち、ＴＡＰは標準化された回路であり、４〜５個のテスト端子で自己テストを実行させることができるため、ＴＡＰを適用することでテスト用に必要な端子数は僅かで済み、ＬＳＩの端子数を少なくすることができる。さらに、この実施例のＴＡＰを用いたインタフェース回路２００においては、内部にクロック生成回路２２３を設けるとともに、受信データをデコードして制御信号を生成するデコーダ回路２２４を設けることにより完全なシリアル入出力を可能とし、必要な端子はコイルとしての渦巻き状パターン１１が接続される端子Ｐ１，Ｐ２のみとしている。
図８には、上記ＴＡＰ２００に設けられる送受信回路２２０の他の実施例が示されている。
図８において、２２８はコイル（渦巻き状パターン１１）の両端子間に接続されコイル（１１）より入力された交流信号を整流して直流電源電圧を生成するダイオードブリッジからなる整流回路、２２９は上記整流回路２２８から出力される電圧を監視してコイル（１１）に信号が入力されたことを検出して起動信号ＳＴを発生する起動回路、２４１はコイル（１１）の両端子間に接続され入力交流信号を波形整形して出力するデータ受信回路、２４２は変調回路２２７により変調された信号に基づいてコイル（１１）の各端子に容量Ｃｔ１，Ｃｔ２を介してドレイン端子が接続された一対のドライブ用ＭＯＳＦＥＴＱｄ１，Ｑｄ２をオン、オフ駆動して、容量Ｃｔ１，Ｃｔ２とコイル（１１）とからなる共振回路を共振状態および非共振状態に切り換えることでデータを送信する駆動回路等からなるデータ送信回路である。
なお、上記容量Ｃｔ１，Ｃｔ２はチップ内に形成しても良いが、チップサイズの増大を抑えるため各チップ間のスクライブ領域に形成するようにしても良い。また、前記実施例においては、チップの電源パッド２１からもしくはウェハに電源パッド２２を設けてその電源パッドからテスト用の電源電圧を与えるようにしているが、図８の実施例において整流回路２２８の次段に整流回路によって整流された電圧の変動を吸収して所定の電位の電源電圧Ｖｃｃを生成する電圧リミッタ回路および該リミッタ回路で生成された電源電圧Ｖｃｃを安定化させるシリーズレギュレータなどからなる電源安定化回路を設けて、この電源安定化回路から出力された電源電圧を当該チップ内部の各回路に供給することで電源パッドを介さずに各チップにテスト動作用の電源電圧を与えるように構成しても良い。
図９には、本発明をフラッシュメモリやＳＲＡＭのような異なる半導体メモリを重ね合わせてＣＳＰ（チップ・サイズ・パッケージ）構造の半導体装置とする場合の実施例のデバイス構造が示されている。
図９において、５００はプリント配線が形成された絶縁基板、５１０は基板５００の下面に形成されたバンプ、５２０は絶縁基板５００の上面に搭載されたフラッシュメモリのような第１のメモリ、５３０はこのメモリ５２０の上に搭載されたＳＲＡＭのような第２のメモリである。フラッシュメモリ５２０と絶縁基板５００との間およびＳＲＡＭ５３０とフラッシュメモリ５２０との間はそれぞれ接着剤等により結合される。図示しないが、フラッシュメモリ５２０とＳＲＡＭ５３０のチップ内部には、テスト回路と送受信回路とがそれぞれ設けられている。
ＳＲＡＭ５３０はフラッシュメモリ５２０よりも小さなチップサイズとされ、フラッシュメモリ５２０の上にＳＲＡＭ５３０を搭載した状態でＳＲＡＭ５３０より外側に突出したフラッシュメモリ５２０のチップ外延部にフラッシュメモリのパッド列５２１，５２２が形成されており、このパッド列５２１，５２２と絶縁基板５００上の対応するパッド部との間およびＳＲＡＭ５３０のチップ外延部に形成されているパッド列５３１，５３２と絶縁基板５００上の対応するパッド部との間がそれぞれボンディングワイヤ５４１〜５４４により電気的に接続されている。
この実施例においては、メモリチップ下方の絶縁基板５００表面もしくは基板内に導電層からなる渦巻き状パターン１１が形成され、この渦巻き状パターン１１の両端からそれぞれ接続用配線１１ａ，１１ｂが引出され、これらの配線１１ａ，１１ｂの端部に設けられたパッド５５１，５５２と、上記各チップ５２０，５３０に設けられている送受信回路の入出力端子（図７の端子Ｐ１，Ｐ２）との間もボンディングワイヤにて接続される。
従って、基板上の渦巻き状パターン１１は上記フラッシュメモリチップ５２０とＳＲＡＭチップ５３０の共通コイルとされ、このコイルを介して各チップに対するテストのための信号の入出力が行なわれる。このように、共通のコイルを介して信号の入出力が行なわれたとしても、各チップには異なる識別コードが格納され、送受信の際にテスト結果とともに識別コードが送信されるため、外部のテスト装置はいずれのチップのテスト結果であるか識別することができる。
次に、図１０を用いて、半導体集積回路装置の一例としての図６のシステムＬＳＩの開発および製造の手順を説明する。
半導体集積回路装置の開発は、先ず開発しようとする半導体集積回路の論理機能の設計を行なう（ステップＳ１１）。この論理機能設計は、一般にはＨＤＬを用いて行なわれる。なお、ＨＤＬ記述に関しては、状態遷移図やフローチャートから自動的にＨＤＬ記述文を作成する支援ツール（プログラム）がＥＤＡベンダから提供されているので、それを利用することで効率良く行なうことができる。また、ＨＤＬ記述された設計データは、テスト・ベクタと呼ばれるテストパターンを発生する検証用プログラムにより、動作が適切であるか検証する仮想テストが行なわれる。仮想テストによって不具合が見つかった場合には、ＨＤＬ記述文を修正する。
次に、ステップＳ１１で設計したデータに基づいて論理ゲートレベルの回路設計を行なう（ステップＳ１２）。具体的には、所望の機能を有する回路を構成する論理ゲートやフリップフロップのようなセルを設計する。そして、この設計データに基づいて、論理合成を行ない、各論理ゲートおよびセル間の接続情報をネットリストの形式で記述した設計データを作成する（ステップＳ１３）。なお、ゲートアレイなどのように、既に論理ゲートの回路設計がなされているＬＳＩ上に所望の論理機能を構成する場合には、ステップＳ１２の回路設計は省略することができる。また、ここでも、ＨＤＬ記述された設計データを論理ゲートレベルの設計データに変換しそれを合成する論理合成ツールと呼ばれるプログラムがＥＤＡベンダより提供されているので、それを利用して行なうことができる。また、生成された論理ゲートレベルの設計データは、再びテスト・ベクタ（仮想テスタ）により検証される。仮想テスタによって不具合が見つかった場合には、論理ゲートレベルの設計データを修正する。
次に、ネットリスト形式で記述された上記論理ゲートレベルの設計データに基づいて、自動レイアウト・ツールと呼ばれるプログラムにより素子レベルのレイアウト・データを生成する（ステップＳ１４）。このような自動レイアウト・ツールも、複数のＥＤＡベンダにより提供されている。それから、ウェハ上でのチップのレイアウトを決定する（ステップＳ１５）。このとき、各チップ上に形成されるコイルの渦巻き状パターンのレイアウトおよびコイルとチップ内の送受信回路とを接続する配線のレイアウトも決定する。そして、決定されたレイアウト・データに基づいてアートワークによりマスクパターン・データを生成し、このデータに基づいてマスクを作成する（ステップＳ１６）。
その後、前工程により半導体ウェハ上に拡散処理や配線パターン形成などの処理を行なって半導体集積回路が形成される（ステップＳ１７）。それから、テスト装置にウェハをセットしてプローブカードを対向させて、テスを開始させる（ステップＳ１８）。この実施例では、このウェハテストに図２に示されているテスト装置が用いられる。このとき、プローブカードの探針をウェハ上の各チップの電源パッドに接触させるとともにコイルを対向させて、ウェハテストが非接触で行なわれる。そして、ウェハテストが終わるとウェハを各チップに分割するダイシングが行なわれる（ステップＳ１９）。
分割されたチップは樹脂などの封止材によってパッケージに封入される（ステップＳ２０）。このとき、ステップＳ１８のウェハテストで不良と判定されたチップは予め除去される。それから、パッケージ状態の半導体集積回路装置は、エージング（もしくはバーンイン）装置により高温下におかれてから、パッケージ状態で再びテスト装置によるテストが行なわれる（ステップＳ２１，Ｓ２２）。このときのテスト内容は、ステップＳ１８で行なわれたウェハテストの内容とほぼ同じであり、しかもウェハテストと同様にテスト用ボードに搭載されたソケットから被テストデバイスへは電源電圧のみ供給され、被テストデバイスへのテストデータの送信や被テストデバイスからのテスト結果の受信は互いに対向されたコイルを介し手行なわれる。そして、このテストで不良と判定されたものにはパッケージ表面にマーキングが付され（ステップＳ２３）、選別工程で除去されて良品のみが梱包されて出荷される（ステップＳ２４）。
図１１には、ステップＳ１８のウェハテストおよびステップＳ２２のボードテストにおけるより詳細なテストの手順が示されている。
各テストでは、先ずＦＰＧＡ１２０が正常に動作するか検査され、不良の有無が判定されて不良があるときは不良個所の回避が行なわれる（ステップＳ１０１〜Ｓ１０３）。次に、ＦＰＧＡ１２０内の上記不良個所を除いた部分にＳＲＡＭ１４０および１５０をテストするためのテスト回路（ＡＬＰＧ）が構築され、ＳＲＡＭ１４０および１５０のテストが順次実行される（ステップＳ１０４，Ｓ１０５）。
ＳＲＡＭ１４０および１５０に不良個所が発見されなかった場合には、ＦＰＧＡ１２０内の上記不良個所を除いた部分にカスタム論理回路１１０およびＣＰＵ１３０をテストするためのテスト回路（ロジックテスタ）が構築され、カスタム論理回路１１０およびＣＰＵ１３０のテストが実行される（ステップＳ１０６〜Ｓ１０８）。このとき、既に検査が終了しているＳＲＡＭを利用してテストパターンもしくはテストパターン生成プログラムが格納される。
不良が発見されなかった場合には、ＦＰＧＡ１２０内の上記不良個所を除いた部分にＤＲＡＭ１６０〜１８０をテストするためのテスト回路（ＡＬＰＧ）が構築され、ＤＲＡＭ１６０〜１８０のテストが順次実行される（ステップＳ１０９，Ｓ１１０）。そして、不良個所が発見された場合には、それがＳＲＡＭ１４０または１５０あるいは外部の記憶装置に記憶されてから、ＤＲＡＭ１６０〜１８０に設けられている冗長回路を利用して不良ビットを救済するための救済プログラムがＣＰＵ１３０に読み込まれ、ＣＰＵ１３０によってそのプログラムが実行されてビット救済が行なわれる（ステップＳ１１１，Ｓ１１２）。
その後、良品については、ＦＰＧＡ１２０内の上記不良個所を除いた部分にユーザ論理等のカスタム論理の一部が構成されて、システムＬＳＩとして完成される（ステップＳ１１３）。このステップＳ１１３では、ステップＳ１０１で得られている不良個所を示す情報を利用してその不良個所を回避するようにユーザ論理を構成するデータを、ＦＰＧＡ１２０内の接続情報記憶用メモリセルに書き込むことによって所望の論理を構成する。
以上のような手順によって、所望の機能を有するシステムＬＳＩが構築される。このようにして構築されたＬＳＩは、ＦＰＧＡ１２０内に不良個所を回避して構成されたテスト回路によりＲＡＭやＤＲＡＭ、ＣＰＵおよびＡＤ変換回路のテストが実行されるため、高機能の外部テスタを使用することなく信頼性の高いテスト結果が得られるとともに、歩留まりも向上する。また、テストは被接触で行なわれるため、チップに予めテスト用の端子を設ける必要がなく、外部端子（ピン）数を減らすことができる。さらに、ＦＰＧＡ１２０内に構成されたテスト回路による自己テスト終了後は、ＦＰＧＡ１２０にカスタム論理が構成されるため、無駄な回路が少なくなり、余分なチップサイズの増大を抑えることができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施例では、ＴＡＰを設けてチップ内部のテスト回路と外部の制御装置との間の信号の入出力を行なうようにしているが、本発明はこれに限定されるものでなく、ＴＡＰを設けずにテスト回路から直接送受信回路によりチップ内部のスキャンパスの信号をコイルもしくはアンテナより入出力するように構成してもよい。なお、前記実施例のような渦巻き状の導電層パターンをアンテナとして電波で信号を送受信する場合には、送受信回路の入出力端子はパターンの両端でなく一方の端部に接続されていれば良い。また、電波で信号を送受信する場合には、アンテナとなる導電層パターンは渦巻き状でなくリング状あるいはＳ字状等であってもよい。
また、前記実施例においては、ウェハもしくはチップ側のコイルとプローブカード側のコイルとの間の相互誘導現象を利用して信号を送受信したり、電波を用いて送受信するようにしたものについて説明したが、それ以外にも例えば発光ダイオードと受光素子とを組み合わせて光信号により送受信したり、あるいは２枚の電極を適当な間隔をおいて対向させた静電容量結合を介して信号を送受信するように構成することも可能である。
産業上の利用可能性
本発明は、システムＬＳＩのみでなくテスト回路を内蔵した半導体集積回路およびその検査方法並びに製造方法に広く利用することができる。
【図面の簡単な説明】
図１は、本発明に係る半導体集積回路が形成されたウェハレベルの構成例を示す平面図である。
図２は、ウェハ上の各半導体チップを検査する装置の一構成例を示す斜視図である。
図３は、ウェハ上の各半導体チップを検査する装置の他の構成例を示す斜視図である。
図４は、ウェハ上の各半導体チップを検査する手順の概略を示すフローチャートである。
図５は、ウェハ上の各半導体チップを検査した結果を表示する場合の表示例を示す説明図である。
図６は、本発明を適用して好適な半導体集積回路の一例としてのシステムＬＳＩの第１の実施例を示すブロック図である。
図７は、図６に示されているＴＡＰを用いたインタフェース回路２００の構成例を示すブロック図である。
図８は、上記ＴＡＰ２００に設けられる送受信回路の他の構成例を示すブロック図である。
図９は、本発明をフラッシュメモリやＳＲＡＭのような異なる半導体メモリを重ね合わせてＣＳＰ（チップ・サイズ・パッケージ）構造の半導体装置とする場合の実施例のデバイス構造を示す平面図および断面図である。
図１０は、半導体集積回路装置の一例としての図６のシステムＬＳＩの開発および製造の手順を示すフローチャートである。
図１１は、図１０のステップＳ１８におけるウェハテストおよびステップＳ２２のボードテストにおけるより詳細なテストの手順を示すフローチャートである。

Claims

半導体チップ上に形成されパッケージに封入された半導体集積回路装置であって、内部にテスト回路もしくはテスト回路を構成可能な回路および該テスト回路と外部の制御装置との間で非接触で信号の送信を行なう送信回路と、チップを識別するためのコードを格納する記憶手段とを備え、前記パッケージ内部には上記送信回路の出力端子に接続された送信用の導電層パターンが設けられ、上記テスト回路によるテスト結果の出力の際に上記識別コードが出力されるように構成されていることを特徴とする半導体集積回路装置。
上記導電層パターンは半導体チップ上に絶縁膜を介して形成されていることを特徴とする請求項１に記載の半導体集積回路装置。
上記パッケージ内に複数の半導体チップが封入されていることを特徴とする請求項１または２に記載の半導体集積回路装置。
上記複数の半導体チップは絶縁基板上に搭載された状態でパッケージ内に封入され、上記導電層パターンは上記絶縁基板上もしくは絶縁基板内部に形成されていることを特徴とする請求項３に記載の半導体集積回路装置。
半導体チップの表面に形成され内部にテスト回路もしくはテスト回路を構成可能な回路および該テスト回路と外部の制御装置との間で非接触で信号の送受信を行なう送受信回路とを有し、半導体チップの上方には絶縁膜を介して上記送受信回路の入出力端子に接続された送受信用の導電層パターンがそれぞれ設けられた半導体集積回路をウェハ状態で検査する半導体集積回路の検査方法であって、上記導電層パターンと対応するコイルもしくはアンテナを備えたプローブ用基板を、上記半導体チップ上のコイルもしくはアンテナと順次対向させ、上記プローブ用基板から非接触で半導体ウェハ上の半導体チップにテストのための信号を送信し、上記半導体チップ内のテスト回路によって各チップ内部の回路のテストを実行させ、上記導電層パターンから送信されたテスト結果をプローブ用基板で受信して、上記テスト用制御装置により正常か否か判定することを特徴とする半導体集積回路の検査方法。
上記プローブ用基板には半導体チップに設けられている電源用パッドに対応する電源供給用の探針を設け、プローブ用基板を上記半導体ウェハ上のコイルもしくはアンテナと対向させる際に対応する半導体チップの電源用パッドに上記探針を順次接触させて電源を供給してテスト回路を動作させるようにしたことを特徴とする請求項５に記載の半導体集積回路装置の検査方法。
上記プローブ用基板には半導体ウェハに設けられている各チップ共通の電源用パッドに対応する電源供給用の探針を設け、プローブ用基板を上記半導体ウェハ上のコイルもしくはアンテナと対向させる際に対応する半導体チップの電源用パッドに上記探針を接触させて電源を供給してテスト回路を動作させるようにしたことを特徴とする請求項５に記載の半導体集積回路装置の検査方法。
上記コイルもしくはアンテナより交流信号により駆動電力を与えて内部のテスト回路を動作させるようにしたことを特徴とする請求項５に記載の半導体集積回路の検査方法。
内部にテスト回路もしくはテスト回路を構成可能な回路および該テスト回路と外部の制御装置との間で非接触で信号の送信を行なう送信回路と、チップを識別するためのコードを格納する記憶手段とを有する半導体集積回路をウェハ状態で検査する半導体集積回路の検査方法であって、上記テスト回路によるテスト終了後に上記送信回路により送信されたテスト結果と識別コードを受信してウェハ上の各半導体集積回路が正常か否か判定することを特徴とする半導体集積回路の検査方法。
上記送信回路により送信されたテスト結果と識別コードを受信して、テスト結果をウェハ上の各半導体集積回路の位置と相関させて表示装置に表示させるようにしたことを特徴とする請求項９に記載の半導体集積回路の検査方法。
内部にテスト回路もしくはテスト回路を構成可能な回路を有する複数の半導体チップが形成された半導体ウェハ上にコイルもしくはアンテナとなる導電層パターンを形成し、テスト用制御装置と接続され上記導電層パターンと対応するコイルもしくはアンテナを備えたプローブ用基板を、上記半導体ウェハ上のコイルもしくはアンテナと対向させ、上記プローブ用基板から非接触で半導体ウェハ上の半導体チップにテストのための信号を送信し、上記半導体チップ内のテスト回路によって各チップ内部の回路のテストを実行させ、上記導電層パターンから送信されたテスト結果をプローブ用基板で受信して、上記テスト用制御装置で判別して良品と判定された半導体チップを製品として選択するようにしたことを特徴とする半導体集積回路装置の製造方法。
上記導電層パターンは上記半導体ウェハのほぼ全体に亘ってウェハ上の複数の半導体チップに共通のコイルもしくはアンテナとして形成し、ウェハ上の全チップのテスト終了後に上記導電層パターンを除去するようにしたことを特徴とする請求項１１に記載の半導体集積回路装置の製造方法。
上記半導体ウェハにはウェハ上の各の半導体チップ毎にコイルもしくはアンテナとしての導電層パターンを形成するとともに上記プローブ用基板には電源供給用の探針を設け、プローブ用基板を上記半導体ウェハ上のコイルもしくはアンテナと対向させる際に対応する半導体チップに設けられている電源用パッドに上記探針を接触させて電源を供給してテスト回路を動作させるようにしたことを特徴とする請求項１１に記載の半導体集積回路装置の製造方法。
上記プローブ用基板には電源供給用の探針を設けるとともに、上記半導体ウェハには各チップに共通の電源用パッドおよび該電源用パッドから各チップに電源を供給する電源配線とを設け、プローブ用基板を上記半導体ウェハ上のコイルもしくはアンテナと対向させる際に半導体ウェハ上の共通の電源用パッドに上記探針を接触させて各半導体チップに電源を供給してテスト回路を動作させるようにしたことを特徴とする請求項１１または１２に記載の半導体集積回路装置の製造方法。
上記ウェハ状態での各半導体チップのテスト終了後に半導体ウェハを各半導体チップに切断し、各チップをパッケージに封入した後、各チップをテスト用ボードに搭載してパッケージの外からテスト用制御装置と接続され上記導電層パターンと対応するコイルもしくはアンテナを備えたプローブ用基板を近づけて上記半導体チップ側のコイルもしくはアンテナと対向させ、上記プローブ用基板から非接触で半導体ウェハ上の半導体チップにテストのための信号を送信し、上記半導体チップ内のテスト回路によって各チップ内部の回路のテストを実行させ、上記導電層パターンから送信されたテスト結果をプローブ用基板で受信して、上記テスト用制御装置で判別して良品と判定された半導体チップを製品として選択するようにしたことを特徴とする請求項１１、１２、１３または１４のいずれかに記載の半導体集積回路装置の製造方法。