DE10238578B4

DE10238578B4 - Bandbreitenanpassung für Abtastaufbauten in einer integrierten Schaltung

Info

Publication number: DE10238578B4
Application number: DE10238578A
Authority: DE
Inventors: Ajay Cupertino Khoche; Jochen Rivoir; David H. Boulder Armstrong
Original assignee: Verigy Singapore Pte Ltd
Current assignee: Advantest Singapore Pte Ltd
Priority date: 2001-09-04
Filing date: 2002-08-22
Publication date: 2010-08-26
Anticipated expiration: 2022-08-23
Also published as: US7137053B2; DE10238578A1; JP2003179149A; US20030046623A1

Abstract

Verfahren zum Konfigurieren einer integrierten Schaltung (300; 400; 500; 600; 700; 800; 900) zum Durchführen eines erwünschten Testes der integrierten Schaltung, wobei die integrierte Schaltung folgende Merkmale aufweist:
eine Mehrzahl von I/O-Anschlußstiften (304; 404A, 404B; 604; 704A, 704B; 804A, 804B; 904A, 904B) für die integrierte Schaltung, die eine vorbestimmte maximale I/O-Frequenz aufweisen,
wobei die Mehrzahl von I/O-Anschlußstiften (304; 404A, 404B; 604; 704A, 704B; 804A, 804B; 904A, 904B) eine Anzahl von verfügbaren I/O-Anschlußstiften umfasst, die mit einer Testvorrichtung verbindbar sind; und
eine Mehrzahl von Abtastketten (310; 412; 610; 712; 816; 912), die mit den verfügbaren I/O-Anschlußstiften elektrisch verbunden sind,
wobei die Abtastketten eine vorbestimmte maximale Zwischenspeicherfrequenz aufweisen, und
wobei das Verfahren abhängig von den folgenden Bedingungen jeweils die diesen Bedingungen zugeordneten Schritte aufweist:
(a) falls die Zwischenspeicherfrequenz kleiner als die vorbestimmte maximale I/O-Frequenz ist und die Anzahl der verfügbaren I/O-Anschlußstifte (304) kleiner als eine Anzahl...

Description

Die vorliegende Erfindung bezieht sich auf eine testgerechte Entwurfstechnik („DFT”-Technik; DFT = Design for Test), die einen Abtast- bzw. Scanaufbau in einer integrierten Schaltung umfaßt, wobei es die vorliegende Erfindung insbesondere ermöglicht, die Bandbreitenanforderungen des Abtastaufbaus, des Chip-I/O und einer zugeordneten Testvorrichtung anzupassen. Außerdem bezieht sich die vorliegende Erfindung auf Techniken, die verwendet werden können, um Aufbauten neu zu konfigurieren und zu tragen, die verschiedene Bandbreitenanforderungen aufweisen.
Mehrere testgerechte Entwurfstechniken (DFT-Techniken) existieren beim Testen einer integrierten Schaltung (IC), wobei eine derselben ein Implementieren von Abtastaufbauten auf einer IC beinhaltet. Ein Abtastaufbau eröffnet die Fähigkeit, durch alle Kombinationen von Zustandswerten zu schieben, gemeinsam mit einer Fähigkeit, eine/mehrere Antwort/en auf die Zustandssignale von Elementen in der IC zu erfassen. Während des Testens einer IC verbindet der Abtastaufbau in der IC Zustandselemente in einer/mehreren Abtastkette/n. Diese Abtastketten oder Schieberegister verschieben vorbestimmte Zustandswerte in die Zustandselemente, um eine Vielzahl möglicher Eingänge zu testen. Nach einem Verschieben der Zustandswerte in die Zustandselemente kehrt die IC zu einem normalen Funktionsmodus zurück. Ein/mehrere Ausgang/Ausgänge (Antworten) wird/werden an dem/den Eingang/Eingängen der Zustandselemente erfaßt. Die IC kann dann in einen Schiebemodus eintreten, der bewirkt, daß die erfaßte/n Antwort/en aus der IC heraus und zu einer Testvorrichtung verschoben wird/werden, an der die erfaßten Antworten mit einem erwarteten Ausgang verglichen werden. Wenn die erfaßte/n Antwort/en mit einem erwarteten Ausgang übereinstimmt/übereinstimmen, kann die IC ordnungsgemäß für den/die vorbestimmten Zustandswert/e, der/die in die Abtastketten verschoben ist/sind, funktionieren.
Der gegenwärtige Stand der Technik zum Testen von ICs, der Bezug nehmend auf 1 beschrieben ist, besteht darin, einen Abtastkettenaufbau 108 unabhängig von den Fähigkeiten einer Testvorrichtung 106 zu entwerfen. In einer IC 100 ist der Abtastkettenaufbau 108, der eine Mehrzahl von Abtastketten 102 umfaßt. Die Abtastketten 102 sind permanent und nach der Herstellung der IC 100 nicht konfigurierbar. Die Abtastketten sind im Grunde genommen Schieberegister, die es ermöglichen, daß Testdaten in die IC 100 und aus der IC 100 heraus geschoben werden, wenn die IC getestet wird. Allgemein ist eine Testvorrichtung 106 elektrisch mit den Abtastketten 102 verbunden, was ein Testen der IC 100 ermöglicht. Üblicherweise ist die Testvorrichtung 106 schnittstellenmäßig mit verfügbaren IC-Anschlußstiften 104 verbunden, um Testdaten an die Abtastketten 102 zu liefern und die erfaßte/n Antwort/en aus den Abtastketten 102 zu extrahieren. Die Anzahl von Abtastketten 102, die auf der IC 100 implementiert sind, sowie die Zwischenspeicherfrequenz bzw. Latching-Frequenz (I/O-Betriebsfrequenz der Abtastkette) werden basierend auf den physischen Einschränkungen der IC, wie z. B. der Anzahl von Anschlußstiften 104, dem Leistungsverbrauch und der Betriebsfrequenz der IC 100, entworfen. Existierende Abtastkettenaufbauten bestimmen die Anzahl von Abtastketten 102, die in eine IC 100 eingeschlossen werden sollen, indem sie in Betracht ziehen, wie viele IC-Anschlußstifte 104 für Abtastkettenschnittstellen verwendet werden können. Ferner entwerfen existierende Abtastaufbauten die Zwischenspeicherfrequenz der Abtastketten 102, um sehr viel niedriger zu sein als die maximal mögliche I/O-Frequenz der IC 100. Sobald die Anzahl von Abtastketten 102 und die Zwischenspeicherfrequenz bestimmt sind und der Abtastkettenaufbau für die IC 100 entworfen und in derselben plaziert ist, können diese Abtastketteneinschränkungen und der -aufbau nicht verändert werden.
Die nachveröffentlichte US 6,990,619 B1 beschreibt die Vorstellung neu konfigurierbarer Abtastketten zum Neukonfigurieren des Abtastaufbaus, um an die Anzahl von Anschlußstiften einer Testvorrichtung angepaßt zu sein. Es wird diskutiert, daß Abtastketten/Segmente unter Verwendung von Multiplexern kaskadiert werden können, um die Anzahl von Anschlußstiften zu reduzieren, die für die Abtastschnittstelle erforderlich sind. Ein Nachteil der offenbarten Erfindung besteht darin, daß sie die Frequenz der Kanäle der Testvorrichtung nicht in Betracht zieht, um die Bandbreite über der Schnittstelle zwischen der Testvorrichtung und dem I/O der integrierten Schaltung („IC”), die getestet wird, und zwischen den Abtastketten und dem I/O der IC, die getestet wird, zu optimieren.
Die vorliegenden Techniken führen zu einer nichtoptimalen Verwendung der verfügbaren Bandbreite zwischen dem IC-I/O und den Abtastketten auf der IC. Zusätzlich sind die Abtastketten permanente Vorrichtungen, die nicht neu konfiguriert oder aktualisiert werden können, um mit aktualisierten Testbedingungen oder aktualisierten und verbesserten Testvorrichtungen übereinzustimmen. Deshalb kann eine IC durch eine Testvorrichtung nicht testbar gemacht werden, wenn Testbedingungen oder Testvorrichtungen verändert oder modifiziert werden. Ferner können, wenn eine IC mit einem nichtkonfigurierbaren Abtastaufbau durch eine aktualisierte Testvorrichtung oder unter aktualisierten Testbedingungen testbar bleibt, längere Testzeiten oder eine geringere Fehlererkennung resultieren.
Die Zeit, die erforderlich ist, um die IC zu testen und die Antwort zu sammeln, variiert unter anderem abhängig von der Anzahl von verfügbaren IC-Anschlußstiften, der I/O-Frequenz der IC, der Testvorrichtungsfrequenz und der Menge von Testdaten. Für ein bestimmtes Testdatenvolumen z. B. ist die Testzeit durch die Bandbreite (maximale Datenrate) der IC eingeschränkt, die proportional zu dem Produkt der Frequenz und der Anzahl von Testanschlußstiften der IC ist. Die Bandbreiten der Testvorrichtung für die integrierte Schaltung und die Anzahl verfügbarer Testanschlußstifte auf der IC sowie der Abtastkettenaufbau schränken ebenfalls die Effizienz eines IC-Testes ein. Die Testvorrichtungsbandbreite schränkt ein, wie schnell die Testvorrichtung Testdaten zu und von den IC-Anschlußstiften kommunizieren kann. Die Bandbreite der verfügbaren IC-Anschlußstifte schränkt ein, wie schnell Testdaten in die IC gebracht werden können, wobei die Zwischenspeicherfrequenz der Abtastketten einschränkt, wie schnell die Abtastketten die Testdaten ein- oder ausspeichern.
Die US-A-5,636,227 beschreibt eine integrierte Schaltung mit einer Mehrzahl von Elementen, denen jeweils eine Abtastkette zugeordnet ist. Über eine Abtastkettensteuerung wird eine der Abtastketten ausgewählt, um Daten zu empfangen.
Der IEEE-Standard 1149.1-1990 und der IEEE-Standard 1149.1a-1993, IEEE-Standard ”Test Access Port and Boundary-Scan Architecture”, Institute of Electrical and Electronics Engineers, Inc., New York, 1993 definiert eine Standardschnittstelle zum Bereitstellen von Befehlen und Testdaten an eine zu testende integrierte Schaltung.
Die WO 01/53845 A1 und die US 6,158,032 A beschreiben Ansätze, bei denen eine Mehrzahl von unabhängigen Abtastketten einer integrierten Schaltung bereitgestellt werden, die abhängig von einem durchzuführenden Test entweder parallel oder seriell miteinander verschaltet werden.
Deshalb besteht ein Bedarf nach einem flexiblen Abtastkettenaufbau, der die Fähigkeit aufweist, basierend auf den Einschränkungen der IC und einer zugeordneten Testvorrichtung neu auf einen von verschiedenen Abtastaufbauten zu konfigurieren, derart, daß Tests, die auf einer IC durchgeführt werden, in einer minimalen Zeitmenge mit einem hohen Grad an Genauigkeit und Fehlererkennung durchgeführt werden können.
Es ist die Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zum Konfigurieren einer integrierten Schaltung zum Testen oder eine integrierte Schaltung, die zum Testen auf einer Vielzahl von IC-Testvorrichtungen angepaßt ist, mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 oder eine integrierte Schaltung gemäß Anspruch 13 oder 15 gelöst.
Die vorliegende Erfindung bezieht sich auf ein DFT-Schema, bei dem ein Abtastaufbau entworfen sein kann, um neu konfigurierbar zu sein, um die Bandbreite entlang des elektrischen Pfades zwischen der Testvorrichtung und den Abtast ketten anzupassen. Eine Vorrichtung unter Verwendung der vorliegenden Erfindung kann sowohl für die verfügbaren IC-Anschlußstifte als auch für den Frequenzbereich neu konfiguriert werden.
Die vorliegende Erfindung kann einen Abtastkettenaufbau liefern, der für eine Bandbreitenoptimierung neu konfiguriert werden kann, um die Testkapazitätsverwendung der Testvorrichtung zu maximieren und die Testzeit zu minimieren. Eine Technik, die durch Ausführungsbeispiele der vorliegenden Erfindung verwendet wird, beinhaltet ein Hinzufügen von Demultiplexern, um Daten aus einem schnelleren Kanal an mehrere langsame Empfängerabtastketten herauszufächern, und ein Hinzufügen von Multiplexern, um Daten von allen langsamen Quellen in eine schnellere Verbindung zu sammeln.
Die Erfindung bezieht sich ferner auf einen Abtastkettenaufbau, der neu konfiguriert werden kann, um eine Testfähigkeitsverwendung zu maximieren, eine Testzeit zu minimieren und auf eine Vielzahl von Testvorrichtungen und Szenarien anpaßbar zu sein. Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung können den existierenden Abtastkettenaufbau einer IC auf eine Konfiguration einstellen, die eine/mehrere Variable/n, die auf die IC selbst bezogen ist/sind, und eine Testvorrichtung in Betracht zieht, die verwendet wird, um die IC zu testen.
Bei einem ersten Ausführungsbeispiel der vorliegenden Erfindung wird die Testzeit der integrierten Schaltung minimiert, wenn die Zwischenspeicherfrequenz der Abtastketten in der IC kleiner als die vorbestimmte I/O-Frequenz der IC ist und die Anzahl verfügbarer I/O-Anschlußstifte für die integrierte Schaltung kleiner als eine Anzahl von Anschlußstiften ist, die erforderlich sind, um die IC in einem vorgeschlagenen Abtastaufbau und einer darauf bezogenen DFT zu testen.
Bei einem zweiten Ausführungsbeispiel der vorliegenden Erfindung wird die Testzeit der integrierten Schaltung minimiert, wenn die Zwischenspeicherfrequenz der Abtastketten größer als eine vorbestimmte I/O-Frequenz ist und die Anzahl verfügbarer I/O-Anschlußstifte für die integrierte Schaltung größer als die Anzahl von Anschlußstiften ist, die erforderlich sind, um die IC in dem vorgeschlagenen Abtastaufbau zu testen.
Bei einem dritten Ausführungsbeispiel der vorliegenden Erfindung wird die Testzeit der integrierten Schaltung minimiert, wenn die Testfrequenz der Testvorrichtung kleiner als die vorbestimmte I/O-Frequenz der IC ist, die Anzahl von Testvorrichtungstestanschlußstiften kleiner als die Zahl verfügbarer I/O-Anschlußstifte für die integrierte Schaltung ist und die Testvorrichtungsfrequenz größer oder gleich einem Vielfachen der Zwischenspeicherfrequenz der Abtastketten auf der IC ist.
Bei einem vierten Ausführungsbeispiel der vorliegenden Erfindung wird die Testzeit der integrierten Schaltung minimiert, wenn die Testvorrichtungsfrequenz größer als die vorbestimmte I/O-Frequenz der IC ist, die Anzahl verfügbarer Testvorrichtungsanschlußstifte kleiner als die Anzahl verfügbarer I/O-Anschlußstifte für die integrierte Schaltung ist und die vorbestimmte I/O-Frequenz kleiner als die Testvorrichtungsfrequenz und die Zwischenspeicherfrequenz der Abtastketten ist.
Bei einem fünften Ausführungsbeispiel der vorliegenden Erfindung wird die Testzeit der integrierten Schaltung minimiert, wenn die Testvorrichtungsfrequenz größer als die vorbestimmte I/O-Frequenz der zu testenden IC ist, die Anzahl von Testvorrichtungstestanschlußstiften kleiner als die Anzahl verfügbarer I/O-Anschlußstifte für die integrierte Schaltung ist und die vorbestimmte I/O-Frequenz und die Testvorrichtungsfrequenz größer als ein Vielfaches der Zwischenspeicherfrequenz sind.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 eine Darstellung einer integrierten Schaltung, die Abtastketten umfaßt, gemäß dem Stand der Technik;
2 eine exemplarische Darstellung einer integrierten Schaltung mit einer Bandbreitenanpassung; sie umfaßt außerdem einen konfigurierbaren Abtastaufbau gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
3 eine exemplarische Darstellung einer integrierten Schaltung mit einer ersten Konfiguration des konfigurierbaren Abtastaufbaus gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
4 eine exemplarische Darstellung einer integrierten Schaltung mit einer zweiten Konfiguration des konfigurierbaren Abtastaufbaus gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
5 eine exemplarische Darstellung einer integrierten Schaltung mit einer vierten Konfiguration des konfigurierbaren Abtastaufbaus gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
6 eine exemplarische Darstellung einer integrierten Schaltung mit einer fünften Konfiguration des konfigurierbaren Abtastaufbaus gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
7 eine exemplarische Darstellung einer integrierten Schaltung mit einer sechsten Konfiguration des konfigurierbaren Abtastaufbaus gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
8 eine exemplarische Darstellung einer integrierten Schaltung mit einer siebten Konfiguration des konfigurierbaren Abtastaufbaus gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
Die hierin beschriebenen und in den verschiedenen Figuren dargestellten Abtastkettenaufbauten können die offenbarten Multiplexer und Demultiplexer abhängig von der Testumgebung der Schaltung entweder direkt auf dem Chip oder außerhalb des Chips (z. B. auf einer IC-Testplatine) hinzugefügt aufweisen. Das grundlegende Schema der Bandbreitenanpassung wird durch ein Hinzufügen von Multiplexern und Demultiplexern durchgeführt, um die Datenrate (Bandbreitenanpassung) zu und von der IC oder den Abtastketten in der IC zu erhöhen oder zu senken. Die Multiplexer und Demultiplexer können ebenfalls verwendet werden, um die Anzahl von Testanschlußstiften, die erforderlich sind, um den Test auf der IC durchzuführen, zu erhöhen oder zu senken.
2 ist eine exemplarische Darstellung einer IC 200 mit einem Bandbreitenanpassungsschaltungsaufbau, die einen Abtastaufbau 200 gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung umfaßt. Es wird darauf verwiesen, daß der Abtastkettenaufbau ein Schaltungsaufbau ist, der zusätzlich zu dem Schaltungsaufbau und der Kombinationslogik auf der IC ist, die getestet wird. Der Abtastaufbau 202 ist zur Konfiguration in verschiedene unterschiedliche Abtastkettenaufbauten ohne eine Veränderung an dem IC-Kern entworfen. Der Abtastaufbau 202 ist mit Konfi gurationen eingebauter Abtastkettenaufbauten hergestellt, so daß, wenn bestimmt wird, daß eine bestimmte Konfiguration zum Testen der IC 200 verwendet werden soll, der Abtastaufbau auf die bestimmte Konfiguration modifiziert werden kann. Dieser Abtastaufbau 202 ist entworfen, um Testzeiten basierend auf Einschränkungen der IC 200 und der zugeordneten Testvorrichtung (nicht gezeigt) zu minimieren. Abhängig davon, welche Konfiguration implementiert ist, kann das Testen der IC 200 die Aktivierung zumindest eines Multiplexers 204 oder Demultiplexers 206 in dem Abtastaufbau 202 erfordern. Die Multiplexer 204 liefern die Neukonfigurierbarkeit in der Vorrichtung. Die Demultiplexer 206 teilen, wenn sie aktiviert sind, die Testdaten, die von der Testvorrichtung empfangen werden, in eine Mehrzahl von Strömen von Testdaten, die an die Mehrzahl von Abtastketten 208 geliefert werden. Um zu bestimmen, ob die Multiplexer 204 und die Demultiplexer 206 aktiviert werden sollen, empfängt der konfigurierbare Abtastaufbau 202 zumindest ein Konfigurationssignal. Das zumindest eine Konfigurationssignal treibt auch die Entscheidung, welche bestimmte Abtastkettenaufbaukonfiguration verwendet werden soll. Bei dem vorliegenden Beispiel werden zwei Signale verwendet, um den Abtastaufbau 202 zu konfigurieren. Die beiden Signale T1 und T2 werden verwendet, nachdem eine Bestimmung des geeigneten Abtastkettenaufbaus basierend auf den Bandbreitenanforderungen der Abtastketten, dem Chip-I/O und der Testvorrichtung bestimmt ist. Geeignete Signale T1 und T2 werden dann während des Testens der Vorrichtung an den Abtastkettenaufbau angelegt, um die verschiedenen Multiplexer 204, Demultiplexer 206, Latches (Speicher) 208, Signalpfade zu und von den Abtastketten sowie einen anderen zugeordneten Testschaltungsaufbau in der IC auf einen vorbestimmten Abtastkettenaufbau zu konfigurieren. Beispiele konfigurierter Abtastaufbauten 202, die auf den Werten der oben beschriebenen Parameter basieren, werden unten Bezug nehmend auf die 3–8 detailliert beschrieben. Es sollte selbstverständlich sein, daß die unten aufgeführten Ausführungsbeispiele Beispiele möglicher Neukonfigurationen eines exemplarischen, konfigurierbaren Abtastkettenaufbaus sind, und sollten nicht aufgefaßt werden, um die ausgedehnten Ausführungsbeispielmöglichkeiten von Konfigurationen, die basierend auf der vorliegenden Erfindung verfügbar sind, einzuschränken.
3 ist eine exemplarische Darstellung einer IC 300, die mit einer ersten exemplarischen Konfiguration eines Abtastaufbaus 302 gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung konfiguriert ist. Bei diesem Beispiel ist die Zwischenspeicherfrequenz der Abtastketten 310 niedriger als die maximale I/O-Frequenz der IC 300, die Testvorrichtungsfrequenz ist größer oder gleich der I/O-Frequenz der IC 300 und die Anzahl von Anschlußstiften 304 auf der IC 300, die für den Abtastkettentest verfügbar sind, ist zwei, was weniger als die Anzahl von Anschlußstiften ist, die durch einen vorgeschlagenen IC-Test unter Verwendung einer Testvorrichtung (nicht gezeigt) erforderlich sind. Um die Bandbreite zu maximieren und die Testzeit zu reduzieren, führt die Testvorrichtung mehrere Ströme von Testdaten in einen einzelnen Strom zur Lieferung an die IC 300 zusammen. Zumindest ein Hochgeschwindigkeitskanal 306 empfängt die Testdaten mit einer hohen Datenrate, z. B. 75 MHz, an der IC 300. Der/die Hochgeschwindigkeitskanal/kanäle 306 wird/werden durch einen Demultiplexer 312 in drei langsame Kanäle 308, z. B. 25 MHz, auf der IC 300 aufgeteilt. Es wird angemerkt, daß Parallel-Seriell-Umsetzer und Seriell-Parallel-Umsetzer, die in einigen IC existieren, verwendet werden können, um die Multiplex- und Demultiplexfunktionen durchzuführen. Die Kanäle 308 mit niedriger Geschwindigkeit liefern die Testdaten an die Abtastketten 310, die die Daten in vorbestimmte Abschnitte des IC-Schaltungsaufbaus zwischenspeichern und eine Antwort von denselben wiedergewinnen. Ein weiterer Satz von Kanälen 314 mit niedriger Geschwindigkeit sammelt die Antwort, die durch zumindest einen Multiplexer 316 in einen zweiten Satz von Hochgeschwindigkeitskanälen 318 zusammengeführt wird. Die IC 300 sendet die Antwort mit einer hohen Datenrate, z. B. 75 MHz, zurück zu der Testvorrichtung. Im wesentlichen bringen die Hochgeschwindigkeitskanäle 306, 318 Daten mit einer hohen Datenrate in die IC 300 und aus derselben heraus, um die Testzeit zu reduzieren und dem Bedarf nach mehr Testanschlußstiften nachzukommen. Es wird darauf verwiesen, daß in der gesamten Beschreibung der exemplarischen Ausführungsbeispiele der vorliegenden Erfindung die Datenraten exemplarisch sind und die Ausdrücke Hochgeschwindigkeitskanäle und Kanäle mit niedriger Geschwindigkeit relativ zueinander zu Beschreibungszwecken verwendet werden und die Geschwindigkeiten der Daten bei einer exemplarischen Erfindung nicht einschränken sollen.
4 ist eine exemplarische Darstellung einer IC 400, die in einer zweiten Konfiguration eines Abtastaufbaus 402 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung konfiguriert ist. Bei diesem exemplarischen Ausführungsbeispiel ist die Zwischenspeicherfrequenz der Abtastketten 410 höher als die maximale I/O-Frequenz der IC 400 und die Anzahl von Anschlußstiften 404 auf der IC 400, die für die Testprozedur verfügbar sind, ist größer als die Anzahl von Anschlußstiften, die durch die Abtastketten erforderlich sind. Bei diesem Ausführungsbeispiel können mehr I/O-Anschlußstifte 404 (A, B) verwendet werden, um Testdaten zu und von der IC weg zu tragen. Die Testdaten werden dann einem Multiplexen und Demultiplexen unterzogen, was es ermöglicht, daß eine Datenbewegung bei der I/O-Frequenz der IC 400 an die höhere Zwischenspeicherfrequenz der Abtastketten 410 angepaßt wird. Eine Testvorrichtung (in dieser 4 nicht spezifisch dargestellt) liefert zuerst Testdaten unter Verwendung von Kanälen mit niedriger Geschwindigkeit an die IC 400. Die Anschlußstifte 404A der IC 400 empfangen die Testdaten und liefern dieselben über Kanäle 406 mit niedriger Geschwindigkeit mit einer Rate von z. B. 25 MHz an den Abtastaufbau 402. Die Kanäle 406 mit niedriger Geschwindigkeit werden durch zumindest einen Multiplexer 408 in Hochgeschwindigkeitskanäle 410 zusammengeführt, die dann die Testdaten zum Zwischenspeichern in die Abtast ketten 412 liefern. Ein zweiter Satz von Hochgeschwindigkeitskanäle 414 sammelt die Antwort mit einer schnelleren Rate, z. B. 50 MHz, von den Abtastketten 412. Die Hochgeschwindigkeitskanäle 414 werden durch zumindest einen Demultiplexer 416 in einen zweiten Satz von Kanälen 418 mit niedriger Geschwindigkeit aufgeteilt, die die Antwort an die IC-Anschlußstifte 404B liefern und wiederum die Antwort von den getesteten Daten zurück an die Testvorrichtung liefern.
5 ist eine exemplarische Darstellung einer IC 600, die in einem vierten Ausführungsbeispiel eines Abtastkettenaufbaus 602 gemäß der vorliegenden Erfindung konfiguriert ist. Die IC 600 bei diesem Ausführungsbeispiel weist eine I/O-Frequenz auf, die größer als die Testfrequenz der Testvorrichtung ist, die Anzahl von Anschlußstiften 604 der IC 600 ist größer als die Anzahl von Anschlußstiften, die auf der Testvorrichtung 616 verfügbar sind, und die Testfrequenz der Testvorrichtung ist größer oder gleich einem Vielfachen der Zwischenspeicherfrequenz der Abtastketten 610 in der IC 600. Die Testvorrichtung 616 liefert Testdaten über zumindest einen Hochgeschwindigkeitskanal 606 an die IC 600. Die Testdaten gelangen in die IC 600 und werden durch zumindest einen Demultiplexer 618 in eine Mehrzahl von Kanälen 620 mit niedriger Geschwindigkeit unterteilt. Die Kanäle 620 mit niedriger Geschwindigkeit liefern die unterteilten Testdaten an zumindest einen Multiplexer 622, der dann die Testdaten mit anderen Daten kombinieren kann oder die Testdaten nur mit einer Rate von z. B. 25 MHz an die Abtastketten 610 weiterleiten kann. Ein zweiter Satz von Kanälen 612 mit niedriger Geschwindigkeit sammelt die Antwort der Abtastketten 610. Die Kanäle 612 mit niedriger Geschwindigkeit werden durch zumindest einen Multiplexer 624 in Hochgeschwindigkeitskanäle 614 zusammengeführt, die in einen anderen Satz von Multiplexern 626 eingegeben werden, die dann die zusammengeführte/n Antwort/en der Abtastketten 610 an die Testvorrichtung 616 liefert/liefern. Die Multiplexer 622 und 626 liefern eine auswählbare Neukonfigurierbarkeit zwischen direkten Verbindungen der Abtastketten an die I/O-Anschlußstifte und ein Kombinieren von Daten in zusammengeführte Kanäle mit höherer Bandbreite.
6 ist eine exemplarische Darstellung einer IC 700, die in einem fünften Ausführungsbeispiel eines Abtastkettenaufbaus 702 gemäß der vorliegenden Erfindung konfiguriert ist. Bei diesem Ausführungsbeispiel weist die IC 700 eine I/O-Frequenz auf, die niedriger ist als die Testfrequenz (Datenrate) der Testvorrichtung. Die I/O-Frequenz der IC ist außerdem kleiner oder gleich der Zwischenspeicherfrequenz der Abtastketten 712 in der IC 700. Die Anzahl von Anschlußstiften 704A, 704B, die auf der IC 700 verfügbar sind, ist größer als die Anzahl von Anschlußstiften, die zur Verwendung auf der Testvorrichtung 720 zum Durchführen des IC-Tests über die Abtastketten 712 auf dem Schaltungsaufbau der IC verfügbar sind. Bei diesem Ausführungsbeispiel kann eine übermäßige Testvorrichtungsfrequenz den Mangel an verfügbaren Testvorrichtungsanschlußstiften durch die Verwendung von Demultiplexern 708 und Multiplexern 716 in den Signalpfaden zwischen der Testvorrichtung 720 und der IC 700 ausgleichen. Die Testvorrichtung 720 liefert Testdaten über Hochgeschwindigkeitskanäle 706 an Demultiplexer 708 auf dem Signalpfad, bevor die Testdaten die IC 700 erreichen. Die Demultiplexer 708 unterteilen die Testdaten in Kanäle 710 mit niedriger Geschwindigkeit, die die Testdaten über IC-Anschlußstifte 704A zu den Abtastketten 712 senden. Die Antworten des Tests und der Abtastketten 712 werden durch Kanäle 714 mit niedriger Geschwindigkeit mit einer Rate von z. B. 25 MHz gesammelt und aus der IC 700 über Anschlußstifte 704B an Multiplexer 716 ausgegeben. Die Multiplexer 716 führen die Antwort/en in Hochgeschwindigkeitskanäle 718 zusammen, die die Antwort/en effektiv von den Abtastketten 712 mit einer Datenrate von z. B. 50 MHz an die Testvorrichtung 720 liefern.
7 ist eine exemplarische Darstellung einer IC 800, die in einem sechsten Ausführungsbeispiel eines Abtastkettenaufbaus 802 gemäß der vorliegenden Erfindung konfiguriert ist. Die IC 800 weist eine I/O-Frequenz auf, die niedriger ist als die Testfrequenz der Testvorrichtung, wobei die IC 800 mehr verfügbare IC-Anschlußstifte 804A, 804B aufweist, als die Testvorrichtung 826 Testverbindungen hat. Zusätzlich sind die Testfrequenz der Testvorrichtung und die I/O-Frequenz der IC 800 beide größer als ein Vielfaches der Zwischenspeicherfrequenz der Abtastketten 816. Für dieses Ausführungsbeispiel kann ein Entwurf verwendet werden, der dem aus 6 ähnelt, wobei die Multiplexer 812, 820, 822 und die Demultiplexer 808 jedoch in den Abtastkettenaufbau 802 implementiert werden können, der auf der IC 800 konfiguriert ist, statt auf dem Signalpfad zwischen der Testvorrichtung und der IC 800 (außerhalb der IC 800). Die Testvorrichtung 826 liefert Testdaten direkt über Hochgeschwindigkeitskanäle 806 an die IC 800. Demultiplexer 808 in der IC 800 unterteilen die Testdaten in Kanäle 810 mit niedriger Geschwindigkeit, die die Testdaten an Multiplexer 812 senden, und senden schließlich die Testdaten über Kanäle 814 mit niedriger Geschwindigkeit an die Abtastketten 816. Die Abtastketten 816 führen dann die Datenzwischenspeicherung durch und geben eine/mehrere Antwort/en von den Testdaten an einen zweiten Satz von Kanälen 818 mit niedriger Geschwindigkeit, z. B. 25 MHz, aus. Die Kanäle 818 mit niedriger Geschwindigkeit liefern die Antworten an Multiplexer 820 in der IC 800, die die Kanäle 818 mit langsamer Geschwindigkeit in Hochgeschwindigkeitskanäle 822 zusammenführen. Die Hochgeschwindigkeitskanäle 822 bewegen sich durch einen weiteren Satz von Multiplexern 824, die die Antworten zum Vergleich mit der/den erwarteten Antwort/en für den Test zurück zu der Testvorrichtung 826 senden. Multiplexer 812 und 824 liefern eine auswählbare Neukonfigurierbarkeit zwischen einem Liefern direkter Verbindungen an die Abtastketten oder einem Liefern einer Zusammenführung von zwei oder mehr Abtastketten zur Verbindung mit einer Testvorrichtung. Es wird darauf verwiesen, daß, obwohl die 5 und 7 ähnlich erscheinen, jede unterschiedliche Fälle darstellt, die einen Bandbreiten-„Engpaß” an unterschiedlichen Stellen aufweisen. In 5 ist die Testvorrichtung 6 die Ursache des Engpasses, wobei in 7 die I/O-Frequenz der IC den Engpaß erzeugt.
8 ist eine exemplarische Darstellung einer IC 900, die in einem siebten Ausführungsbeispiel eines Abtastaufbaus 902 gemäß der vorliegenden Erfindung konfiguriert ist. Die IC 900 in diesem Beispiel weist weniger IC-Anschlußstifte 904A, 904B auf, als auf der Testvorrichtung 920 verfügbar sind, wobei die I/O-Frequenz der IC 900 und die Zwischenspeicherfrequenz der Abtastketten 912 größer als die Testfrequenz der Testvorrichtung sind. Mit den oben angegebenen Einschränkungen müssen entweder die Abtastketten 912 mit einer niedrigeren Frequenz laufen, was zu längeren Testzeiten führt, oder eine Konfiguration unter Verwendung von Multiplexern 908 und Demultiplexern 916 auf dem Signalpfad zwischen der Testvorrichtung 920 und der IC 900 kann verwendet werden, wenn ausreichend zusätzliche Anschlußstifte 904A, 904B verfügbar sind. Hier liefert die Testvorrichtung 920 die Testdaten über Kanäle 906 mit niedriger Geschwindigkeit, z. B. 20 MHz, an zumindest einen Multiplexer 908, der die Testdaten in Hochgeschwindigkeitskanäle 910 zusammenführt, bevor die Testdaten an die IC 900 gesendet werden. Die Hochgeschwindigkeitskanäle 910, z. B. 40 MHz, senden die Testdaten zu den Abtastketten 912, die das Zwischenspeichern der Testdaten durchführen und eine Antwort auf dieselben ausgeben. Ein zweiter Satz von Hochgeschwindigkeitskanälen 914 sammelt die Antwort/en und liefert dieselbe/n an zumindest einen Demultiplexer 916. Der zumindest eine Demultiplexer 916 unterteilt die Antwort/en in Kanäle 918 mit niedriger Geschwindigkeit, z. B. 20 MHz, und sendet die Antworten zurück an die Testvorrichtung 920.
Bei den oben erwähnten Beispielen wird davon ausgegangen, daß die Testvorrichtung einen Speicher aufweist, der groß genug ist, um alle Testvektoren zu speichern, die dem Test, der durchgeführt werden soll, zugewiesen sind, sowie die, die den unterschiedlichen Konfigurationen zugeordnet sind, die in einer bestimmten IC verfügbar sind, die einen konfigurierbaren Abtastkettenaufbau beinhaltet. Um eine Komplexität eines Testens einer IC weiter zu reduzieren, kann eine zusätzliche, programmierbare Testvorrichtung, in der die verschiedenen Neukonfigurationsmodi, die eine IC unterstützen kann, sowie das Protokoll gespeichert sind, das jedem Modus zugeordnet ist, und die die Testdaten mit Vektorbit- und Protokollinformationen für einen bestimmten Modus ohne eine Neuerzeugung der Vektoren erzeugt, in Verbindung mit einem Testgerät verwendet werden.

Claims

Verfahren zum Konfigurieren einer integrierten Schaltung (300; 400; 500; 600; 700; 800; 900) zum Durchführen eines erwünschten Testes der integrierten Schaltung, wobei die integrierte Schaltung folgende Merkmale aufweist: eine Mehrzahl von I/O-Anschlußstiften (304; 404A, 404B; 604; 704A, 704B; 804A, 804B; 904A, 904B) für die integrierte Schaltung, die eine vorbestimmte maximale I/O-Frequenz aufweisen, wobei die Mehrzahl von I/O-Anschlußstiften (304; 404A, 404B; 604; 704A, 704B; 804A, 804B; 904A, 904B) eine Anzahl von verfügbaren I/O-Anschlußstiften umfasst, die mit einer Testvorrichtung verbindbar sind; und eine Mehrzahl von Abtastketten (310; 412; 610; 712; 816; 912), die mit den verfügbaren I/O-Anschlußstiften elektrisch verbunden sind, wobei die Abtastketten eine vorbestimmte maximale Zwischenspeicherfrequenz aufweisen, und wobei das Verfahren abhängig von den folgenden Bedingungen jeweils die diesen Bedingungen zugeordneten Schritte aufweist: (a) falls die Zwischenspeicherfrequenz kleiner als die vorbestimmte maximale I/O-Frequenz ist und die Anzahl der verfügbaren I/O-Anschlußstifte (304) kleiner als eine Anzahl von Anschlußstiften ist, die für den vorgeschlagenen Abtastaufbau (302) erforderlich sind: Bereitstellen der für den Test erforderlichen Daten über zumindest einen der verfügbaren I/O-Anschlußstifte (304) der integrierten Schaltung (300) mit einer Datenrate entsprechend der I/O-Frequenz, und Aufteilen der bereitgestellten Daten auf eine Mehrzahl von Kanälen (308), die die Daten einer Mehrzahl von Abtastketten (310) mit einer Datenrate entsprechend der Zwischenspeicherfrequenz bereitstellen, wodurch die Testzeit für die integrierte Schaltung (300) minimiert wird; (b) falls die Zwischenspeicherfrequenz größer als die vorbestimmte maximale I/O-Frequenz ist und die Anzahl der verfügbaren I/O-Anschlußstifte (404A, 404B) größer als die Anzahl von Anschlußstiften ist, die für den vorgeschlagenen Abtastaufbau (402) erforderlich sind: Bereitstellen der für den Test erforderlichen Daten über eine Mehrzahl (404A) der verfügbaren I/O-Anschlußstifte (404A, 404B) der integrierten Schaltung (400) mit einer Datenrate entsprechend der I/O-Frequenz, und Zusammenfassen der bereitgestellten Daten auf einen Kanal (410), der die Daten einer der Abtastketten (412) mit einer Datenrate entsprechend der Zwischenspeicherfrequenz bereitstellt, wodurch die Testzeit für die integrierte Schaltung (400) minimiert wird; (c) falls die Testfrequenz der Testvorrichtung (616) kleiner als die vorbestimmte maximale I/O-Frequenz ist, die Anzahl von Anschlußstiften der Testvorrichtung (616) kleiner ist als die Anzahl der verfügbaren I/O-Anschlußstifte (604) und die Frequenz der Testvorrichtung (616) größer oder gleich einem Vielfachen der vorbestimmten maximalen Zwischenspeicherfrequenz ist: Bereitstellen der für den Test erforderlichen Daten über zumindest einen Kanal (606) von der Testvorrichtung (616) und über zumindest einen der verfügbaren I/O-Anschlußstifte (604) der integrierten Schaltung (600) mit einer Datenrate entsprechend der Testfrequenz der Testvorrichtung (616), und Aufteilen der bereitgestellten Daten auf eine Mehrzahl von Kanälen (608), die die Daten einer Mehrzahl von Abtastketten (610) mit einer Datenrate entsprechend der Zwischenspeicherfrequenz bereitstellen, wodurch die Testzeit für die integrierte Schaltung (600) minimiert wird; (d) falls die Testfrequenz der Testvorrichtung (720) größer als die vorbestimmte maximale I/O-Frequenz ist, die Anzahl von Anschlußstiften der Testvorrichtung (720) kleiner ist als die Anzahl der verfügbaren I/O-Anschlußstifte (704A, 704B) und die vorbestimmte maximale I/O-Frequenz kleiner oder gleich der vorbestimmten maximalen Zwischenspeicherfrequenz ist: Bereitstellen der für den Test erforderlichen Daten über zumindest einen Kanal (706) von der Testvorrichtung (720) mit einer Datenrate entsprechend der Testfrequenz der Testvorrichtung (720), Aufteilen der bereitgestellten Daten auf eine Mehrzahl von Kanälen (710), die die Daten mit einer Datenrate entsprechend der I/O-Frequenz übertragen, und Weiterleiten der aufgeteilten Daten über die verfügbaren I/O-Anschlußstifte (704A) der integrierten Schaltung (700) zu einer Mehrzahl von Abtastketten (712), wodurch die Testzeit für die integrierte Schaltung (700) minimiert wird; (e) falls die Testfrequenz der Testvorrichtung (826) größer als die vorbestimmte maximale I/O-Frequenz ist, die Anzahl von Anschlußstiften der Testvorrichtung (826) kleiner ist als die Anzahl der verfügbaren I/O-Anschlußstifte (804A, 804B) und die vorbestimmte maximale I/O-Frequenz und die Testfrequenz der Testvorrichtung (826) beide größer als ein Vielfaches der vorbestimmten maximalen Zwischenspeicherfrequenz sind: Bereitstellen der für den erwünschten Test erforderlichen Daten über zumindest einen Kanal (806) von der Testvorrichtung (826) mit einer Datenrate entsprechend der I/O-Frequenz an zumindest einen der verfügbaren I/O-Anschlußstifte (804A), Aufteilen der bereitgestellten Daten auf eine Mehrzahl von Kanälen (814), die die Daten mit einer Datenrate entsprechend der Zwischenspeicherfrequenz übertragen, und Weiterleiten der aufgeteilten Daten an eine Mehrzahl von Abtastketten (816), wodurch die Testzeit für die integrierte Schaltung (800) minimiert wird; und (f) falls die Testfrequenz der Testvorrichtung (920) kleiner als die vorbestimmte maximale I/O-Frequenz und kleiner als die vorbestimmte maxima le Zwischenspeicherfrequenz ist und die Anzahl von Anschlußstiften der Testvorrichtung (920) größer als die Anzahl von Anschlußstiften ist, die für den vorgeschlagenen Abtastaufbau (902) erforderlich sind: Bereitstellen der für den erwünschten Test erforderlichen Daten von der Testvorrichtung (920) über eine Mehrzahl von Kanälen (906) mit einer Datenrate entsprechend der Testfrequenz der Testvorrichtung (920), und Zusammenfassen zumindest eines Teils der bereitgestellten Daten auf einen Kanal (910), der die Daten über einen verfügbaren I/O-Anschlußstift (904A) einer der Abtastketten (912) mit einer Datenrate entsprechend der Zwischenspeicherfrequenz bereitstellt, wodurch die Testzeit für die integrierte Schaltung (900) minimiert wird.
Verfahren gemäß Anspruch 1, das im Fall (a) ferner folgende Schritte aufweist: Verwenden zumindest eines Hochgeschwindigkeitskanals (306), um Testdaten von der Testvorrichtung zu der integrierten Schaltung (300) zu bringen; Demultiplexen des zumindest einen Hochgeschwindigkeitskanals (306) in eine Mehrzahl von Kanälen (308) mit niedriger Geschwindigkeit auf der integrierten Schaltung (300); und Liefern der demultiplexierten Testdaten über die Mehrzahl von Kanälen (308) mit niedriger Geschwindigkeit an die Mehrzahl von Abtastketten (310).
Verfahren gemäß Anspruch 2, das ferner folgende Schritte aufweist: Sammeln einer Antwort an einem Ausgang jeder der Mehrzahl von Abtastketten (310) über eine zweite Mehrzahl von Kanälen (314) mit niedriger Geschwindigkeit; und Senden der Antworten an die Testvorrichtung.
Verfahren gemäß Anspruch 1, das im Fall (b) ferner folgende Schritte aufweist: Verwenden einer Mehrzahl von Kanälen (406) mit niedriger Geschwindigkeit, um Testdaten von der Testvorrichtung an die integrierte Schaltung (400) zu liefern; Multiplexen der Testdaten auf der Mehrzahl von Kanälen (406) mit niedriger Geschwindigkeit in zumindest einen Hochgeschwindigkeitskanal (410); und Liefern der multiplexierten Testdaten über den zumindest einen Hochgeschwindigkeitskanal (410) an zumindest eine der Mehrzahl von Abtastketten (412).
Verfahren gemäß Anspruch 4, das ferner folgende Schritte aufweist: Sammeln einer Testantwort an einem Ausgang der zumindest einen der Mehrzahl der Abtastketten (412) über zumindest einen Hochgeschwindigkeitskanal (414); Demultiplexen der Testantwort auf dem zumindest einen Hochgeschwindigkeitskanal (414) in eine zweite Mehrzahl von Kanälen (418) mit niedriger Geschwindigkeit; und Liefern der Testantwort an die Testvorrichtung.
Verfahren gemäß Anspruch 1, das im Fall (c) ferner folgende Schritte aufweist: Senden von Testdaten auf einer Mehrzahl von Hochgeschwindigkeitskanälen (606) von der Testvorrichtung (161) über die verfügbaren I/O-Anschlußstifte (604) an die integrierte Schaltung (600); Demultiplexen der Testdaten in eine Mehrzahl von Kanälen (608) mit niedriger Geschwindigkeit; und Senden der demultiplexierten Testdaten von dem zumindest einen Demultiplexer (622) über die Mehrzahl von Kanälen (606) mit niedriger Geschwindigkeit an die Mehrzahl von Abtastketten (610).
Verfahren gemäß Anspruch 6, das ferner folgende Schritte aufweist: Sammeln einer Antwort an einem Ausgang jeder der Mehrzahl von Abtastketten (620) über eine zweite Mehrzahl von Kanälen (612) mit niedriger Geschwindigkeit; Multiplexen der Antworten durch zumindest einen Multiplexer (624) in einen zweiten Satz von Hochgeschwindigkeitskanälen (612); und Senden der Antworten an die Testvorrichtung (616).
Verfahren gemäß Anspruch 1, das im Fall (d) ferner folgende Schritte aufweist: Liefern von Testdaten von der Testvorrichtung (720) an eine Mehrzahl von Demultiplexern (708) unter Verwendung einer Mehrzahl von Hochgeschwindigkeitskanälen (706); Senden der demultiplexierten Testdaten von der Mehrzahl von Demultiplexern (708) zu der verfügbaren I/O-Anschlußstiften (704A) für die integrierte Schaltung (700); und Senden der Testdaten von den verfügbaren I/O-Anschlußstiften (704A) für die integrierte Schaltung (700) zu der Mehrzahl von Abtastketten (712).
Verfahren gemäß Anspruch 8, das ferner folgende Schritte aufweist: Zwischenspeichern von Testantwortdaten an einem Ausgang jeder der Mehrzahl von Abtastketten (712); Liefern der Testantwortdaten an eine Mehrzahl von Multiplexern (716); Multiplexen der Testantwortdaten; Senden der multiplexierten Testantwortdatenantworten an zumindest zwei der verfügbaren I/O-Anschlußstifte für die integrierte Schaltung; und Multiplexen der multiplexierten Testantwortdaten von den zumindest zwei der verfügbaren I/O-Anschlußstiften für die integrierte Schaltung in einen einzelnen Datenkanal und Liefern des einzelnen Datenkanals an die Testvorrichtung für die integrierte Schaltung (720).
Verfahren gemäß Anspruch 1, das im Fall (e) ferner folgende Schritte aufweist: Liefern von Testdaten von der Testvorrichtung für die integrierte Schaltung (826) an zumindest einen der verfügbaren I/O-Anschlußstifte (804A) für die integrierte Schaltung (800); Manipulieren der Testdaten derart, daß die Testdaten demultiplexiert werden und für die Mehrzahl von Abtastketten (816) verfügbar sind; Liefern der demultiplexierten Testdaten an die Mehrzahl von Abtastketten (816); Wiedergewinnen von Testergebnisdaten von der Mehrzahl von Abtastketten (816); Manipulieren der Testergebnisdaten derart, daß die Testergebnisdaten multiplexiert werden und für einen einzelnen der verfügbaren I/O-Anschlußstifte für die integrierte Schaltung (800) verfügbar gemacht werden; und Liefern der multiplexierten Testergebnisdaten an die Testvorrichtung (826).
Verfahren gemäß Anspruch 1, das im Fall (f) ferner folgende Schritte aufweist: Verwenden einer Mehrzahl von Kanälen (906) mit niedriger Geschwindigkeit, um Testdaten an eine Mehrzahl von Multiplexer (908) auf einer Mehrzahl von Signalpfaden zwischen der Testvorrichtung (920) und der integrierten Schaltung (900) zu liefern; Multiplexen der Mehrzahl von Kanälen mit niedriger Geschwindigkeit in eine Mehrzahl von Hochgeschwindigkeitskanälen (910); und Senden der Testdaten von der Mehrzahl von Multiplexern über die Mehrzahl von Hochgeschwindigkeitskanälen (910) zu der Mehrzahl von Abtastketten (912).
Verfahren gemäß Anspruch 11, das ferner folgende Schritte aufweist: Sammeln einer Antwort an einem Ausgang jeder der Mehrzahl von Abtastketten (912) über eine zweite Mehrzahl von Hochgeschwindigkeitskanälen (914); Senden der Antworten zu einer Mehrzahl von Demultiplexern (916) auf der Mehrzahl von Signalpfaden zwischen der Testvorrichtung (920) und der integrierten Schaltung (900); Demultiplexen der zweiten Mehrzahl von Hochgeschwindigkeitskanälen in eine zweite Mehrzahl von Kanälen (918) mit niedriger Geschwindigkeit; und Senden aller Antworten über die zweite Mehrzahl von Kanälen (918) mit niedriger Geschwindigkeit von der Mehrzahl von Demultiplexern (916) zu der Testvorrichtung (920).
Integrierte Schaltung (300, 600, 800), die folgende Merkmale aufweist: eine Mehrzahl von I/O-Anschlußstiften (304; 604; 804A, 804B) für die integrierte Schaltung, die eine vorbestimmte I/O-Frequenz aufweisen, wobei die Mehrzahl von I/O-Anschlußstiften (304; 604; 804A, 804B) eine Anzahl von verfügbaren I/O-Anschlußstiften umfasst, die mit einer Testvorrichtung verbindbar sind, um Testdaten zu empfangen; eine Mehrzahl von Abtastketten (310; 610; 816) in einem Abtastkettenschaltungsaufbau (302; 602; 802), die mit den verfügbaren I/O-Anschlußstiften elektrisch verbunden sind und die eine vorbestimmte maximale Zwischenspeicherfrequenz aufweisen, die geringer ist als die I/O-Frequenz, wobei der Abtastkettenschaltungsaufbau zumindest eine Demultiplexerschaltung (312, 618, 808) aufweist, um Testdaten über die verfügbaren I/O-Anschlussstifte mit der I/O-Frequenz zu empfangen und um die Testdaten in eine Mehrzahl von Datenströmen zu unterteilen, um daraufhin die Mehrzahl von Datenströmen jeweils mit der maximalen Zwischenspeicherfrequenz in die Abtastketten übertragen zu können.
Integrierte Schaltung gemäß Anspruch 13, bei der der Abtastkettenschaltungsaufbau ferner zumindest einen Multiplexer (316, 624, 820) zum Empfangen von zumindest zwei Kanälen von Testergebnisdaten von zumindest zwei der Abtastketten und zum Kombinieren der zumindest zwei Kanäle von Testergebnisdaten in einen einzelnen Kanal mit der I/O-Frequenz aufweist.
Integrierte Schaltung (400), die folgende Merkmale aufweist: eine Mehrzahl von I/O-Anschlußstiften (404A, 404B) für die integrierte Schaltung, die eine vorbestimmte I/O-Frequenz aufweisen, wobei die Mehrzahl von I/O-Anschlußstiften (404A, 404B) eine Anzahl von verfügbaren I/O-Anschlußstiften (404A, 404B) umfasst, die mit einer Testvorrichtung verbindbar sind, um Testdaten zu empfangen; eine Mehrzahl von Abtastketten (412) in einem Abtastkettenschaltungsaufbau (402), die mit den verfügbaren I/O-Anschlußstiften (404A, 404B) elektrisch verbunden sind und die eine vorbestimmte maximale Zwischenspeicherfrequenz aufweisen, die größer ist als die I/O-Frequenz, wobei der Abtastkettenschaltungsaufbau zumindest eine Multiplexerschaltung (408) aufweist, um Testdaten die verfügbaren I/O-Anschlussstifte (404A, 404B) mit der I/O-Frequenz zu empfangen und zum Kombinieren der empfangenen Testdaten in einen einzelnen Kanal von Testdaten, um die kombinierten Testdaten mit der maximalen Zwischenspeicherfrequenz in eine der Abtastketten übertragen zu können.
Integrierte Schaltung gemäß Anspruch 15, bei der der Abtastkettenschaltungsaufbau ferner zumindest einen Demultiplexer (416) zum Empfangen eines Kanals von Testergebnisdaten von einer der Abtastketten und zum Unterteilen der Testergebnisdaten in zumindest zwei Kanäle von Daten aufweist.
Integrierte Schaltung (200, 300, 400, 600, 700, 800, 900) gemäß einem der Ansprüche 13 bis 16, bei der der Abtastkettenschaltungsaufbau (202, 302, 402, 602, 702, 802, 902) ferner ausgebildet ist, um die Testdaten über die Abtastketten in erste vorbestimmte Abschnitte des integrierten Schaltungsaufbaus zwischenzuspeichern, Testergebnisdaten von zweiten vorbestimmten Abschnitten der integrierten Schaltung über die Abtastketten zu empfangen und die Testergebnisdaten an die Testvorrichtung auszugeben.
Integrierte Schaltung (200, 300, 400, 600, 700, 800, 900) gemäß einem der Ansprüche 13 bis 17, bei der der Abtastkettenschaltungsaufbau (202, 302, 402, 602, 702, 802, 902) ferner ausgebildet ist, um ein Konfigurationssignal zu empfangen, das von einem erwünschten Test, der bezüglich der integrierten Schaltung durchzuführen ist, abhängt, und um abhängig von dem Konfigurationssignal eine vorbestimmte Konfiguration der Demultiplexerschaltung oder der Multiplexerschaltung zu verwenden.
Integrierte Schaltung (200, 300, 400, 600, 700, 800, 900) gemäß Anspruch 18, bei der das Konfigurationssignal zusätzlich von der maximalen I/O-Frequenz der in tegrierten Schaltung, von der Anzahl der verfügbaren I/O-Anschlußstifte, von der vorbestimmten maximalen Zwischenspeicherfrequenz, von einer maximalen Testfrequenz der Testvorrichtung und von einer Anzahl der Testverbindungen, die auf der Testvorrichtung verfügbar sind, abhängt.