DE19918675A1

DE19918675A1 - Integrierte Schaltung

Info

Publication number: DE19918675A1
Application number: DE19918675A
Authority: DE
Inventors: Fazal Ur Rehman Quereshi
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1998-04-24
Filing date: 1999-04-23
Publication date: 1999-11-04
Also published as: US6289480B1

Abstract

Eine integrierte Schaltung, die unter Verwendung einer Scan-Entwurf-für-Test-Technik (Scan-DFT-Technik) implementiert ist, enthält mehrere Bustreiberschaltungen (14), wovon jede an einen Bus (16) ein Treiberausgangssignal liefert. Jede Bustreiberschaltung enthält außerdem einen Steuerknoten (15) mit hoher Impedanz. Ein an den Steuerknoten angelegtes Eingangssteuersignal mit niedrigem Zustand bewirkt, daß die Bustreiberschaltung ein zugeordnetes Treiberausgangssignal entweder mit hohem oder mit niedrigem Zustand erzeugt. Ein an den Steuerknoten angelegtes Eingangssteuersignal mit hohem Zustand bewirkt, daß die Bustreiberschaltung ein Treiberausgangssignal mit hoher Impedanz erzeugt. Mehrere Scan-Register (10) sind als Scan-Kette verschaltet, die auf ein Scantest-Freigabesignal (TE) hohem Zustand antwortet, indem sie eine Einscan-Operation beginnt, in der Testdaten sequentiell in die Scan-Register verschoben werden. Jedes der Scan-Register ist mit einer der Bustreiberschaltungen verbunden. Eine Steuerschaltungsanordnung (18) mit hoher Impedanz antwortet auf den hohen Zustand, indem sie ein Eingangssteuersignal mit hohem Zustand an den Steuerknoten jeder der Bustreiberschaltungen anlegt. Dadurch wird der Bus während der Scan-Operation in einem Zustand hoher Impedanz gehalten.

Description

Die Erfindung betrifft eine integrierte Schaltung nach dem Oberbegriff des Anspruches 1.

Die "Testbarkeit" ist eine Entwurfseigenschaft für inte grierte Schaltungsvorrichtungen, die unterschiedliche Kosten in Verbindung mit dem Testen der Vorrichtung beeinflußt. Gewöhnlich erlaubt die Testbarkeit die Bestimmung des Zu standes einer Vorrichtung, die schnelle Isolation von Feh lern in der Vorrichtung und eine kostengünstige Entwicklung der Tests selbst, mit denen der Vorrichtungszustand bestimmt wird.

"Entwurf-für-Test"-Techniken (= Design for Test = DFT) sind Entwurfsanstrengungen, die speziell unternommen werden, um sicherzustellen, daß eine Vorrichtung testbar ist.

Zwei wichtige Eigenschaften in Verbindung mit der Testbar keit von Vorrichtungen sind die "Kontrollierbarkeit" und die "Beobachtbarkeit". Die "Kontrollierbarkeit" ist die Fähig keit, einen spezifischen Signalwert an jedem Knoten in einer Schaltung durch Einstellwerte an den Eingängen der Schaltung zu schaffen. Die "Beobachtbarkeit" ist die Fähigkeit, den Signalwert an einem Knoten in einer Schaltung durch Steuern der Eingangssignale der Schaltung und durch Beobachten ihrer Ausgangssignale zu bestimmen.

Eine der am weitesten verbreiteten DFT-Techniken wird als Scan-Entwurf bezeichnet, da er Scan-Register verwendet. Ein Scan-Register ist ein Register sowohl mit einer Schiebefä higkeit als auch mit einer Fähigkeit zum parallelen Laden. Die Speicherzellen in einem Scan-Register werden als Test kontroll- und/oder Testbeobachtungs-Punkte verwendet.

Fig. 2 zeigt eine herkömmliche Scan-Speicherzellen-Register kette (SSC-Registerkette). Wenn TE = 0 ist (Normalbetrieb), werden Daten von den zugeordneten Dateneingangsleitungen D auf der Grundlage eines Taktsignals CK parallel in die einzelnen Scan-Speicherzellen-Register 10 geladen. Wenn TE = 1 ist (Testbetrieb), werden die Daten von einer Test leitung Sin auf der Grundlage des Taktsignals CK seriell in die Scan-Kette geladen. Somit verschiebt ein Scan-Register Testdaten, wenn TE = 1 ist, und lädt normale Daten parallel, wenn TE = 0. Das Laden von Testdaten in eine Scan-Register kette bei TE = 1 wird als Einscan-Operation bezeichnet. Das Auslesen von Daten aus einer Scan-Registerkette wird als Ausscan-Operation bezeichnet.

Ein Problem in Verbindung mit dem Scan-DFT besteht darin, daß Schaltungsentwurfsingenieure auf einen sehr einge schränkten Entwurfsstil eingeschränkt sind, der andere Entwurfspraktiken, -stile und -techniken ausschließt. Eine solche Einschränkung ist ein strenges Verbot der Verwendung von Bussen mit hoher Impedanz in der Schaltung.

Aus vielen verschiedenen Gründen ist es jedoch für Entwurfs ingenieure von integrierten Schaltungen strategisch wün schenswert, in der Lage zu sein, in ihren Vorrichtungen Hochimpedanzbedingungen vorzusehen, da sie ein wichtiges Entwurfswerkzeug darstellen, das äußerst nützlich ist und in großem Umfang verwendet wird. Das Problem entsteht, weil dann, wenn Testdaten in eine Scan-Kette verschoben werden, eine Situation entstehen könnte, in der mehrere Treiber 14 versuchen, einen Bus 16 anzusteuern, wie in Fig. 2 gezeigt ist, was selbstverständlich unerwünschte Konsequenzen hätte.

Aufgabe der Erfindung ist es, eine integrierte Schaltung nach dem Oberbegriff des Anspruches 1 zu schaffen, die eine Scan-Testentwurf-Technik aufweist, die die Verwendung von Bussen mit hoher Impedanz im Schaltungsentwurf ermöglicht.

Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruches 1 gelöst.

Hierdurch wird erreicht, daß beim Verwenden von Bussen mit hoher Impedanz in einer Scan-Implementierung verhindert wird, daß alle Steuersignale für Bustreiberschaltungen während einer Scan-Operation zu den Treibern gelangen.

Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.

Die Erfindung wird nachstehend anhand eines dargestellten Ausführungsbeispiels näher erläutert.

Fig. 1 ist ein Blockschaltplan zur Erläuterung einer Scan- Registerkette und der zugeordneten Schaltungsanordnung, die die Verwendung von Bussen mit hoher Impedanz in einem Scan- DFT-Schaltungsentwurf ermöglichen.

Fig. 2 ist ein Blockschaltplan, der eine herkömmliche Scan- Registerkette erläutert.

Wie oben beschrieben worden ist, sind normale Kontroll- und Beobachtungsforderungen für einen Scan-Entwurf-für-Test (Scan-DFT) zu einer besonderen Herausforderung bei der Verwendung von Bussen mit hoher Impedanz im Rahmen einer Scan-Implementierung geworden. Wie in Fig. 1 gezeigt ist, bestehen die Scan-Implementierungsforderungen darin, daß (1) sämtliche Scan-Speicherzellen Scan-Flipflops 10 sind, die in Scan-Ketten verschaltet sind, und (2) die Steuersignale C1-C3 mit hoher Impedanz entweder direkt oder indirekt über den Umweg einer kombinatorischen Logik, der beispielsweise für das Steuersignal C3 gezeigt ist, von den Scan-Speicherzellen ankommen können.

Das Test-Freigabesignal TE, das eine Scan-Operation (TE = 1) in der integrierten Schaltung beginnt, verhindert, daß sämtliche Steuersignale C1-C3 zu den Bustreiberschaltungen 14 gelangen, während eine Scan-Schiebeoperation ausgeführt wird, wobei jede Bustreiberschaltung 14 in einen Ausgangszu stand mit hoher Impedanz versetzt wird. Somit wird der Bus 16, mit dem die Bustreiberschaltungen 14 verbunden sind, während der Scan-Operation in einem Zustand mit hoher Impe danz gehalten.

Genauer enthält eine integrierte Schaltung, die einen Bus mit hoher Impedanz in einer Scan-Testentwurf-Implementierung schafft, einen Bus 16. Die Schaltung enthält außerdem mehrere Bustreiberschaltungen 14. Jede Bustreiberschaltung 14 enthält einen Treiberausgang, der mit dem Bus 16 verbunden ist, um an den Bus 16 ein zugeordnetes Treiberausgangssignal zu liefern. Jede Bustreiberschaltung 14 enthält außerdem einen Steuerknoten 15 mit hoher Impe danz. Ein Eingangssteuersignal mit einem ersten logischen Zustand ("0"), das an den Steuerknoten 15 angelegt wird, ermöglicht der Bustreiberschaltung 14, ein zugeordnetes Treiberausgangssignal entweder mit hohem logischen Zustand ("1") oder mit niedrigem logischen Zustand ("0") an den Bus 16 zu liefern. Ein Eingangssteuersignal mit einem zweiten logischen Zustand ("1"), das an den Steuerknoten 15 angelegt wird, veranlaßt die Bustreiberschaltung 14 dazu, an den Bus 16 ein zugeordnetes Treiberausgangssignal zu liefern, das nur einen Zustand mit hoher Impedanz besitzt.

Fig. 1 zeigt außerdem mehrere Scan-Register 10, die als Teil einer Scan-Kette verschaltet sind. Die Scan-Kette antwortet in herkömmlicher Weise auf ein Scantest-Freigabesignal TE mit einem zweiten logischen Zustand (TE = 1), indem sie eine Scan-Operation beginnt, in der Testdaten sequentiell in die Scan-Register in der Kette verschoben werden. Wie in Fig. 1 gezeigt ist, besitzt jedes der Scan-Register 10 einen Aus gang, der mit einem Dateneingang einer entsprechenden der Bustreiberschaltungen 14 verbunden ist.

Fig. 1 zeigt außerdem eine Steuerschaltungsanordnung 18 mit hoher Impedanz, die in der gezeigten Ausführung ein einzel nes ODER-Gatter enthält, das jeweils einem der Steuersignale C1-C3 zugeordnet ist. Wenn daher das Testfreigabesignal TE logisch hoch ist, legt das ODER-Gatter 18 an den Steuerkno ten mit hoher Impedanz jeder Bustreiberschaltung 14 ein logisch hohes Signal an, wodurch der Ausgang dieser Schal tung in einen Zustand mit hoher Impedanz gezwungen wird. Anstelle der ODER-Gatter-Implementierung kann auch eine andere Logikschaltungsanordnung verwendet werden, um die gleiche Funktion auszuführen.

Wenn die Freigabesteueranschlußstifte mit hoher Impedanz der Bustreiberschaltung 14 primäre Eingänge wären, wäre die Steuersignal-Nebenleitungsanordnung nicht erforderlich und das Problem wäre nicht vorhanden.

Das Automatiktestprogramm-Werkzeug (ATPG-Werkzeug) muß sicherstellen, daß die Steuersignale C1-C3 auf einander ausschließender Basis erzeugt werden. Wenn dies nicht si chergestellt werden kann, müssen zu dieser Schaltung zusätz liche Merkmale hinzugefügt werden, um einen erfolgreichen Betrieb im normalen Zustand mit nicht hoher Impedanz (TE = 0) zu gewährleisten.

Claims

1. Integrierte Schaltung, mit:
einem Bus (16);
mehreren Bustreiberschaltungen (14), wovon jede mit einem Treiberausgang an den Bus (16) angeschlossen ist, um an den Bus ein zugehöriges Treiberausgangssignal zu liefern, und einen Steuerknoten (15) mit hoher Impedanz enthält, derart, daß ein Eingangssteuersignal mit einem ersten logi schen Zustand, das an den Steuerknoten (15) angelegt wird, die Bustreiberschaltung (14) freigibt, damit sie ein zuge ordnetes Treiberausgangssignal entweder mit hohem logischen Zustand oder mit niedrigem logischen Zustand erzeugt, und daß ein Eingangssteuersignal mit einem zweiten logischen Zustand, das an den Steuerknoten (15) angelegt wird, die Bustreiberschaltung (14) dazu veranlaßt, ein zugeordnetes Treiberausgangssignal mit hoher Impedanz zu erzeugen;
mehreren Scan-Registern (10), die als Teil einer Scan-Kette verschaltet sind, so daß die Scan-Kette auf ein Scantest-Freigabesignal (TE) mit dem zweiten logischen Zustand antwortet, indem sie eine Einscan-Operation beginnt, in der Testdaten sequentiell in die Scan-Kette verschoben werden, wobei jedes der Scan-Register (10) einen mit einem Dateneingang einer entsprechenden der Bustreiberschaltungen (14) verbundenen Ausgang (Q) besitzt, gekennzeichnet durch
eine Steuerschaltungsanordnung (18) mit hoher Impe danz, die auf das Scantest-Freigabesignal (TE) mit dem zweiten logischen Zustand antwortet, indem sie ein Eingangs steuersignal mit dem zweiten logischen Zustand an den Steuerknoten (15) jeder der mehreren Bustreiberschaltungen (14) anlegt.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltungsanordnung mit hoher Impedanz eine ODER-Gatterschaltung (18) enthält.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das an den Steuerknoten (15) wenigstens einer der mehreren Bustreiberschaltungen (14) angelegte Eingangs steuersignal (C3) durch eine kombinatorische Logik (12), die einen Teil der integrierten Schaltung bildet, erzeugt wird.

4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste logische Zustand niedrig und der zweite logische Zustand hoch ist.

5. Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß für jede Bustreiberschaltung (14) eine Steuerschaltungsanordnung (18) vorgesehen ist.