JP2000055989A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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Abstract
(57)【要約】
【課題】外付け素子や、特殊な測定装置を使用しなくて
も、３ステートバッファ回路のＡＣ特性（ターンオン、
オフ時間）、及びデバイス内部配線遅延時間を、実配線
経路で正確に測定可能とする回路の提供。 【解決手段】３ステートバッファ回路の出力端子と、高
位側電源との間に第１のテスト制御信号を制御端子に入
力するプルアップトランジスタを接続し、出力端子と低
位側電源との間に第２のテスト制御信号を制御端子に入
力するプルダウントランジスタを接続し、通常動作時に
は、プルアップ、プルダウントランジスタがともに非導
通状態とされ、テスト時、プルアップ、プルダウントラ
ンジスのうち一方をオフ状態、他方をオン状態に制御し
て出力端子の高／低レベルの遷移から前記３ステートバ
ッファのＡＣ特性が測定される。
も、３ステートバッファ回路のＡＣ特性（ターンオン、
オフ時間）、及びデバイス内部配線遅延時間を、実配線
経路で正確に測定可能とする回路の提供。 【解決手段】３ステートバッファ回路の出力端子と、高
位側電源との間に第１のテスト制御信号を制御端子に入
力するプルアップトランジスタを接続し、出力端子と低
位側電源との間に第２のテスト制御信号を制御端子に入
力するプルダウントランジスタを接続し、通常動作時に
は、プルアップ、プルダウントランジスタがともに非導
通状態とされ、テスト時、プルアップ、プルダウントラ
ンジスのうち一方をオフ状態、他方をオン状態に制御し
て出力端子の高／低レベルの遷移から前記３ステートバ
ッファのＡＣ特性が測定される。
Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファ回路
に関し、特に、出力として論理０／１及びハイ・インピ
ーダンス状態をとる３ステートバッファのＡＣテスト及
びＡＣ評価工程の適用して好適な出力バッファ回路に関
する。
に関し、特に、出力として論理０／１及びハイ・インピ
ーダンス状態をとる３ステートバッファのＡＣテスト及
びＡＣ評価工程の適用して好適な出力バッファ回路に関
する。
【０００２】
【従来の技術】近時、プロセッサ等の動作周波数の高速
化に伴い、マイコン周辺ＬＳＩなどにおいて、データバ
スの入出力は、ますます高速化されている。このため、
バスを制御するための３ステートバッファ回路のＡＣ特
性を正確に測定することが要求されている。
化に伴い、マイコン周辺ＬＳＩなどにおいて、データバ
スの入出力は、ますます高速化されている。このため、
バスを制御するための３ステートバッファ回路のＡＣ特
性を正確に測定することが要求されている。
【０００３】半導体集積回路における３ステートバッフ
ァ回路のＡＣ特性（ターンオン・ターンオフ時間）は、
測定用回路として、３ステートバッファ回路の出力端子
にプルアップ、プルダウン抵抗を接続した測定用回路が
用いられている。
ァ回路のＡＣ特性（ターンオン・ターンオフ時間）は、
測定用回路として、３ステートバッファ回路の出力端子
にプルアップ、プルダウン抵抗を接続した測定用回路が
用いられている。
【０００４】この測定用回路でも、ＡＣ特性の測定は可
能ではあるが、外部デバイスや、特殊な装置を使用せ
ず、内部回路のみで正確に測定することが要求されてい
る。
能ではあるが、外部デバイスや、特殊な装置を使用せ
ず、内部回路のみで正確に測定することが要求されてい
る。
【０００５】この要請に応えるために、例えば特開昭６
３−８５３７９号公報には、デバイス内部に設けられた
テスト回路により、３ステートのイネーブル制御信号を
直接３ステートバッファ回路の出力端子に出力する構成
が提案されている。すなわち図４に示すように、テスト
モード時、モード制御信号が“０”となりＡＮＤ回路１
７の出力は“０”となり３ステートバッファ１２の出力
は常に出力イネーブル状態となり、またＮＡＮＤ回路１
４の出力は“１”となりＯＲ回路１５はバッファ制御信
号が通過しＮＡＮＤ回路１６はＯＲ回路１５の出力が通
過して論理が反転し、３ステートバッファ１２に、バッ
ファ制御信号の反転信号が入力され３ステートバッファ
１２の出力からバッファ制御信号の反転論理が観測可能
となり、バッファ制御信号が“０”になってから観測出
力信号が“１”になるまでの時間が出力イネーブル時
間、バッファ制御信号が“１”になってから観測出力信
号が“０”になるまでの時間が出力ディセーブル時間で
あり、３ステート遷移時間の測定を可能としている。な
お、通常動作モードにおいては、モード制御信号は
“１”であり、バッファ制御信号はＡＮＤ回路１７を通
過して３ステートバッファ１２の制御端子に入力され、
ＬＳＩ内部制御信号は、ＮＡＮＤ回路１４、１６を介し
て３ステートバッファ１２の入力端子に導かれ、バッフ
ァ制御信号が０、１に応じて出力イネーブル、出力ディ
セーブル（ハイ・インピーダンス）状態となる。
３−８５３７９号公報には、デバイス内部に設けられた
テスト回路により、３ステートのイネーブル制御信号を
直接３ステートバッファ回路の出力端子に出力する構成
が提案されている。すなわち図４に示すように、テスト
モード時、モード制御信号が“０”となりＡＮＤ回路１
７の出力は“０”となり３ステートバッファ１２の出力
は常に出力イネーブル状態となり、またＮＡＮＤ回路１
４の出力は“１”となりＯＲ回路１５はバッファ制御信
号が通過しＮＡＮＤ回路１６はＯＲ回路１５の出力が通
過して論理が反転し、３ステートバッファ１２に、バッ
ファ制御信号の反転信号が入力され３ステートバッファ
１２の出力からバッファ制御信号の反転論理が観測可能
となり、バッファ制御信号が“０”になってから観測出
力信号が“１”になるまでの時間が出力イネーブル時
間、バッファ制御信号が“１”になってから観測出力信
号が“０”になるまでの時間が出力ディセーブル時間で
あり、３ステート遷移時間の測定を可能としている。な
お、通常動作モードにおいては、モード制御信号は
“１”であり、バッファ制御信号はＡＮＤ回路１７を通
過して３ステートバッファ１２の制御端子に入力され、
ＬＳＩ内部制御信号は、ＮＡＮＤ回路１４、１６を介し
て３ステートバッファ１２の入力端子に導かれ、バッフ
ァ制御信号が０、１に応じて出力イネーブル、出力ディ
セーブル（ハイ・インピーダンス）状態となる。
【０００６】また、例えば特開昭６３−６１９７２号公
報には、出力バッファ回路にプルアップトランジスタと
してＰＭＯＳトランジスタを付加し、バーンインラスト
時ＰＭＯＳトランジスタを出力バッファの負荷抵抗とし
て用いる構成が記載されている。
報には、出力バッファ回路にプルアップトランジスタと
してＰＭＯＳトランジスタを付加し、バーンインラスト
時ＰＭＯＳトランジスタを出力バッファの負荷抵抗とし
て用いる構成が記載されている。
【０００７】
【発明が解決しようとする課題】しかしながら、図４に
示した従来の回路においては、テストモード時に、ＡＮ
Ｄ回路１７の出力からステートバッファ１２の制御端子
への信号線ａの遅延時間が測定できない。すなわち、テ
ストモード時、バッファ制御信号の経路は、通常動作時
の経路から変更され、３ステートバッファ１２の入力に
伝達される構成となっており、テストモード時にバッフ
ァ制御信号は通常経路を通らないこととなる。
示した従来の回路においては、テストモード時に、ＡＮ
Ｄ回路１７の出力からステートバッファ１２の制御端子
への信号線ａの遅延時間が測定できない。すなわち、テ
ストモード時、バッファ制御信号の経路は、通常動作時
の経路から変更され、３ステートバッファ１２の入力に
伝達される構成となっており、テストモード時にバッフ
ァ制御信号は通常経路を通らないこととなる。
【０００８】このため、テスト時に、通常動作時の経路
による、遅延不良を検出することができない、という問
題点を有している。
による、遅延不良を検出することができない、という問
題点を有している。
【０００９】特に、３ステートバッファは、一般に、バ
ス線として多数使用されているため、高速で、正確な測
定が要求されている。
ス線として多数使用されているため、高速で、正確な測
定が要求されている。
【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、３ステートバッ
ファ出力のターンオフ・ターンオン時間、及びデバイス
内部配線遅延時間を、通常配線経路で正確に測定可能と
した出力バッファ回路を提供することにある。
てなされたものであって、その目的は、３ステートバッ
ファ出力のターンオフ・ターンオン時間、及びデバイス
内部配線遅延時間を、通常配線経路で正確に測定可能と
した出力バッファ回路を提供することにある。
【００１１】また本発明の他の目的は、外付け素子や、
特殊な測定装置を使用しなくても、正確に遅延時間を測
定することを可能とした出力バッファ回路を提供するこ
とにある。
特殊な測定装置を使用しなくても、正確に遅延時間を測
定することを可能とした出力バッファ回路を提供するこ
とにある。
【００１２】
【課題を解決するための手段】前記目的を達成する本発
明は、３ステートバッファ回路の出力にテスト制御信号
でそれぞれオン・オフ制御されるプルアップ用及びプル
ダウン用トランジスタを備えて構成される。
明は、３ステートバッファ回路の出力にテスト制御信号
でそれぞれオン・オフ制御されるプルアップ用及びプル
ダウン用トランジスタを備えて構成される。
【００１３】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明の出力バッファ回路は、図１を参照する
と、３ステートバッファ回路（３）の出力に、テスト制
御信号でそれぞれオン・オフ制御される信号テスト用の
プルアップ用トランジスタ（１）、及びプルダウン用ト
ランジスタ（２）を備える。
する。本発明の出力バッファ回路は、図１を参照する
と、３ステートバッファ回路（３）の出力に、テスト制
御信号でそれぞれオン・オフ制御される信号テスト用の
プルアップ用トランジスタ（１）、及びプルダウン用ト
ランジスタ（２）を備える。
【００１４】通常動作時には、テスト用のトランジスタ
（１、２）はともにオフ状態とされる。
（１、２）はともにオフ状態とされる。
【００１５】テスト時、３ステートバッファ回路（３）
のＬｏｗ→ハイ・インピーダンス状態（ＨｉＺ）の測定
は、テスト用のプルダウン用トランジスタ（２）をオフ
状態とし、テスト用のプルアップ用トランジスタ（１）
をオン状態とし、３ステートバッファ回路（３）の入力
にデータとしてＬｏｗレベルを与え、３ステートバッフ
ァ回路をイネーブル状態からディセーブル状態とする
と、出力端子はＬｏｗレベルからＨｉｇｈレベルに遷移
する。例えば出力イネーブル信号ＥＮのＨｉｇｈからＬ
ｏｗレベルへの遷移から、出力ＯＵＴのＬｏｗレベルか
らＨｉｇｈレベルに遷移するまでの遅延時間が、Ｌｏｗ
→ＨｉＺの遅延時間となる。
のＬｏｗ→ハイ・インピーダンス状態（ＨｉＺ）の測定
は、テスト用のプルダウン用トランジスタ（２）をオフ
状態とし、テスト用のプルアップ用トランジスタ（１）
をオン状態とし、３ステートバッファ回路（３）の入力
にデータとしてＬｏｗレベルを与え、３ステートバッフ
ァ回路をイネーブル状態からディセーブル状態とする
と、出力端子はＬｏｗレベルからＨｉｇｈレベルに遷移
する。例えば出力イネーブル信号ＥＮのＨｉｇｈからＬ
ｏｗレベルへの遷移から、出力ＯＵＴのＬｏｗレベルか
らＨｉｇｈレベルに遷移するまでの遅延時間が、Ｌｏｗ
→ＨｉＺの遅延時間となる。
【００１６】３ステートバッファ回路（３）のＨｉＺ→
Ｌｏｗの測定は、テスト用のプルダウン用トランジスタ
（２）をオフ状態とし、テスト用のプルアップ用トラン
ジスタ（１）をオン状態とし、３ステートバッファ回路
（３）に入力データとしてＬｏｗレベルを与えておき、
３ステートバッファ回路をディセーブル状態からイネー
ブル状態とすると、出力端子はＨｉｇｈレベルからＬｏ
ｗレベルに遷移する。
Ｌｏｗの測定は、テスト用のプルダウン用トランジスタ
（２）をオフ状態とし、テスト用のプルアップ用トラン
ジスタ（１）をオン状態とし、３ステートバッファ回路
（３）に入力データとしてＬｏｗレベルを与えておき、
３ステートバッファ回路をディセーブル状態からイネー
ブル状態とすると、出力端子はＨｉｇｈレベルからＬｏ
ｗレベルに遷移する。
【００１７】３ステートバッファ回路（３）のＨｉｇｈ
→ＨｉＺの測定は、テスト用のプルアップ用トランジス
タ（１）をオフ状態とし、テスト用のプルダウン用トラ
ンジスタ（２）をオン状態とし、３ステートバッファ回
路に入力データとしてＨｉｇｈレベルを与えておき、３
ステートバッファ回路をイネーブル状態からディセーブ
ル状態とすると、出力端子はＨｉｇｈレベルからＬｏｗ
レベルに遷移する。
→ＨｉＺの測定は、テスト用のプルアップ用トランジス
タ（１）をオフ状態とし、テスト用のプルダウン用トラ
ンジスタ（２）をオン状態とし、３ステートバッファ回
路に入力データとしてＨｉｇｈレベルを与えておき、３
ステートバッファ回路をイネーブル状態からディセーブ
ル状態とすると、出力端子はＨｉｇｈレベルからＬｏｗ
レベルに遷移する。
【００１８】３ステートバッファ回路（３）のＨｉＺ→
Ｈｉｇｈの測定は、テスト用のプルアップ用トランジス
タ（１）をオフ状態とし、テスト用のプルダウン用トラ
ンジスタ（２）をオン状態とし、３ステートバッファ回
路の入力データとしてＨｉｇｈレベルを与えておき、３
ステートバッファ回路をディセーブル状態からイネーブ
ル状態とすると、出力端子はＬｏｗレベルからＨｉｇｈ
レベルからに遷移する。
Ｈｉｇｈの測定は、テスト用のプルアップ用トランジス
タ（１）をオフ状態とし、テスト用のプルダウン用トラ
ンジスタ（２）をオン状態とし、３ステートバッファ回
路の入力データとしてＨｉｇｈレベルを与えておき、３
ステートバッファ回路をディセーブル状態からイネーブ
ル状態とすると、出力端子はＬｏｗレベルからＨｉｇｈ
レベルからに遷移する。
【００１９】本発明の実施の形態によれば、テスト回路
は、３ステートバッファ回路の出力のテストをする場合
に、プルアップ、プルダウン抵抗をオン・オフすること
ができるため、３ステートバッファ出力のターンオン・
オフ時間、及びデバイス内部配線遅延時間を、実配線経
路で正確に測定することができる。
は、３ステートバッファ回路の出力のテストをする場合
に、プルアップ、プルダウン抵抗をオン・オフすること
ができるため、３ステートバッファ出力のターンオン・
オフ時間、及びデバイス内部配線遅延時間を、実配線経
路で正確に測定することができる。
【００２０】また、本発明の実施の形態においては、デ
バイス内部にテスト回路を設けたため、外付け素子や、
特殊な測定装置を使用しなくても、正確に遅延時間を測
定することができる。
バイス内部にテスト回路を設けたため、外付け素子や、
特殊な測定装置を使用しなくても、正確に遅延時間を測
定することができる。
【００２１】
【実施例】本発明の実施例について図面を参照して詳細
に説明する。
に説明する。
【００２２】図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、３ステートの出力バッファ
回路３の出力ＯＵＴに、ドレインを接続し、ソースを高
位側電源ＶＣＣに接続しゲートを第１のテスト制御信号
ＴＥＳＴ１を接続したＰチャネルトランジスタ１と、ド
レインをＰチャネルトランジスタ１のドレインに接続し
ソースを低位側電源ＶＳＳに接続しゲートを第２のテス
ト制御信号ＴＥＳＴ２を接続したＮチャネルトランジス
タ２を接続して構成されている。３ステートバッファ回
路３は、出力イネーブル制御信号ＥＮがＨｉｇｈレベル
の時、半導体集積回路の不図示の内部回路からのデータ
Ｄを入力して出力ＯＵＴに出力し、出力イネーブル制御
信号ＥＮがＬｏｗレベルの時、出力はハイ・インピーダ
ンス状態となる。
である。図１を参照すると、３ステートの出力バッファ
回路３の出力ＯＵＴに、ドレインを接続し、ソースを高
位側電源ＶＣＣに接続しゲートを第１のテスト制御信号
ＴＥＳＴ１を接続したＰチャネルトランジスタ１と、ド
レインをＰチャネルトランジスタ１のドレインに接続し
ソースを低位側電源ＶＳＳに接続しゲートを第２のテス
ト制御信号ＴＥＳＴ２を接続したＮチャネルトランジス
タ２を接続して構成されている。３ステートバッファ回
路３は、出力イネーブル制御信号ＥＮがＨｉｇｈレベル
の時、半導体集積回路の不図示の内部回路からのデータ
Ｄを入力して出力ＯＵＴに出力し、出力イネーブル制御
信号ＥＮがＬｏｗレベルの時、出力はハイ・インピーダ
ンス状態となる。
【００２３】通常動作時は、第１のテスト制御信号ＴＥ
ＳＴ１がＨｉｇｈレベル、第２のテスト制御信号ＴＥＳ
Ｔ２がＬｏｗレベルとされ、Ｐチャネルトランジスタ１
及びＮチャネルトランジスタ２はともにオフ状態とさ
れ、通常動作に影響しない構成とされている。すなわ
ち、出力イネーブル制御信号ＥＮがＨｉｇｈレベルの場
合、出力ＯＵＴには入力データＤのレベルがそのまま出
力され、出力イネーブル制御信号ＥＮがＬｏｗレベルの
時、出力ＯＵＴはハイ・インピーダンス状態となり、通
常の３ステートバッファ回路として機能する。
ＳＴ１がＨｉｇｈレベル、第２のテスト制御信号ＴＥＳ
Ｔ２がＬｏｗレベルとされ、Ｐチャネルトランジスタ１
及びＮチャネルトランジスタ２はともにオフ状態とさ
れ、通常動作に影響しない構成とされている。すなわ
ち、出力イネーブル制御信号ＥＮがＨｉｇｈレベルの場
合、出力ＯＵＴには入力データＤのレベルがそのまま出
力され、出力イネーブル制御信号ＥＮがＬｏｗレベルの
時、出力ＯＵＴはハイ・インピーダンス状態となり、通
常の３ステートバッファ回路として機能する。
【００２４】本発明の一実施例において、テスト時にお
いて、出力イネーブル信号ＥＮがＬｏｗレベルとなり３
ステートバッファ回路３の出力がハイ・インピーダンス
状態になったときに、Ｐチャネルトランジスタ１または
Ｎチャネルトランジスタがオン状態とされ、出力ＯＵＴ
が、導通状態のＰチャネルトランジスタ１またはＮチャ
ネルトランジスタを介してＨｉｇｈレベルまたはＬｏｗ
レベルとなり、遅延時間の測定が、出力のＨｉｇｈレベ
ルまたはＬｏｗレベル判定で可能となる。
いて、出力イネーブル信号ＥＮがＬｏｗレベルとなり３
ステートバッファ回路３の出力がハイ・インピーダンス
状態になったときに、Ｐチャネルトランジスタ１または
Ｎチャネルトランジスタがオン状態とされ、出力ＯＵＴ
が、導通状態のＰチャネルトランジスタ１またはＮチャ
ネルトランジスタを介してＨｉｇｈレベルまたはＬｏｗ
レベルとなり、遅延時間の測定が、出力のＨｉｇｈレベ
ルまたはＬｏｗレベル判定で可能となる。
【００２５】図２は、本発明の一実施例における出力バ
ッファ回路のハイ・インピーダンス測定動作を説明する
ためのタイミング図である。図１及び図２を参照して、
本実施例の動作について説明する。
ッファ回路のハイ・インピーダンス測定動作を説明する
ためのタイミング図である。図１及び図２を参照して、
本実施例の動作について説明する。
【００２６】第１、第２のテスト制御信号ＴＥＳＴ１、
ＴＥＳＴ２をともにＬｏｗレベルとし、Ｐチャネルトラ
ンジスタ１がオン状態となり、Ｎチャネルトランジスタ
２はオフ状態となる。３ステートバッファ回路３が出力
イネーブル状態の時、出力ＯＵＴは、３ステートバッフ
ァ回路３の不図示の出力段トランジスタと、Ｐチャネル
トランジスタ１の電流駆動能力が大きい方のレベルとな
る。ここでは、Ｐチャネルトランジスタ１、Ｎチャネル
トランジスタ２は、３ステートバッファ回路３の出力段
トランジスタの電流駆動能力に対して十分小さい値とす
る。すなわち３ステートバッファの出力段トランジスタ
のＷ／Ｌ比（チャネル幅／チャネル長比）と比べてトラ
ンジスタ１、２のＷ／Ｌ比は十分に小さい。
ＴＥＳＴ２をともにＬｏｗレベルとし、Ｐチャネルトラ
ンジスタ１がオン状態となり、Ｎチャネルトランジスタ
２はオフ状態となる。３ステートバッファ回路３が出力
イネーブル状態の時、出力ＯＵＴは、３ステートバッフ
ァ回路３の不図示の出力段トランジスタと、Ｐチャネル
トランジスタ１の電流駆動能力が大きい方のレベルとな
る。ここでは、Ｐチャネルトランジスタ１、Ｎチャネル
トランジスタ２は、３ステートバッファ回路３の出力段
トランジスタの電流駆動能力に対して十分小さい値とす
る。すなわち３ステートバッファの出力段トランジスタ
のＷ／Ｌ比（チャネル幅／チャネル長比）と比べてトラ
ンジスタ１、２のＷ／Ｌ比は十分に小さい。
【００２７】時刻ｔ１において、出力イネーブル制御信
号ＥＮがＬｏｗレベルとなると、３ステートバッファ回
路３の出力はハイ・インピーダンス（Ｈｉ−Ｚ）状態と
なる。この時、Ｐチャネルトランジスタ１がオン状態で
あるため、出力ＯＵＴは、Ｈｉｇｈレベル側にプルアッ
プされる。
号ＥＮがＬｏｗレベルとなると、３ステートバッファ回
路３の出力はハイ・インピーダンス（Ｈｉ−Ｚ）状態と
なる。この時、Ｐチャネルトランジスタ１がオン状態で
あるため、出力ＯＵＴは、Ｈｉｇｈレベル側にプルアッ
プされる。
【００２８】このときの遅延時間を測定することによ
り、出力ＯＵＴのＬｏｗ→ハイ・インピーダンスの遅延
時間を測定することができる。例えばＬＳＩテスタ等で
この遅延時間を測定する場合、例えば出力ＯＵＴをテス
タのコンパレータに入力し期待値Ｌｏｗレベルを満たし
た時点でのタイミング位置より遅延時間を求めることが
できる。
り、出力ＯＵＴのＬｏｗ→ハイ・インピーダンスの遅延
時間を測定することができる。例えばＬＳＩテスタ等で
この遅延時間を測定する場合、例えば出力ＯＵＴをテス
タのコンパレータに入力し期待値Ｌｏｗレベルを満たし
た時点でのタイミング位置より遅延時間を求めることが
できる。
【００２９】また時刻ｔ２において、出力イネーブル制
御信号ＥＮがＨｉｇｈレベルとなり、Ｌｏｗレベルのデ
ータＤを入力とする３ステートバッファ回路３はその出
力ＯＵＴをＬｏｗレベルに引き下げ、出力ＯＵＴのＬｏ
ｗレベルを判定することでハイ・インピーダンス→Ｌｏ
ｗレベル遅延時間を測定することができる。
御信号ＥＮがＨｉｇｈレベルとなり、Ｌｏｗレベルのデ
ータＤを入力とする３ステートバッファ回路３はその出
力ＯＵＴをＬｏｗレベルに引き下げ、出力ＯＵＴのＬｏ
ｗレベルを判定することでハイ・インピーダンス→Ｌｏ
ｗレベル遅延時間を測定することができる。
【００３０】次に時刻ｔ３において、第１、第２のテス
ト制御信号ＴＥＳＴ１、ＴＥＳＴ２をともにＨｉｇｈレ
ベルとし、Ｐチャネルトランジスタ１をオフ、Ｎチャネ
ルトランジスタ２をオン状態とし、またデータ信号をＨ
ｉｇｈレベルにする。
ト制御信号ＴＥＳＴ１、ＴＥＳＴ２をともにＨｉｇｈレ
ベルとし、Ｐチャネルトランジスタ１をオフ、Ｎチャネ
ルトランジスタ２をオン状態とし、またデータ信号をＨ
ｉｇｈレベルにする。
【００３１】時刻ｔ４において、出力イネーブル制御信
号ＥＮをＬｏｗレベルとすると、３ステートバッファ回
路３の出力はハイ・インピーダンス状態となり、出力Ｏ
ＵＴはオン状態のＮチャネルトランジスタ２を介してＬ
ｏｗレベルにプルダウンされる。このため、出力ＯＵＴ
のＬｏｗレベルを判定することで、Ｈｉｇｈ→ハイ・イ
ンピーダンス遅延時間を測定することができる。
号ＥＮをＬｏｗレベルとすると、３ステートバッファ回
路３の出力はハイ・インピーダンス状態となり、出力Ｏ
ＵＴはオン状態のＮチャネルトランジスタ２を介してＬ
ｏｗレベルにプルダウンされる。このため、出力ＯＵＴ
のＬｏｗレベルを判定することで、Ｈｉｇｈ→ハイ・イ
ンピーダンス遅延時間を測定することができる。
【００３２】時刻ｔ５において、出力イネーブル制御信
号ＥＮをＬｏｗレベルとすると、３ステートバッファ回
路３の出力はハイ・インピーダンス状態となり、ハイ・
インピーダンス→Ｈｉｇｈレベル遅延時間を測定するこ
とができる。
号ＥＮをＬｏｗレベルとすると、３ステートバッファ回
路３の出力はハイ・インピーダンス状態となり、ハイ・
インピーダンス→Ｈｉｇｈレベル遅延時間を測定するこ
とができる。
【００３３】このように、本発明の一実施例によれば、
外付け回路を使用することなく、また通常経路を用いて
３ステートバッファ回路３の遅延特性を測定することが
できる。
外付け回路を使用することなく、また通常経路を用いて
３ステートバッファ回路３の遅延特性を測定することが
できる。
【００３４】本発明の第２の実施例について説明する。
本発明の第２の実施例の基本的な回路構成は、図１に示
したものと同様であるが、Ｐチャネルトランジスタ１、
Ｎチャネルトランジスタ２の電流駆動能力を、３ステー
トバッファ回路３の出力のものと同程度の電流駆動能力
とする。図３は、本発明の第２の実施例の動作を説明す
るためのタイミングチャートである。
本発明の第２の実施例の基本的な回路構成は、図１に示
したものと同様であるが、Ｐチャネルトランジスタ１、
Ｎチャネルトランジスタ２の電流駆動能力を、３ステー
トバッファ回路３の出力のものと同程度の電流駆動能力
とする。図３は、本発明の第２の実施例の動作を説明す
るためのタイミングチャートである。
【００３５】第１、第２のテスト制御信号ＴＥＳＴ１、
ＴＥＳＴ２を変化させるタイミングにより、出力ＯＵＴ
の遅延が変化するが、第１、第２のテスト制御信号ＴＥ
ＳＴ、ＴＥＳＴ２と、出力イネーブル信号ＥＮの論理レ
ベルの変化のタイミングを細かくずらして測定し、出力
ＯＵＴの変化タイミングとの相関を求める。例えば図３
に示すように、時刻ｔ１において、第２のテスト制御信
号ＴＥＳＴ２はＬｏｗレベルのままとし、出力イネーブ
ル信号ＥＮ及び第１のテスト制御信号ＴＥＳＴ１を所定
のタイミングでＬｏｗレベルに変化させると、出力ＯＵ
ＴはＨｉｇｈレベルとなる。本発明の第２の実施例にお
いては、第１、第２のテスト制御信号ＴＥＳＴ１、ＴＥ
ＳＴ２は同一タイミングでに変化することはなく、出力
ＯＵＴにつながるトランジスタ１、２の同時オン状態が
回避できるため、前記実施例よりも、さらに高精度に測
定することが可能となり、遅延時間の測定精度を向上さ
せる。
ＴＥＳＴ２を変化させるタイミングにより、出力ＯＵＴ
の遅延が変化するが、第１、第２のテスト制御信号ＴＥ
ＳＴ、ＴＥＳＴ２と、出力イネーブル信号ＥＮの論理レ
ベルの変化のタイミングを細かくずらして測定し、出力
ＯＵＴの変化タイミングとの相関を求める。例えば図３
に示すように、時刻ｔ１において、第２のテスト制御信
号ＴＥＳＴ２はＬｏｗレベルのままとし、出力イネーブ
ル信号ＥＮ及び第１のテスト制御信号ＴＥＳＴ１を所定
のタイミングでＬｏｗレベルに変化させると、出力ＯＵ
ＴはＨｉｇｈレベルとなる。本発明の第２の実施例にお
いては、第１、第２のテスト制御信号ＴＥＳＴ１、ＴＥ
ＳＴ２は同一タイミングでに変化することはなく、出力
ＯＵＴにつながるトランジスタ１、２の同時オン状態が
回避できるため、前記実施例よりも、さらに高精度に測
定することが可能となり、遅延時間の測定精度を向上さ
せる。
【００３６】また、第１、第２のテスト制御信号ＴＥＳ
Ｔ１、ＴＥＳＴ２に与える電圧を調節することにより、
それぞれトランジスタ１、２に流れる電流の量が調節で
きるため、最適な測定点を調整することができる。さら
に、第１、第２のテスト制御信号ＴＥＳＴ１、ＴＥＳＴ
２に与えるＨｉｇｈレベル、Ｌｏｗレベル電圧を調節す
ることによりトランジスタ１、２を、プルアップ、プル
ダウン抵抗として、前記実施例のように使用することが
できる。
Ｔ１、ＴＥＳＴ２に与える電圧を調節することにより、
それぞれトランジスタ１、２に流れる電流の量が調節で
きるため、最適な測定点を調整することができる。さら
に、第１、第２のテスト制御信号ＴＥＳＴ１、ＴＥＳＴ
２に与えるＨｉｇｈレベル、Ｌｏｗレベル電圧を調節す
ることによりトランジスタ１、２を、プルアップ、プル
ダウン抵抗として、前記実施例のように使用することが
できる。
【００３７】なお、本発明は、上記各実施例に限定され
るものでなく、本発明の原理の準ずる範囲内での適宜変
形を含むことは勿論である。例えば、３ステートバッフ
ァ回路は、３ステート反転バッファであってもよく、ま
たイネーブル制御信号ＥＮの活性化に対応する論理レベ
ル等も上記実施例に限定されるものでない。
るものでなく、本発明の原理の準ずる範囲内での適宜変
形を含むことは勿論である。例えば、３ステートバッフ
ァ回路は、３ステート反転バッファであってもよく、ま
たイネーブル制御信号ＥＮの活性化に対応する論理レベ
ル等も上記実施例に限定されるものでない。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
３ステートバッファ回路の出力に、テスト用のプルアッ
プ・プルダウン用トランジスタを備え、プルアップ・プ
ルダウン用トランジスタをオン・オフ制御することによ
り、３ステートバッファ出力のターンオン・オフ時間、
及び、デバイス内部配線遅延時間を、実配線経路で正確
に測定することができる、という効果を奏する。
３ステートバッファ回路の出力に、テスト用のプルアッ
プ・プルダウン用トランジスタを備え、プルアップ・プ
ルダウン用トランジスタをオン・オフ制御することによ
り、３ステートバッファ出力のターンオン・オフ時間、
及び、デバイス内部配線遅延時間を、実配線経路で正確
に測定することができる、という効果を奏する。
【００３９】また、本発明によれば、デバイス内部にテ
スト回路を設けたため、外付け素子や、特殊な測定装置
を使用しなくても、正確に遅延時間を測定することがで
きる、という効果を奏する。
スト回路を設けたため、外付け素子や、特殊な測定装置
を使用しなくても、正確に遅延時間を測定することがで
きる、という効果を奏する。
【図１】本発明の一実施例の出力バッファ回路の構成を
示す図である。
示す図である。
【図２】本発明の第１の実施例の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図３】本発明の第２の実施例の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図４】従来の出力バッファ回路の一例を示す図であ
る。
る。
１ Ｐチャネルトランジスタ ２ Ｎチャネルトランジスタ ３ ３ステートバッファ Ｄ ３ステートバッファのデータ入力 ＥＮ ３ステートバッファのイネーブル信号 ＴＥＳＴ１ 第１のテスト制御信号 ＴＥＳＴ２ 第２のテスト制御信号
Claims (5)
- 【請求項１】３ステートバッファ回路の出力に、テスト
制御信号でそれぞれオン・オフ制御されるプルアップ用
トランジスタ及びプルダウン用トランジスタを接続して
なることを特徴とする出力バッファ回路。 - 【請求項２】出力イネーブル信号のレベルにより入力デ
ータ値を出力するか、出力がハイ・インピーダンス状態
となる３ステートバッファ回路の出力端子と、高位側電
源との間に第１のテスト制御信号を制御端子に入力する
第１のトランジスタを接続し、前記出力端子と、低位側
電源との間に第２のテスト制御信号を制御端子に入力す
る第２のトランジスタを接続してなる、ことを特徴とす
る出力バッファ回路。 - 【請求項３】前記第１、第２のテスト制御信号により、
通常動作時には、前記第１、第２のトランジスタが非導
通状態とされ、テスト時、前記第１、２のトランジスタ
のうち一方をオフ状態、他方をオン状態に制御して、前
記出力端子の高／低レベルの遷移から前記３ステートバ
ッファのＡＣ特性が測定される、ことを特徴とする請求
項２記載の出力バッファ回路。 - 【請求項４】前記第１、第２のトランジスタの電流駆動
能力が、前記３ステートバッファ回路の出力段トランジ
スタの電流駆動能力と比べて小さく設定されているか、
ほぼ同等とされている、ことを特徴とする請求項２又は
３記載の出力バッファ回路。 - 【請求項５】前記第１のトランジスタがＰチャネルトラ
ンジスタ、前記第２のトランジスタがＮチャネルトラン
ジスタよりなることを特徴とする請求項４記載の出力バ
ッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22847098A JP3189798B2 (ja) | 1998-08-13 | 1998-08-13 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22847098A JP3189798B2 (ja) | 1998-08-13 | 1998-08-13 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000055989A true JP2000055989A (ja) | 2000-02-25 |
| JP3189798B2 JP3189798B2 (ja) | 2001-07-16 |
Family
ID=16876992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22847098A Expired - Fee Related JP3189798B2 (ja) | 1998-08-13 | 1998-08-13 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189798B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7511506B2 (en) | 2006-01-06 | 2009-03-31 | Nec Electronics Corporation | Semiconductor testing system and testing method |
-
1998
- 1998-08-13 JP JP22847098A patent/JP3189798B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7511506B2 (en) | 2006-01-06 | 2009-03-31 | Nec Electronics Corporation | Semiconductor testing system and testing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3189798B2 (ja) | 2001-07-16 |
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