JPH08154048A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08154048A JPH08154048A JP7018045A JP1804595A JPH08154048A JP H08154048 A JPH08154048 A JP H08154048A JP 7018045 A JP7018045 A JP 7018045A JP 1804595 A JP1804595 A JP 1804595A JP H08154048 A JPH08154048 A JP H08154048A
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- JP
- Japan
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- input
- power supply
- buffer
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Abstract
(57)【要約】
【目的】本発明は、入力側がプルアップもしくはプルダ
ウンされた入力バッファを備えた半導体集積回路に関
し、十分なＩddq テストを行う構成を備える。 【構成】プルアップ抵抗６０Ｃを、出力バッファ４０用
の電源ＶDD1 と入力バッファ２０の入力側との間に配置
した。又は、プルアップ抵抗６０Ｅを電源ＶDD1，ＶDD2
とは独立した電源ピンに接続した。
ウンされた入力バッファを備えた半導体集積回路に関
し、十分なＩddq テストを行う構成を備える。 【構成】プルアップ抵抗６０Ｃを、出力バッファ４０用
の電源ＶDD1 と入力バッファ２０の入力側との間に配置
した。又は、プルアップ抵抗６０Ｅを電源ＶDD1，ＶDD2
とは独立した電源ピンに接続した。
Description
【０００１】
【産業上の利用分野】本発明は、入力側がプルアップも
しくはプルダウンされる入力バッファを備えた半導体集
積回路に関する。
しくはプルダウンされる入力バッファを備えた半導体集
積回路に関する。
【０００２】
【従来の技術】従来より、信号入力ピンが外部回路に接
続されていない場合に、入力バッファの論理を‘Ｈ’レ
ベルもしくは‘Ｌ’レベルに固定しておくために、入力
バッファの入力端をプルアップもしくはプルダウンする
技術が知られている。図４は、入力バッファの入力端が
プルアップされた従来の回路の一例を示した回路図であ
る。
続されていない場合に、入力バッファの論理を‘Ｈ’レ
ベルもしくは‘Ｌ’レベルに固定しておくために、入力
バッファの入力端をプルアップもしくはプルダウンする
技術が知られている。図４は、入力バッファの入力端が
プルアップされた従来の回路の一例を示した回路図であ
る。
【０００３】入力パッド１０と入力バッファ２０、およ
び入力バッファ２０と内部回路３０が接続されており、
図示しない信号入力ピンおよび入力パッド１０を経由し
て入力された信号は入力バッファ２０を経由して内部回
路３０に入力される。内部回路３０では、入力信号に応
じた演算が実行され、その演算結果は出力バッファ４
０，出力パッド５０を経由し、さらに図示しない信号出
力ピンを経由して外部に出力される。ここで、信号入力
ピンがどこにも接続されず入力バッファの入力側の論理
が定まらない状態が生じることが予想される場合に、そ
の入力バッファの入力側と電源との間に、この例では抵
抗６０Ａが配置されており、信号入力ピンがどこにも接
続されない場合には、その入力バッファの入力側が
‘Ｈ’レベルに固定されるようになっている。
び入力バッファ２０と内部回路３０が接続されており、
図示しない信号入力ピンおよび入力パッド１０を経由し
て入力された信号は入力バッファ２０を経由して内部回
路３０に入力される。内部回路３０では、入力信号に応
じた演算が実行され、その演算結果は出力バッファ４
０，出力パッド５０を経由し、さらに図示しない信号出
力ピンを経由して外部に出力される。ここで、信号入力
ピンがどこにも接続されず入力バッファの入力側の論理
が定まらない状態が生じることが予想される場合に、そ
の入力バッファの入力側と電源との間に、この例では抵
抗６０Ａが配置されており、信号入力ピンがどこにも接
続されない場合には、その入力バッファの入力側が
‘Ｈ’レベルに固定されるようになっている。
【０００４】また出力バッファ４０は大電力を必要とし
ノイズが発生しやすいことから、通常、出力バッファ４
０の電源ＶDD1 と入力バッファ２０および内部回路３０
の電源ＶDD2 は、互いに別系統の電源として配線されて
いる。プルアップ用の抵抗６０Ａは、入力バッファ２０
に属するものとして、入力バッファ２０の電源ＶDD2と
入力バッファ２０の入力側との間に配置される。
ノイズが発生しやすいことから、通常、出力バッファ４
０の電源ＶDD1 と入力バッファ２０および内部回路３０
の電源ＶDD2 は、互いに別系統の電源として配線されて
いる。プルアップ用の抵抗６０Ａは、入力バッファ２０
に属するものとして、入力バッファ２０の電源ＶDD2と
入力バッファ２０の入力側との間に配置される。
【０００５】図５は、従来の他の例を示した回路図であ
る。この図５では、図４に示す抵抗６０Ａに代わり、ト
ランジスタ６０Ｂが備えられている。このようにトラン
ジスタを介在させてプルアップすることも行われる。
る。この図５では、図４に示す抵抗６０Ａに代わり、ト
ランジスタ６０Ｂが備えられている。このようにトラン
ジスタを介在させてプルアップすることも行われる。
【０００６】
【発明が解決しようとする課題】半導体集積回路のテス
ト手法の１つに、いわゆるＩddq テストが存在する。こ
れは、静止状態にある半導体集積回路に流れる電源電流
を測定するテスト法であり、静止状態にある半導体集積
回路に所定値を越える電源電流が流れた場合にその半導
体集積回路に何らかの不良があると判定するものであ
る。
ト手法の１つに、いわゆるＩddq テストが存在する。こ
れは、静止状態にある半導体集積回路に流れる電源電流
を測定するテスト法であり、静止状態にある半導体集積
回路に所定値を越える電源電流が流れた場合にその半導
体集積回路に何らかの不良があると判定するものであ
る。
【０００７】ところが、図４，図５のようにプルアップ
用の抵抗６０Ａないしトランジスタ６０Ｂを備えた場合
に、入力パッド１０に‘Ｌ’レベルの信号を印加する
と、電源ＶDD2 →抵抗６０Ａないしトランジスタ６０Ｂ
→入力パッド１０の経路で電流が流れてしまい、Ｉddq
テストが不可能であり、入力パッドに‘Ｈ’レベルの信
号を印加した状態のＩddq テストしか実行できず、不良
検出能力が不足するという問題がある。
用の抵抗６０Ａないしトランジスタ６０Ｂを備えた場合
に、入力パッド１０に‘Ｌ’レベルの信号を印加する
と、電源ＶDD2 →抵抗６０Ａないしトランジスタ６０Ｂ
→入力パッド１０の経路で電流が流れてしまい、Ｉddq
テストが不可能であり、入力パッドに‘Ｈ’レベルの信
号を印加した状態のＩddq テストしか実行できず、不良
検出能力が不足するという問題がある。
【０００８】尚、上記例では、プルアップの場合につい
て説明したが、プルダウンの場合も同様である。本発明
は、プルアップ、もしくはプルアップとプルダウンとの
双方が可能であって、かつ十分なＩddq テストを行うこ
とのできる半導体集積回路を提供することを目的とす
る。
て説明したが、プルダウンの場合も同様である。本発明
は、プルアップ、もしくはプルアップとプルダウンとの
双方が可能であって、かつ十分なＩddq テストを行うこ
とのできる半導体集積回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明の第１の半導体集積回路は、入力側をプルアップする
プルアップ用素子を有する入力バッファと、入力バッフ
ァを経由して入力された信号に応じて所要の回路動作を
実行する内部回路と、内部回路からの出力信号を入力し
その出力信号を外部に向けて出力する出力バッファと、
入力バッファおよび内部回路を駆動する第１の電力を入
力する第１の電源ピンと、出力バッファを駆動する第２
の電力を入力する第２の電源ピンとを有する半導体集積
回路において、上記入力バッファの入力側をプルアップ
するプルアップ用素子が、上記第２の電源ピンから入力
された第２の電力を、その入力バッファの入力側に供給
するものであることを特徴とする。
明の第１の半導体集積回路は、入力側をプルアップする
プルアップ用素子を有する入力バッファと、入力バッフ
ァを経由して入力された信号に応じて所要の回路動作を
実行する内部回路と、内部回路からの出力信号を入力し
その出力信号を外部に向けて出力する出力バッファと、
入力バッファおよび内部回路を駆動する第１の電力を入
力する第１の電源ピンと、出力バッファを駆動する第２
の電力を入力する第２の電源ピンとを有する半導体集積
回路において、上記入力バッファの入力側をプルアップ
するプルアップ用素子が、上記第２の電源ピンから入力
された第２の電力を、その入力バッファの入力側に供給
するものであることを特徴とする。
【００１０】また上記目的を達成する本発明の第２半導
体集積回路は、入力側に、その入力側をプルアップもし
くはプルダウンする抵抗素子の一端が接続された入力バ
ッファと、該入力バッファを経由して入力された信号に
応じて所要の回路動作を実行する内部回路とを備えた半
導体集積回路において、上記内部回路に電力を供給する
第１の電源ピンと、上記第１の電源ピンとは別に設けら
れた、上記抵抗素子の上記一端とは反対側の他端に所定
の電圧を印加する第２の電源ピンとを備えたことを特徴
とする。
体集積回路は、入力側に、その入力側をプルアップもし
くはプルダウンする抵抗素子の一端が接続された入力バ
ッファと、該入力バッファを経由して入力された信号に
応じて所要の回路動作を実行する内部回路とを備えた半
導体集積回路において、上記内部回路に電力を供給する
第１の電源ピンと、上記第１の電源ピンとは別に設けら
れた、上記抵抗素子の上記一端とは反対側の他端に所定
の電圧を印加する第２の電源ピンとを備えたことを特徴
とする。
【００１１】
【作用】本発明の第１の半導体集積回路は、プルアップ
用素子が、出力バッファ用の電源から供給された電力を
入力バッファ入力側に供給するもの、即ち、出力バッフ
ァ用の電源と入力バッファの入力側との間にプルアップ
用素子を配置したものであるため、プルアップ用素子を
配置したことにより余計に流れる電源は出力バッファ用
の電源の方であり、内部回路用の電源電流に影響はな
く、したがって内部回路の十分なＩddq テストが可能と
なる。
用素子が、出力バッファ用の電源から供給された電力を
入力バッファ入力側に供給するもの、即ち、出力バッフ
ァ用の電源と入力バッファの入力側との間にプルアップ
用素子を配置したものであるため、プルアップ用素子を
配置したことにより余計に流れる電源は出力バッファ用
の電源の方であり、内部回路用の電源電流に影響はな
く、したがって内部回路の十分なＩddq テストが可能と
なる。
【００１２】また、本発明の第２の半導体集積回路は、
上記抵抗素子の一端が入力バッファの入力側に接続され
るとともに、上記抵抗素子の他端が、内部回路用の電力
を供するための第１の電源ピンとは別の第２の電源ピン
に接続されたものであるため、Ｉddq テスト時にはその
第２の電源ピンを、たとえばハイインピーダンス状態に
浮かしておくこと等により、‘Ｈ’レベルと‘Ｌ’レベ
ルとの双方の信号入力が可能となり、十分なＩddq テス
トが可能となる。通常の動作時には、その第２の電源ピ
ンからは、例えばプルアップの場合、所定の‘Ｈ’レベ
ルの電圧が入力される。
上記抵抗素子の一端が入力バッファの入力側に接続され
るとともに、上記抵抗素子の他端が、内部回路用の電力
を供するための第１の電源ピンとは別の第２の電源ピン
に接続されたものであるため、Ｉddq テスト時にはその
第２の電源ピンを、たとえばハイインピーダンス状態に
浮かしておくこと等により、‘Ｈ’レベルと‘Ｌ’レベ
ルとの双方の信号入力が可能となり、十分なＩddq テス
トが可能となる。通常の動作時には、その第２の電源ピ
ンからは、例えばプルアップの場合、所定の‘Ｈ’レベ
ルの電圧が入力される。
【００１３】尚、この第２の半導体集積回路の場合、第
２の電源ピンが余計に増えることになるが、その半導体
集積回路全体についてプルアップ用として１つ、プルダ
ウン用として１つで済み、ピン数の増加はわずかであ
る。
２の電源ピンが余計に増えることになるが、その半導体
集積回路全体についてプルアップ用として１つ、プルダ
ウン用として１つで済み、ピン数の増加はわずかであ
る。
【００１４】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の第１の半導体集積回路の一実施例の回路
図である。前述した従来例（図４〜図５参照）との相違
点について説明する。図１に示す回路には入力バッファ
２０の入力側をプルアップするプルアップ抵抗６０Ｃが
備えられているが、このプルアップ抵抗６０Ｃは、出力
バッファ４０用の電源ＶDD1 と入力バッファ２０の入力
側との間に配置されている。
１は、本発明の第１の半導体集積回路の一実施例の回路
図である。前述した従来例（図４〜図５参照）との相違
点について説明する。図１に示す回路には入力バッファ
２０の入力側をプルアップするプルアップ抵抗６０Ｃが
備えられているが、このプルアップ抵抗６０Ｃは、出力
バッファ４０用の電源ＶDD1 と入力バッファ２０の入力
側との間に配置されている。
【００１５】Ｉddq テストの際、出力バッファ４０用の
電源ＶDD1 の電流は増えるが、測定したいのは内部回路
３０用の電源ＶDD2 の電流であり、したがって、正確な
Ｉdd q テストが可能となる。図２は、本発明の第１の半
導体集積回路の他の実施例の回路図である。ここには、
図１に示すプルアップ用抵抗６０Ｃに代わり、プルアッ
プ用トランジスタ６０Ｄが備えられており、このプルア
ップ用トランジスタ６０Ｄには、図１に示すプルアップ
用抵抗６０Ｃと同様、出力バッファ用の電源ＶDD1 から
の電力が供給される。したがってこの図２に示す例にお
いても、図１に示す例と同様、正確なＩddq テストが可
能となる。
電源ＶDD1 の電流は増えるが、測定したいのは内部回路
３０用の電源ＶDD2 の電流であり、したがって、正確な
Ｉdd q テストが可能となる。図２は、本発明の第１の半
導体集積回路の他の実施例の回路図である。ここには、
図１に示すプルアップ用抵抗６０Ｃに代わり、プルアッ
プ用トランジスタ６０Ｄが備えられており、このプルア
ップ用トランジスタ６０Ｄには、図１に示すプルアップ
用抵抗６０Ｃと同様、出力バッファ用の電源ＶDD1 から
の電力が供給される。したがってこの図２に示す例にお
いても、図１に示す例と同様、正確なＩddq テストが可
能となる。
【００１６】図３は、本発明の第２の半導体集積回路の
一実施例の回路図である。図３に示す回路には、入力バ
ッファ２０の入力側に一端が接続されるとともに他端が
電源パッド１１に接続された抵抗素子が備えられてお
り、この電源パッド１１は図示しない電源ピンに接続さ
れている。この電源ピンは、入力バッファ２０および内
部回路３０に電力を供給する電源ＶDD2 のための電源ピ
ンおよび出力バッファ４０に電力を供給する電源ＶDD1
のための電源ピンとは別に設けられている。
一実施例の回路図である。図３に示す回路には、入力バ
ッファ２０の入力側に一端が接続されるとともに他端が
電源パッド１１に接続された抵抗素子が備えられてお
り、この電源パッド１１は図示しない電源ピンに接続さ
れている。この電源ピンは、入力バッファ２０および内
部回路３０に電力を供給する電源ＶDD2 のための電源ピ
ンおよび出力バッファ４０に電力を供給する電源ＶDD1
のための電源ピンとは別に設けられている。
【００１７】この電源パッド１１をフローティング状態
にしておくと入力バッファ２０の入力側はプルアップも
プルダウンもされていない状態となり、入力パッド１０
から‘Ｈ’レベルの信号および‘Ｌ’レベルの信号のい
ずれを入力してもＩddq テストが可能となる。この図３
に示す回路を実際に動作させるときは電源パッド１１か
らは、プルアップの場合は‘Ｈ’レベル、プルダウンの
場合は‘Ｌ’レベルの電圧が入力される。
にしておくと入力バッファ２０の入力側はプルアップも
プルダウンもされていない状態となり、入力パッド１０
から‘Ｈ’レベルの信号および‘Ｌ’レベルの信号のい
ずれを入力してもＩddq テストが可能となる。この図３
に示す回路を実際に動作させるときは電源パッド１１か
らは、プルアップの場合は‘Ｈ’レベル、プルダウンの
場合は‘Ｌ’レベルの電圧が入力される。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
入力バッファのプルアップ、ないしプルアップとプルダ
ウンとの双方と、十分なＩddq テストとを両立させるこ
とができる。
入力バッファのプルアップ、ないしプルアップとプルダ
ウンとの双方と、十分なＩddq テストとを両立させるこ
とができる。
【図１】本発明の第１の半導体集積回路の一実施例の回
路図である。
路図である。
【図２】本発明の第１の半導体集積回路の他の実施例の
回路図である。
回路図である。
【図３】本発明の第２の半導体集積回路の一実施例の回
路図である。
路図である。
【図４】入力バッファの入力端がプルアップされた従来
の回路の一例を示した回路図である。
の回路の一例を示した回路図である。
【図５】従来の他の例を示した回路図である。
１０ 入力パッド １１ 電源パッド ２０ 入力バッファ ３０ 内部回路 ４０ 出力バッファ ５０ 出力パッド ６０Ａ，６０Ｃ プルアップ用抵抗 ６０Ｂ，６０Ｄ プルアップ用トランジスタ ６０Ｅ 抵抗素子
Claims (2)
- 【請求項１】 入力側をプルアップするプルアップ用素
子を有する入力バッファと、該入力バッファを経由して
入力された信号に応じて所要の回路動作を実行する内部
回路と、該内部回路からの出力信号を入力し該出力信号
を外部に向けて出力する出力バッファと、前記入力バッ
ファおよび前記内部回路を駆動する第１の電力を入力す
る第１の電源ピンと、前記出力バッファを駆動する第２
の電力を入力する第２の電源ピンとを有する半導体集積
回路において、 前記プルアップ用素子が、前記第２の電源ピンから入力
された前記第２の電力を、該入力バッファの入力側に供
給するものであることを特徴とする半導体集積回路。 - 【請求項２】 入力側に、該入力側をプルアップもしく
はプルダウンする抵抗素子の一端が接続された入力バッ
ファと、該入力バッファを経由して入力された信号に応
じて所要の回路動作を実行する内部回路とを備えた半導
体集積回路において、 前記内部回路に電力を供給する第１の電源ピンと、 前記第１の電源ピンとは別に設けられた、前記抵抗素子
の前記一端とは反対側の他端に所定の電圧を印加する第
２の電源ピンとを備えたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7018045A JPH08154048A (ja) | 1994-09-29 | 1995-02-06 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23537094 | 1994-09-29 | ||
| JP6-235370 | 1994-09-29 | ||
| JP7018045A JPH08154048A (ja) | 1994-09-29 | 1995-02-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08154048A true JPH08154048A (ja) | 1996-06-11 |
Family
ID=26354659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7018045A Pending JPH08154048A (ja) | 1994-09-29 | 1995-02-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08154048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809676B1 (ko) * | 2001-01-30 | 2008-03-07 | 소니 가부시끼 가이샤 | 수신방법, 수신장치 및 전송시스템 |
-
1995
- 1995-02-06 JP JP7018045A patent/JPH08154048A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809676B1 (ko) * | 2001-01-30 | 2008-03-07 | 소니 가부시끼 가이샤 | 수신방법, 수신장치 및 전송시스템 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991207 |