JPH07270497A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07270497A JPH07270497A JP6061588A JP6158894A JPH07270497A JP H07270497 A JPH07270497 A JP H07270497A JP 6061588 A JP6061588 A JP 6061588A JP 6158894 A JP6158894 A JP 6158894A JP H07270497 A JPH07270497 A JP H07270497A
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- JP
- Japan
- Prior art keywords
- power supply
- test
- semiconductor integrated
- integrated circuit
- resistance element
- Prior art date
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- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路の良否判断のためのテストの
容易化を図る。 【構成】 抵抗素子と入力バッファとの間に介在するス
イッチ素子を出力バッファ用の電源配線に電源を印加し
て導通し、このスイッチ素子を出力バッファ用の電源配
線をグラウンド電位にして遮断する。
容易化を図る。 【構成】 抵抗素子と入力バッファとの間に介在するス
イッチ素子を出力バッファ用の電源配線に電源を印加し
て導通し、このスイッチ素子を出力バッファ用の電源配
線をグラウンド電位にして遮断する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、詳細には、半導体集積回路のテストの容易化が図ら
れた半導体集積回路に関する。
し、詳細には、半導体集積回路のテストの容易化が図ら
れた半導体集積回路に関する。
【０００２】
【従来の技術】近年の半導体集積回路の高集積化に伴
い、生産された半導体集積回路の良否を効率よくテスト
する技術が、益々重要となっている。この技術の一環と
して、半導体集積回路に対して評価用のテストパターン
を印加し、この印加されたテストパターンにより半導体
集積回路内の各素子に流れる電流が安定する、いわゆる
静止状態と呼ばれる状態における定常電流（ＩDDQ ）を
測定し、半導体集積回路の良否判断を行うテスト（以下
ＩDDQ テスト）が提案されている。
い、生産された半導体集積回路の良否を効率よくテスト
する技術が、益々重要となっている。この技術の一環と
して、半導体集積回路に対して評価用のテストパターン
を印加し、この印加されたテストパターンにより半導体
集積回路内の各素子に流れる電流が安定する、いわゆる
静止状態と呼ばれる状態における定常電流（ＩDDQ ）を
測定し、半導体集積回路の良否判断を行うテスト（以下
ＩDDQ テスト）が提案されている。
【０００３】このＩDDQ テストでは、例えば半導体集積
回路の製造工程において、洗浄が不十分でありチップ上
に異物が混入した場合のリーク電流が容易に検出され
る。また、このＩDDQ テストは、半導体集積回路の論理
レベルを比較判定して半導体集積回路の良否判断を行う
テストと比べ、大規模回路に対する困難性も少ないた
め、近年益々重要視されている。
回路の製造工程において、洗浄が不十分でありチップ上
に異物が混入した場合のリーク電流が容易に検出され
る。また、このＩDDQ テストは、半導体集積回路の論理
レベルを比較判定して半導体集積回路の良否判断を行う
テストと比べ、大規模回路に対する困難性も少ないた
め、近年益々重要視されている。
【０００４】この、ＩDDQ テストに採用される評価用の
テストパターンは、例えばユーザーが作成した多種の機
能テスト用のテストパターンから選択されているが、こ
の評価用テストパターンのうち、あるテストパターンが
印加されると半導体集積回路内の素子に大きな電流が流
れる場合には、ＩDDQ テストとして有効なテストが行わ
れないため選択されず、また、回路が不安定になる場合
にも、選択されることはない。
テストパターンは、例えばユーザーが作成した多種の機
能テスト用のテストパターンから選択されているが、こ
の評価用テストパターンのうち、あるテストパターンが
印加されると半導体集積回路内の素子に大きな電流が流
れる場合には、ＩDDQ テストとして有効なテストが行わ
れないため選択されず、また、回路が不安定になる場合
にも、選択されることはない。
【０００５】
【発明が解決しようとする課題】上述したように、Ｉ
DDQ テストにおいては、半導体集積回路の素子に大きな
電流が流れるテストパターン以外のパターンから選択さ
れている。これによる弊害を図６を参照して説明する。
図６は、従来の半導体集積回路の、プルアップ用の抵抗
素子を備えた入力バッファの回路図である。
DDQ テストにおいては、半導体集積回路の素子に大きな
電流が流れるテストパターン以外のパターンから選択さ
れている。これによる弊害を図６を参照して説明する。
図６は、従来の半導体集積回路の、プルアップ用の抵抗
素子を備えた入力バッファの回路図である。
【０００６】入力バッファ１４の入力には、パッド１１
と、半導体集積回路の内部回路用の電源ＩＣＶDDへプル
アップされた抵抗素子１５とが接続されている。ここ
で、パッド１１にテストパターンの信号として‘Ｌ’が
入力されると、抵抗素子１５には電源ＩＣＶDDからパッ
ド１１へ電流が流れる。この電流は、ＩDD Q テストの測
定電流としては極めて大きく、良否判断が困難なため、
この‘Ｌ’レベルのテストパターンが選択されることは
ない。
と、半導体集積回路の内部回路用の電源ＩＣＶDDへプル
アップされた抵抗素子１５とが接続されている。ここ
で、パッド１１にテストパターンの信号として‘Ｌ’が
入力されると、抵抗素子１５には電源ＩＣＶDDからパッ
ド１１へ電流が流れる。この電流は、ＩDD Q テストの測
定電流としては極めて大きく、良否判断が困難なため、
この‘Ｌ’レベルのテストパターンが選択されることは
ない。
【０００７】また、抵抗素子１５がグラウンドにプルダ
ウンされた場合にも、パッド１１にテストパターンの信
号として‘Ｈ’が入力されると、パッド１１からこの抵
抗素子１１を介してグラウンドに大きな電流が流れ、良
否判断がやはり困難なため、この‘Ｈ’レベルのテスト
パターンも選択されることはない。しかし、このように
テストパターンが選択されず、そのままＩDDQ テストが
行われると、入力バッファ１４の出力側以降の回路は、
‘Ｈ’レベルもしくは‘Ｌ’レベルいずれか一方の信号
のみのテストとなり、十分にテストされないため、これ
を補うための多数の複雑なテストパターンの選択や生成
が必要となり、煩雑で手間がかかりテスト時間も長くな
るという問題点がある。
ウンされた場合にも、パッド１１にテストパターンの信
号として‘Ｈ’が入力されると、パッド１１からこの抵
抗素子１１を介してグラウンドに大きな電流が流れ、良
否判断がやはり困難なため、この‘Ｈ’レベルのテスト
パターンも選択されることはない。しかし、このように
テストパターンが選択されず、そのままＩDDQ テストが
行われると、入力バッファ１４の出力側以降の回路は、
‘Ｈ’レベルもしくは‘Ｌ’レベルいずれか一方の信号
のみのテストとなり、十分にテストされないため、これ
を補うための多数の複雑なテストパターンの選択や生成
が必要となり、煩雑で手間がかかりテスト時間も長くな
るという問題点がある。
【０００８】本発明は、上記事情に鑑み、半導体集積回
路の良否判断のためのテストの容易化が図られた半導体
集積回路を提供することを目的とする。
路の良否判断のためのテストの容易化が図られた半導体
集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、内部回路用の第１の電源配線
と、出力バッファ用の第２の電源配線とが互いに別系統
に備えられるとともに、入力バッファの入力側に、プル
アップ及び／又はプルダウン用の抵抗素子を備えた半導
体集積回路において、上記抵抗素子と上記入力バッファ
との間に介在する、上記第２の電源配線が上記出力バッ
ファを駆動する電源電位にあるときに導通し、その第２
の電源配線がグラウンド電位にあるときに遮断するスイ
ッチ素子を備えたことを特徴とするものである。
明の半導体集積回路は、内部回路用の第１の電源配線
と、出力バッファ用の第２の電源配線とが互いに別系統
に備えられるとともに、入力バッファの入力側に、プル
アップ及び／又はプルダウン用の抵抗素子を備えた半導
体集積回路において、上記抵抗素子と上記入力バッファ
との間に介在する、上記第２の電源配線が上記出力バッ
ファを駆動する電源電位にあるときに導通し、その第２
の電源配線がグラウンド電位にあるときに遮断するスイ
ッチ素子を備えたことを特徴とするものである。
【００１０】
【作用】本発明の半導体集積回路は、上記構成により、
第２の電源配線がグラウンド電位にあるときに抵抗素子
を遮断するスイッチ素子を備えているため、プルアップ
やプルダウン用の抵抗素子に電流が流れることなく、容
易にテストされ、信頼性が向上する。
第２の電源配線がグラウンド電位にあるときに抵抗素子
を遮断するスイッチ素子を備えているため、プルアップ
やプルダウン用の抵抗素子に電流が流れることなく、容
易にテストされ、信頼性が向上する。
【００１１】また、プルアップやプルダウン用の抵抗素
子を配慮した評価用のテストパターンの選択や生成が不
要となり、評価用のテストパターンの選択や生成時間が
短縮されるとともにテスト時間も短縮される。また、第
２の電源配線は、出力バッファ用の電源配線が用いられ
ているため、新たにテスト用端子を備えることもない。
さらに第２の電源配線が電源電位にあるときに抵抗素子
を導通するスイッチ素子を備えているため、従来の半導
体集積回路と同様に入力バッファにプルアップ及び／又
はプルダウン用の抵抗素子が接続され、これにより入力
インピーダンスが小さくなり、外来ノイズの影響が低減
されるとともに外部回路とのマッチングも容易となる。
子を配慮した評価用のテストパターンの選択や生成が不
要となり、評価用のテストパターンの選択や生成時間が
短縮されるとともにテスト時間も短縮される。また、第
２の電源配線は、出力バッファ用の電源配線が用いられ
ているため、新たにテスト用端子を備えることもない。
さらに第２の電源配線が電源電位にあるときに抵抗素子
を導通するスイッチ素子を備えているため、従来の半導
体集積回路と同様に入力バッファにプルアップ及び／又
はプルダウン用の抵抗素子が接続され、これにより入力
インピーダンスが小さくなり、外来ノイズの影響が低減
されるとともに外部回路とのマッチングも容易となる。
【００１２】
【実施例】以下、本発明の一実施例について説明する。
図１は、本発明の一実施例の半導体集積回路の、プルア
ップ用の抵抗素子を備えた入力バッファの回路図であ
る。図２は、本発明の一実施例の半導体集積回路の模式
図である。
図１は、本発明の一実施例の半導体集積回路の、プルア
ップ用の抵抗素子を備えた入力バッファの回路図であ
る。図２は、本発明の一実施例の半導体集積回路の模式
図である。
【００１３】先ず、図２を参照して説明する。図２に示
す内部回路２３の周辺には、内部回路２３用の電源配線
２１が配置されている。さらに、この電源配線２１の外
周辺には、出力バッファ用の電源配線２２が配置されて
いる。一般に、出力バッファは、多くの電流が駆動され
るとともに外部回路と接続され、外来ノイズ等も多いた
め、出力バッファ用の電源配線２２は、これら駆動電流
による電圧変動やノイズの影響を受けやすい。
す内部回路２３の周辺には、内部回路２３用の電源配線
２１が配置されている。さらに、この電源配線２１の外
周辺には、出力バッファ用の電源配線２２が配置されて
いる。一般に、出力バッファは、多くの電流が駆動され
るとともに外部回路と接続され、外来ノイズ等も多いた
め、出力バッファ用の電源配線２２は、これら駆動電流
による電圧変動やノイズの影響を受けやすい。
【００１４】一方、内部回路２３には、ＣＰＵコア等が
搭載されており、出力バッファの電源変動に伴なう誤動
作等を避ける必要がある。そこで、一般的に、図２に示
すように内部回路２３用の電源配線２１と出力バッファ
用の電源配線２２との双方が備えられている。次に、図
１を参照して説明する。
搭載されており、出力バッファの電源変動に伴なう誤動
作等を避ける必要がある。そこで、一般的に、図２に示
すように内部回路２３用の電源配線２１と出力バッファ
用の電源配線２２との双方が備えられている。次に、図
１を参照して説明する。
【００１５】図１に示す入力バッファ１４の入力には、
パッド１１と、スイッチ素子としてのＰチャンネルトラ
ンジスタ１２のドレインとが接続されている。また、こ
のＰチャンネルトランジスタ１２のソースには、抵抗素
子１５を介して半導体集積回路の内部回路用の、図２に
示す電源配線２１が接続され、この電源配線２１に電源
電圧ＩＣＶDDが印加される。さらに、Ｐチャンネルトラ
ンジスタ１２のゲートには、出力バッファ１３を介し
て、半導体集積回路の出力バッファ用の、図２に示す電
源配線２２が接続され、この電源配線２２に電源電圧Ｏ
ＵＴＶDDが印加される。
パッド１１と、スイッチ素子としてのＰチャンネルトラ
ンジスタ１２のドレインとが接続されている。また、こ
のＰチャンネルトランジスタ１２のソースには、抵抗素
子１５を介して半導体集積回路の内部回路用の、図２に
示す電源配線２１が接続され、この電源配線２１に電源
電圧ＩＣＶDDが印加される。さらに、Ｐチャンネルトラ
ンジスタ１２のゲートには、出力バッファ１３を介し
て、半導体集積回路の出力バッファ用の、図２に示す電
源配線２２が接続され、この電源配線２２に電源電圧Ｏ
ＵＴＶDDが印加される。
【００１６】ＩDDQ テストにおいて、図２に示す内部回
路２３を駆動するために電源電圧ＩＣＶDDが印加され
る。一方、出力バッファの電源電圧ＯＵＴＶDDは、グラ
ウンド電位にされる。すると、出力バッファ１３を介し
てＰチャンネルトランジスタ１２のゲートには、‘Ｈ’
レベルの信号が印加され、これによりＰチャンネルトラ
ンジスタ１２は、オフされ、抵抗素子１５に流れる電流
が遮断される。
路２３を駆動するために電源電圧ＩＣＶDDが印加され
る。一方、出力バッファの電源電圧ＯＵＴＶDDは、グラ
ウンド電位にされる。すると、出力バッファ１３を介し
てＰチャンネルトランジスタ１２のゲートには、‘Ｈ’
レベルの信号が印加され、これによりＰチャンネルトラ
ンジスタ１２は、オフされ、抵抗素子１５に流れる電流
が遮断される。
【００１７】ここで、パッド１１に、ＩDDQ テストのた
めの評価用のテストパターンとして‘Ｌ’レベルの信号
が入力されても、Ｐチャンネルトランジスタ１２はオフ
されているため、抵抗素子１５には電流が流れることも
なく、前述した図６において選択されず入力されなかっ
た‘Ｌ’レベルの信号も支障なく入力されるため、容易
にテスト化される。
めの評価用のテストパターンとして‘Ｌ’レベルの信号
が入力されても、Ｐチャンネルトランジスタ１２はオフ
されているため、抵抗素子１５には電流が流れることも
なく、前述した図６において選択されず入力されなかっ
た‘Ｌ’レベルの信号も支障なく入力されるため、容易
にテスト化される。
【００１８】図３は、本発明の一実施例の半導体集積回
路の、プルダウン用の抵抗素子を備えた入力バッファの
回路図である。図３に示す入力バッファ１４の入力に
は、パッド１１と、Ｎチャンネルトランジスタ３１のド
レインが接続されている。またＮチャンネルトランジス
タ３１のソースは抵抗素子１５を介してグラウンドに接
続されている。
路の、プルダウン用の抵抗素子を備えた入力バッファの
回路図である。図３に示す入力バッファ１４の入力に
は、パッド１１と、Ｎチャンネルトランジスタ３１のド
レインが接続されている。またＮチャンネルトランジス
タ３１のソースは抵抗素子１５を介してグラウンドに接
続されている。
【００１９】ここで、Ｎチャンネルトランジスタ３１の
ゲートの電源電圧ＯＵＴＶDDはグラウンド電位にされて
いるため、Ｎチャンネルトランジスタ３１はオフし、Ｉ
DDQテスト用のテストパターンとして‘Ｈ’レベルの信
号が入力されても抵抗素子１５には電流が流れることも
なく、図１に示したと同じように、容易にテストされ
る。
ゲートの電源電圧ＯＵＴＶDDはグラウンド電位にされて
いるため、Ｎチャンネルトランジスタ３１はオフし、Ｉ
DDQテスト用のテストパターンとして‘Ｈ’レベルの信
号が入力されても抵抗素子１５には電流が流れることも
なく、図１に示したと同じように、容易にテストされ
る。
【００２０】図４は、図１とは異なる、本発明の半導体
集積回路のプルアップ用の抵抗素子を備えた入力バッフ
ァの回路図である。図１に示すＰチャンネルトランジス
タ１２の代りに、このようにＣＭＯＳタイプのトランス
ファゲート４１を利用して、パッド１１に‘Ｌ’レベル
の信号が入力された場合に、抵抗素子１５に流れる電流
を遮断してもよい。
集積回路のプルアップ用の抵抗素子を備えた入力バッフ
ァの回路図である。図１に示すＰチャンネルトランジス
タ１２の代りに、このようにＣＭＯＳタイプのトランス
ファゲート４１を利用して、パッド１１に‘Ｌ’レベル
の信号が入力された場合に、抵抗素子１５に流れる電流
を遮断してもよい。
【００２１】尚、このトランスファゲート４１は、図３
に示す、プルダウン用の抵抗素子を備えた入力バッファ
回路に利用してもよい。前述したように、ＩDDQ テスト
においては、出力バッファ用の電源電圧ＯＵＴＶDDは、
グラウンド電位にされる。そこで、この場合の出力バッ
ファと入出力バッファの処置について図５を参照して説
明する。
に示す、プルダウン用の抵抗素子を備えた入力バッファ
回路に利用してもよい。前述したように、ＩDDQ テスト
においては、出力バッファ用の電源電圧ＯＵＴＶDDは、
グラウンド電位にされる。そこで、この場合の出力バッ
ファと入出力バッファの処置について図５を参照して説
明する。
【００２２】図５は、本発明の一実施例の半導体集積回
路の出力バッファや入出力バッファの回路図である。先
ず、図５（ａ）を参照して、出力バッファの処置につい
て説明する。図５（ａ）に示す出力バッファは、Ｐチャ
ンネルトランジスタ５１とＮチャンネルトランジスタ５
２から構成されている。Ｐチャンネルトランジスタ５１
のゲートは、Ｎチャンネルトランジスタ５２のゲートと
接続されている。また、Ｐチャンネルトランジスタ５１
のドレインはＮチャンネルトランジスタ５２のドレイン
と接続されている。
路の出力バッファや入出力バッファの回路図である。先
ず、図５（ａ）を参照して、出力バッファの処置につい
て説明する。図５（ａ）に示す出力バッファは、Ｐチャ
ンネルトランジスタ５１とＮチャンネルトランジスタ５
２から構成されている。Ｐチャンネルトランジスタ５１
のゲートは、Ｎチャンネルトランジスタ５２のゲートと
接続されている。また、Ｐチャンネルトランジスタ５１
のドレインはＮチャンネルトランジスタ５２のドレイン
と接続されている。
【００２３】さらに、Ｎチャンネルトランジスタ５２の
ソースはグラウンドと接続されている。ここで、ＩDDQ
テストのために電源電圧ＯＵＴＶDDがグラウンド電位に
されていても、これらＰチャンネルトランジスタ５１と
Ｎチャンネルトランジスタ５２の間の電位がなくなるの
みであり、このためＩDDQ テストには何ら支障はない。
ソースはグラウンドと接続されている。ここで、ＩDDQ
テストのために電源電圧ＯＵＴＶDDがグラウンド電位に
されていても、これらＰチャンネルトランジスタ５１と
Ｎチャンネルトランジスタ５２の間の電位がなくなるの
みであり、このためＩDDQ テストには何ら支障はない。
【００２４】次に、図５（ｂ）を参照して、入出力バッ
ファの処置について説明する。図５（ｂ）に示す入出力
バッファは、パッド１１と、入力バッファ１４と、出力
バッファ５３とから構成されている。出力バッファ５３
の出力と入力バッファ１４の入力が接続され、パッド１
１に引き出されている。ここで、出力バッファ５３のノ
ードＢに‘Ｌ’レベルの信号が入力されると、この入出
力バッファ５３は、出力バッファとして使用され、電源
電圧ＯＵＴＶDDがグラウンド電位にされると、前述の５
（ａ）と同様に電位がなくなる。すると、入力バッファ
１４には電源電圧ＩＣＶDDが印加されているため、この
入力バッファ１４の入力は不安定になり、入力バッファ
１４の電流が増加してしまう。そこで、これに対応する
処置として、出力バッファ５３に電源電圧ＯＵＴＶDDが
印加されていたら、出力バッファ５３から出力されるで
あろう信号レベルを示す出力期待値がパターン変換によ
り外部から印加される。これにより入力バッファ１４の
電流が増加することもない。また、出力バッファ５３の
ノードＢに’Ｈ’レベルの信号が入力され、この入出力
バッファ５３が入力バッファとして使用される場合に
は、パッド１１にＩDDQ 用のテストパターンが印加さ
れ、テストされる。
ファの処置について説明する。図５（ｂ）に示す入出力
バッファは、パッド１１と、入力バッファ１４と、出力
バッファ５３とから構成されている。出力バッファ５３
の出力と入力バッファ１４の入力が接続され、パッド１
１に引き出されている。ここで、出力バッファ５３のノ
ードＢに‘Ｌ’レベルの信号が入力されると、この入出
力バッファ５３は、出力バッファとして使用され、電源
電圧ＯＵＴＶDDがグラウンド電位にされると、前述の５
（ａ）と同様に電位がなくなる。すると、入力バッファ
１４には電源電圧ＩＣＶDDが印加されているため、この
入力バッファ１４の入力は不安定になり、入力バッファ
１４の電流が増加してしまう。そこで、これに対応する
処置として、出力バッファ５３に電源電圧ＯＵＴＶDDが
印加されていたら、出力バッファ５３から出力されるで
あろう信号レベルを示す出力期待値がパターン変換によ
り外部から印加される。これにより入力バッファ１４の
電流が増加することもない。また、出力バッファ５３の
ノードＢに’Ｈ’レベルの信号が入力され、この入出力
バッファ５３が入力バッファとして使用される場合に
は、パッド１１にＩDDQ 用のテストパターンが印加さ
れ、テストされる。
【００２５】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、 （１）第２の電源配線がグラウンド電位にされると、プ
ルアップやプルダウン用の抵抗素子を配慮することなく
評価用のテストパターンが容易に生成される。 （２）プルアップやプルダウン用の抵抗素子に伴なう回
路が短時間に容易にテストされるとともに信頼性も向上
する。 （３）プルアップやプルダウン用の抵抗素子を配慮した
評価用のテストパターンの選択や生成が不要のため、評
価用のテストパターンの選択、生成時間が短縮される。 （４）出力バッファ用の電源配線によりプルアップやプ
ルダウン用の抵抗素子が遮断されるため、新たにテスト
用端子を備えることもない。
積回路によれば、 （１）第２の電源配線がグラウンド電位にされると、プ
ルアップやプルダウン用の抵抗素子を配慮することなく
評価用のテストパターンが容易に生成される。 （２）プルアップやプルダウン用の抵抗素子に伴なう回
路が短時間に容易にテストされるとともに信頼性も向上
する。 （３）プルアップやプルダウン用の抵抗素子を配慮した
評価用のテストパターンの選択や生成が不要のため、評
価用のテストパターンの選択、生成時間が短縮される。 （４）出力バッファ用の電源配線によりプルアップやプ
ルダウン用の抵抗素子が遮断されるため、新たにテスト
用端子を備えることもない。
【図１】本発明の一実施例の半導体集積回路の、プルア
ップ用の抵抗素子を備えた入力バッファの回路図であ
る。
ップ用の抵抗素子を備えた入力バッファの回路図であ
る。
【図２】本発明の一実施例の半導体集積回路の模式図で
ある。
ある。
【図３】本発明の一実施例の半導体集積回路の、プルダ
ウン用の抵抗素子を備えた入力バッファの回路図であ
る。
ウン用の抵抗素子を備えた入力バッファの回路図であ
る。
【図４】図１とは異なる、本発明の実施例の半導体集積
回路の、プルアップ用の抵抗素子を備えた入力バッファ
の回路図である。
回路の、プルアップ用の抵抗素子を備えた入力バッファ
の回路図である。
【図５】本発明の一実施例の半導体集積回路の出力バッ
ファや入出力バッファの回路図である。
ファや入出力バッファの回路図である。
【図６】従来の半導体集積回路の、プルアップ用の抵抗
素子を備えた入力バッファの回路図である。
素子を備えた入力バッファの回路図である。
１１ パッド １２，５１ Ｐチャンネルトランジスタ ３１，５２ Ｎチャンネルトランジスタ １３，５３ 出力バッファ １４ 入力バッファ １５ 抵抗素子 ２１ 内部回路用の電源配線 ２２ 出力バッファ用の電源配線 ２３ 内部回路 ４１ トランスファゲート
Claims (1)
- 【請求項１】 内部回路用の第１の電源配線と、出力バ
ッファ用の第２の電源配線とが互いに別系統に備えられ
るとともに、入力バッファの入力側に、プルアップ及び
／又はプルダウン用の抵抗素子を備えた半導体集積回路
において、 前記抵抗素子と前記入力バッファとの間に介在する、前
記第２の電源配線が前記出力バッファを駆動する電源電
位にあるときに導通し、該第２の電源配線がグラウンド
電位にあるときに遮断するスイッチ素子を備えたことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061588A JPH07270497A (ja) | 1994-03-30 | 1994-03-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061588A JPH07270497A (ja) | 1994-03-30 | 1994-03-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07270497A true JPH07270497A (ja) | 1995-10-20 |
Family
ID=13175467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6061588A Withdrawn JPH07270497A (ja) | 1994-03-30 | 1994-03-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07270497A (ja) |
-
1994
- 1994-03-30 JP JP6061588A patent/JPH07270497A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |