JPS63186462A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63186462A JPS63186462A JP62018860A JP1886087A JPS63186462A JP S63186462 A JPS63186462 A JP S63186462A JP 62018860 A JP62018860 A JP 62018860A JP 1886087 A JP1886087 A JP 1886087A JP S63186462 A JPS63186462 A JP S63186462A
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- JP
- Japan
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- circuit
- bipolar
- power supply
- power source
- semiconductor integrated
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000012360 testing method Methods 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 abstract description 10
- 239000013078 crystal Substances 0.000 abstract description 9
- 230000007547 defect Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に関し、特にテスト工程時
においてＩＣ内部に存在する結晶欠陥の発見を可能にし
たＢｔＣＭＯＳ（バイポーラＣＭＯ３）ＩＣに関するも
のである。
においてＩＣ内部に存在する結晶欠陥の発見を可能にし
たＢｔＣＭＯＳ（バイポーラＣＭＯ３）ＩＣに関するも
のである。
第３図は従来のＢｔＣＭＯＳ（バイポーラＣＭＯＳ）Ｉ
Ｃにおける電源及びＧＮＤ配線の接続を示した図である
。図において、１はＣＭＯ３回路、２はバイポーラ回路
、３は電源端子、４はＧＮＤ端子であり、ＣＭＯ３回路
１とバイポーラ回路２は並列に接続されＧＮＤラインが
０Ｍ０３回路１とバイポーラ回路２で共通となっている
。
Ｃにおける電源及びＧＮＤ配線の接続を示した図である
。図において、１はＣＭＯ３回路、２はバイポーラ回路
、３は電源端子、４はＧＮＤ端子であり、ＣＭＯ３回路
１とバイポーラ回路２は並列に接続されＧＮＤラインが
０Ｍ０３回路１とバイポーラ回路２で共通となっている
。
この回路の電源電流に注目するとバイポーラ回路では常
に電流が流れるのに対し、０Ｍ０３回路では各トランジ
スタがオン又はオフのいずれかの状態で一定の時、電流
は流れない。しかし０Ｍ０８回路においても、結晶欠陥
等に起因してトランジスタのリークが発生するとこれが
電源電流として現れる。従って、０Ｍ０３回路の電源電
流を測定することによりＩＣ内部の結晶欠陥の有無を判
定することができる。
に電流が流れるのに対し、０Ｍ０３回路では各トランジ
スタがオン又はオフのいずれかの状態で一定の時、電流
は流れない。しかし０Ｍ０８回路においても、結晶欠陥
等に起因してトランジスタのリークが発生するとこれが
電源電流として現れる。従って、０Ｍ０３回路の電源電
流を測定することによりＩＣ内部の結晶欠陥の有無を判
定することができる。
しかるに従来のＢｉＣＭＯ３ＩＣではＧＮＤラインが０
Ｍ０３回路１とバイポーラ回路２で共通となっているの
で、０Ｍ０３回路のみの電源電流を測定することができ
ないという問題があった。
Ｍ０３回路１とバイポーラ回路２で共通となっているの
で、０Ｍ０３回路のみの電源電流を測定することができ
ないという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、テスト工程においてＣＭＯＳ回路のみの電源
電流の測定を可能にして、ＩＣ本来の機能を果たすだけ
でなく、チップ内の結晶欠陥のチェックをも可能とする
ＢｉＣＭＯ３ＩＣを得ることを目的とする。
たもので、テスト工程においてＣＭＯＳ回路のみの電源
電流の測定を可能にして、ＩＣ本来の機能を果たすだけ
でなく、チップ内の結晶欠陥のチェックをも可能とする
ＢｉＣＭＯ３ＩＣを得ることを目的とする。
この発明に係る半導体集積回路は、ＢｉＣＭＯ８ＩＣに
おいて、バイポーラ回路の電源電流をテスト工程時のみ
に遮断するためのスイッチング回路を設けたものである
。
おいて、バイポーラ回路の電源電流をテスト工程時のみ
に遮断するためのスイッチング回路を設けたものである
。
この発明においては、スイッチング回路によりテスト工
程時にバイポーラ回路の電源電流を遮断するようにした
ので、該テスト工程時にＣＭＯＳ回路のみの電源電流を
測定でき、半導体チップ内の結晶欠陥をチェックするこ
とが出来る。
程時にバイポーラ回路の電源電流を遮断するようにした
ので、該テスト工程時にＣＭＯＳ回路のみの電源電流を
測定でき、半導体チップ内の結晶欠陥をチェックするこ
とが出来る。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるＢｉＣＭＯ５ＩＣを示
し、図において、１は０Ｍ０３回路、２はバイポーラ回
路、３は電源端子、４はＧＮＤ端子である。５，６，７
．８からなる回路はバイポーラ回路２の電源電流をテス
ト時に遮断するために設けたスイッチング回路で、５は
テスト用端子、６はＰチャネルＭＯＳトランジスタ、７
は抵抗、８はＮＰＮトランジスタである。
し、図において、１は０Ｍ０３回路、２はバイポーラ回
路、３は電源端子、４はＧＮＤ端子である。５，６，７
．８からなる回路はバイポーラ回路２の電源電流をテス
ト時に遮断するために設けたスイッチング回路で、５は
テスト用端子、６はＰチャネルＭＯＳトランジスタ、７
は抵抗、８はＮＰＮトランジスタである。
次に動作について説明する。
本実施例において、テスト用端子５に開放または′Ｌ″
レベルが外部より与えられると、ＰチャネルＭＯＳトラ
ンジスタロがオンしてＮＰＮトランジスタ８がオンし、
これによりバイポーラ回路２に電源電流が供給され、０
Ｍ０３回路にも電源電流が供給されて通常動作状態とな
り、電源端子３へ流入する電流は０Ｍ０３回路及びバイ
ポーラ回路の電源電流の和となる。
レベルが外部より与えられると、ＰチャネルＭＯＳトラ
ンジスタロがオンしてＮＰＮトランジスタ８がオンし、
これによりバイポーラ回路２に電源電流が供給され、０
Ｍ０３回路にも電源電流が供給されて通常動作状態とな
り、電源端子３へ流入する電流は０Ｍ０３回路及びバイ
ポーラ回路の電源電流の和となる。
次にテスト用端子５に”Ｈ″レベル与えられた場合、Ｐ
チャネルＭＯＳトランジスタロがオフしてＮＰＮ ｌ−
ランジスタ８がオフすることにより、バイポーラ回路２
は電源電流が遮断されて動作しなくなる。一方、０Ｍ０
３回路１には電源電流が供給されており、従って電源端
子３へ流入する電流は０Ｍ０５回路１の電源電流と等し
くなり、こ。
チャネルＭＯＳトランジスタロがオフしてＮＰＮ ｌ−
ランジスタ８がオフすることにより、バイポーラ回路２
は電源電流が遮断されて動作しなくなる。一方、０Ｍ０
３回路１には電源電流が供給されており、従って電源端
子３へ流入する電流は０Ｍ０５回路１の電源電流と等し
くなり、こ。
のときの０Ｍ０３回路の電源電流を測定することにより
、半導体チップ内の結晶欠陥の有無をテストすることが
できる。
、半導体チップ内の結晶欠陥の有無をテストすることが
できる。
なお、上記実施例では、テスト時のバイポーラ回路の電
源電流を遮断するために、ＰチャネルＭＯＳトランジス
タ６とＮＰＮ ｌ−ランジスタ８を用いたが、これらの
代わりにＮチャネルＭＯＳトランジスタ９．ＰＮＰトラ
ンジスタ１１を用いて第２図のように回路を構成しても
上記実施例と同様の効果を奏する。ただし、第２図の回
路においては、０Ｍ０５回路１の電源電流は、テスト用
端子５をＬ”とした時のＧＮＤ端子４から流出する電流
に等しくなる。
源電流を遮断するために、ＰチャネルＭＯＳトランジス
タ６とＮＰＮ ｌ−ランジスタ８を用いたが、これらの
代わりにＮチャネルＭＯＳトランジスタ９．ＰＮＰトラ
ンジスタ１１を用いて第２図のように回路を構成しても
上記実施例と同様の効果を奏する。ただし、第２図の回
路においては、０Ｍ０５回路１の電源電流は、テスト用
端子５をＬ”とした時のＧＮＤ端子４から流出する電流
に等しくなる。
以上のように、この発明によれば、ＢｉＣＭＯ８ＩＣに
おいて、テスト工程時にバイポーラ回路の電源電流を遮
断するためのスイッチング回路を設けたので、テスト工
程時ＣＭＯ５回路のみに電源電流を流すことができ、こ
の電流測定により半導体チップ内の結晶欠陥の有無をチ
ェックでき、信頼性の高いチップを得ることができる効
果がある。
おいて、テスト工程時にバイポーラ回路の電源電流を遮
断するためのスイッチング回路を設けたので、テスト工
程時ＣＭＯ５回路のみに電源電流を流すことができ、こ
の電流測定により半導体チップ内の結晶欠陥の有無をチ
ェックでき、信頼性の高いチップを得ることができる効
果がある。
第１図はこの発明の一実施例によるＢ ｉ ＣＭＯ８Ｉ
Ｃ回路の回路図、第２図はこの発明の他の実施例による
ＢｉＣＭＯ３ＩＣ回路の回路図、第３図は従来のＢｉＣ
ＭＯ３ＩＣ回路の回路図を示す。 図において、１はＣＭＯ３回路、２はバイポーラ回路、
３は電源端子、４はＧＮＤ端子、５はテスト用端子、６
はＰチャネルＭＯＳトランジスタ、７は抵抗、８はＮＰ
Ｎ トランジスタ、９はＮチャネルＭＯ３Ｉ−ランジス
タ、１０は抵抗、１１はＰＮＰトランジスタである。 なお、図中同一符号は、同−又は相当部分を示す。
Ｃ回路の回路図、第２図はこの発明の他の実施例による
ＢｉＣＭＯ３ＩＣ回路の回路図、第３図は従来のＢｉＣ
ＭＯ３ＩＣ回路の回路図を示す。 図において、１はＣＭＯ３回路、２はバイポーラ回路、
３は電源端子、４はＧＮＤ端子、５はテスト用端子、６
はＰチャネルＭＯＳトランジスタ、７は抵抗、８はＮＰ
Ｎ トランジスタ、９はＮチャネルＭＯ３Ｉ−ランジス
タ、１０は抵抗、１１はＰＮＰトランジスタである。 なお、図中同一符号は、同−又は相当部分を示す。
Claims (3)
- （１）ＣＭＯＳ回路とバイポーラ回路を並列に接続して
なる半導体集積回路において、 上記バイポーラ回路の電源電流をテスト時に遮断するた
めのスイッチング回路を備えたことを特徴とする半導体
集積回路。 - （２）上記スイッチング回路は、 上記バイポーラ回路のＧＮＤ配線とＧＮＤライン間に接
続されたＮＰＮトランジスタと、そのソース及びドレイ
ンがそれぞれ電源及び上記ＮＰＮトランジスタのベース
に接続され、そのゲートが抵抗を介して上記ＧＮＤライ
ンに接続され該ゲートがテスト用端子に接続されたＰチ
ャネルＭＯＳトランジスタとからなることを特徴とする
特許請求の範囲第１項記載の半導体集積回路。 - （３）上記スイッチング回路は、電源ラインと上記バイ
ポーラ回路の電源配線間に接続されたＰＮＰトランジス
タと、 そのソース及びドレインがそれぞれ上記ＰＮＰトランジ
スタのベース及びＧＮＤラインに接続されそのゲートが
抵抗を介して電源ラインに接続され該ゲートがテスト用
端子に接続されたＮチャネルＭＯＳトランジスタとから
なることを特徴とする特許請求の範囲第１項記載の半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018860A JPS63186462A (ja) | 1987-01-28 | 1987-01-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018860A JPS63186462A (ja) | 1987-01-28 | 1987-01-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63186462A true JPS63186462A (ja) | 1988-08-02 |
Family
ID=11983294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62018860A Pending JPS63186462A (ja) | 1987-01-28 | 1987-01-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63186462A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101258A (en) * | 1989-02-09 | 1992-03-31 | Sony Corporation | Semiconductor integrated circuit device of master slice approach |
| JPH0548016A (ja) * | 1991-06-04 | 1993-02-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5294883A (en) * | 1992-08-04 | 1994-03-15 | International Business Machines Corporation | Test detector/shutoff and method for BiCMOS integrated circuit |
| US5601025A (en) * | 1992-09-23 | 1997-02-11 | Martin Marietta Energy Systems, Inc. | Robotic vehicle |
-
1987
- 1987-01-28 JP JP62018860A patent/JPS63186462A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101258A (en) * | 1989-02-09 | 1992-03-31 | Sony Corporation | Semiconductor integrated circuit device of master slice approach |
| JPH0548016A (ja) * | 1991-06-04 | 1993-02-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5294883A (en) * | 1992-08-04 | 1994-03-15 | International Business Machines Corporation | Test detector/shutoff and method for BiCMOS integrated circuit |
| US5601025A (en) * | 1992-09-23 | 1997-02-11 | Martin Marietta Energy Systems, Inc. | Robotic vehicle |
| US5791255A (en) * | 1992-09-23 | 1998-08-11 | Lockheed Martin Energy Systems, Inc. | Robotic vehicle |
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