JPH05283620A - 半導体装置及び半導体装置の試験方法 - Google Patents
半導体装置及び半導体装置の試験方法Info
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- JPH05283620A JPH05283620A JP10921192A JP10921192A JPH05283620A JP H05283620 A JPH05283620 A JP H05283620A JP 10921192 A JP10921192 A JP 10921192A JP 10921192 A JP10921192 A JP 10921192A JP H05283620 A JPH05283620 A JP H05283620A
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Abstract
(57)【要約】
【目的】 ＦＥＴ構造の抵抗素子を用いたスタート回路
を含む半導体装置の低温動作特性を、低温試験を実施す
ることなく保障する。 【構成】 ＦＥＴ構造の抵抗素子を構成するエピタキシ
ャル成長層に対してテスト電圧を印加し、この時上記エ
ピタキシャル層を流れる電流値を測定し、この測定値を
基に、予め得られた上記抵抗素子と同一の構造を有する
ＦＥＴ構造の抵抗素子の温度−電流相関Ａとの関係よ
り、低温における電流値を推定する。
を含む半導体装置の低温動作特性を、低温試験を実施す
ることなく保障する。 【構成】 ＦＥＴ構造の抵抗素子を構成するエピタキシ
ャル成長層に対してテスト電圧を印加し、この時上記エ
ピタキシャル層を流れる電流値を測定し、この測定値を
基に、予め得られた上記抵抗素子と同一の構造を有する
ＦＥＴ構造の抵抗素子の温度−電流相関Ａとの関係よ
り、低温における電流値を推定する。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＥＴ構造の抵抗素子
を用いたスタート回路を含む半導体装置において、その
低温動作特性の試験を容易とできる半導体装置及びその
試験方法に関するものである。
を用いたスタート回路を含む半導体装置において、その
低温動作特性の試験を容易とできる半導体装置及びその
試験方法に関するものである。
【０００２】
【従来の技術】図５は従来の半導体装置のスタート回路
を示す図であり、図において、５０〜５２は抵抗素子、
５３，５４はＰＮＰトランジスタ、５５はＮＰＮトラン
ジスタ、５６はＦＥＴ構造の抵抗素子、５７は基準電圧
ＶREF 、５８はツェナダイオード、６０は入力端子、６
１は接地端子、６５はスタート回路の出力端子である。
このスタート回路は半導体基板上に他回路とともに集積
形成されており、ＦＥＴ構造の抵抗素子５６は基板上に
形成されたエピタキシャル成長層をその活性領域として
いる。
を示す図であり、図において、５０〜５２は抵抗素子、
５３，５４はＰＮＰトランジスタ、５５はＮＰＮトラン
ジスタ、５６はＦＥＴ構造の抵抗素子、５７は基準電圧
ＶREF 、５８はツェナダイオード、６０は入力端子、６
１は接地端子、６５はスタート回路の出力端子である。
このスタート回路は半導体基板上に他回路とともに集積
形成されており、ＦＥＴ構造の抵抗素子５６は基板上に
形成されたエピタキシャル成長層をその活性領域として
いる。
【０００３】次にスタート回路の動作について説明す
る。入力端子６０に電圧＋Ｖ1 がかかると、この電圧は
ＦＥＴ構造の抵抗素子５６のドレイン電圧ＶD となる。
ＦＥＴの特性から、ドレインに電圧がかかると、ドレイ
ンからソースに向かってドレイン電流ＩDSが流れる。こ
のドレイン電流ＩDSは、次段のＮＰＮトランジスタ５５
のベース電流ＩB となり、ＮＰＮトランジスタ５５に入
力される。これにより、ＮＰＮトランジスタ５５はＯＮ
状態となり、コレクタ電流ＩC が流れ、出力端子６５に
つながる本ＩＣ内の他回路の動作がスタートする。
る。入力端子６０に電圧＋Ｖ1 がかかると、この電圧は
ＦＥＴ構造の抵抗素子５６のドレイン電圧ＶD となる。
ＦＥＴの特性から、ドレインに電圧がかかると、ドレイ
ンからソースに向かってドレイン電流ＩDSが流れる。こ
のドレイン電流ＩDSは、次段のＮＰＮトランジスタ５５
のベース電流ＩB となり、ＮＰＮトランジスタ５５に入
力される。これにより、ＮＰＮトランジスタ５５はＯＮ
状態となり、コレクタ電流ＩC が流れ、出力端子６５に
つながる本ＩＣ内の他回路の動作がスタートする。
【０００４】
【発明が解決しようとする課題】従来のスタート回路を
含む半導体装置は以上のように構成されているが、この
ような半導体装置においては、低温にて動作しなくなる
という現象が起きる。これは、図５中のＦＥＴ構造の抵
抗素子５６の特性が原因である。一般に半導体は、図６
に示すように、低温で抵抗が高く、高温で抵抗が低いと
いう特性がある。このため、低温ではＦＥＴ構造の抵抗
素子５６の活性領域を電流が流れにくくなり、この電流
値がスタート回路しきい値電流に達しない場合には、半
導体装置が動作しない。従って、低温における温度特性
を保障するために、従来のスタート回路では、低温にお
いて実際にスタート動作を行なわせて特性を試験する必
要があり、これは製造コストを上げるという問題点があ
った。
含む半導体装置は以上のように構成されているが、この
ような半導体装置においては、低温にて動作しなくなる
という現象が起きる。これは、図５中のＦＥＴ構造の抵
抗素子５６の特性が原因である。一般に半導体は、図６
に示すように、低温で抵抗が高く、高温で抵抗が低いと
いう特性がある。このため、低温ではＦＥＴ構造の抵抗
素子５６の活性領域を電流が流れにくくなり、この電流
値がスタート回路しきい値電流に達しない場合には、半
導体装置が動作しない。従って、低温における温度特性
を保障するために、従来のスタート回路では、低温にお
いて実際にスタート動作を行なわせて特性を試験する必
要があり、これは製造コストを上げるという問題点があ
った。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、低温において動作しなくなると
いう不良を、常温において検出することができる半導体
装置を得ること、およびその試験方法を得ることを目的
とする。
ためになされたもので、低温において動作しなくなると
いう不良を、常温において検出することができる半導体
装置を得ること、およびその試験方法を得ることを目的
とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、ＦＥＴ構造の抵抗素子を用いたスタート回路を含
むものにおいて、上記ＦＥＴ構造の抵抗素子を構成する
エピタキシャル成長層にテスト電圧を印加し、該エピタ
キシャル成長層を流れる電流を測定するためのテスト端
子を備えたものである。
置は、ＦＥＴ構造の抵抗素子を用いたスタート回路を含
むものにおいて、上記ＦＥＴ構造の抵抗素子を構成する
エピタキシャル成長層にテスト電圧を印加し、該エピタ
キシャル成長層を流れる電流を測定するためのテスト端
子を備えたものである。
【０００７】また、この発明に係る半導体装置の試験方
法は、常温において、ＦＥＴ構造の抵抗素子を構成する
エピタキシャル成長層に対してテスト電圧を印加した際
に上記エピタキシャル層を流れる電流値を測定し、この
測定値を基に、予め得られた上記抵抗素子と同一の構造
を有するＦＥＴ構造の抵抗素子の温度−電流相関との関
係より、低温における電流値を推定して、半導体装置の
低温動作特性を判定するものである。
法は、常温において、ＦＥＴ構造の抵抗素子を構成する
エピタキシャル成長層に対してテスト電圧を印加した際
に上記エピタキシャル層を流れる電流値を測定し、この
測定値を基に、予め得られた上記抵抗素子と同一の構造
を有するＦＥＴ構造の抵抗素子の温度−電流相関との関
係より、低温における電流値を推定して、半導体装置の
低温動作特性を判定するものである。
【０００８】
【作用】この発明においては、ＦＥＴ構造の抵抗素子を
構成するエピタキシャル成長層にテスト電圧を印加し、
該エピタキシャル成長層を流れる電流を測定するための
テスト端子を備えた構成としたから、常温において所定
電圧を印加した際の上記エピタキシャル成長層を流れる
電流を測定して、この測定値を基に、予め得られた上記
抵抗素子と同一の構造を有するＦＥＴ構造の抵抗素子の
温度−電流相関との関係より、低温における電流値を推
定して、半導体装置の低温動作特性を判定する試験を容
易に行なうことができる。
構成するエピタキシャル成長層にテスト電圧を印加し、
該エピタキシャル成長層を流れる電流を測定するための
テスト端子を備えた構成としたから、常温において所定
電圧を印加した際の上記エピタキシャル成長層を流れる
電流を測定して、この測定値を基に、予め得られた上記
抵抗素子と同一の構造を有するＦＥＴ構造の抵抗素子の
温度−電流相関との関係より、低温における電流値を推
定して、半導体装置の低温動作特性を判定する試験を容
易に行なうことができる。
【０００９】また、この発明においては、常温におい
て、ＦＥＴ構造の抵抗素子を構成するエピタキシャル成
長層に対してテスト電圧を印加した際に上記エピタキシ
ャル層を流れる電流値を測定し、この測定値を基に、予
め得られた上記抵抗素子と同一の構造を有するＦＥＴ構
造の抵抗素子の温度−電流相関との関係より、低温にお
ける電流値を推定して、半導体装置の低温動作特性を判
定するようにしたから、低温状態で実際に動作テストを
することなく、低温動作特性を判定することができる。
て、ＦＥＴ構造の抵抗素子を構成するエピタキシャル成
長層に対してテスト電圧を印加した際に上記エピタキシ
ャル層を流れる電流値を測定し、この測定値を基に、予
め得られた上記抵抗素子と同一の構造を有するＦＥＴ構
造の抵抗素子の温度−電流相関との関係より、低温にお
ける電流値を推定して、半導体装置の低温動作特性を判
定するようにしたから、低温状態で実際に動作テストを
することなく、低温動作特性を判定することができる。
【００１０】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の一実施例による半導体装置のスター
ト回路を示す図であり、図において、２０〜２２は抵抗
素子、２３，２４はＰＮＰトランジスタ、２５はＮＰＮ
トランジスタ、２６はＦＥＴ構造の抵抗素子、２７は基
準電圧ＶREF 、２９はツェナダイオード、３０は入力端
子、３１は接地端子、３５はスタート回路の出力端子で
ある。また、３２，３３はそれぞれＦＥＴ構造の抵抗素
子２６のドレイン，ソースに接続されたテスト端子であ
る。
る。図１は本発明の一実施例による半導体装置のスター
ト回路を示す図であり、図において、２０〜２２は抵抗
素子、２３，２４はＰＮＰトランジスタ、２５はＮＰＮ
トランジスタ、２６はＦＥＴ構造の抵抗素子、２７は基
準電圧ＶREF 、２９はツェナダイオード、３０は入力端
子、３１は接地端子、３５はスタート回路の出力端子で
ある。また、３２，３３はそれぞれＦＥＴ構造の抵抗素
子２６のドレイン，ソースに接続されたテスト端子であ
る。
【００１１】図２は本実施例の半導体装置のＦＥＴ構造
の抵抗素子２６の構造を示す断面図であり、図におい
て、４０はｐ型半導体基板、４１は基板４０上に形成さ
れたｎ型エピタキシャル層、４２はｐ型の素子分離領
域、４２はｎ型エピタキシャル層４１中に形成されたｐ
型領域である。テスト端子３２，３３はドレイン，ソー
ス領域であるｎ型エピタキシャル層４１に接続して設け
られている。このテスト端子３２，３３は例えば、ＦＥ
Ｔ構造の抵抗素子２６のドレインとソースにパッドを設
けるなどして構成されている。
の抵抗素子２６の構造を示す断面図であり、図におい
て、４０はｐ型半導体基板、４１は基板４０上に形成さ
れたｎ型エピタキシャル層、４２はｐ型の素子分離領
域、４２はｎ型エピタキシャル層４１中に形成されたｐ
型領域である。テスト端子３２，３３はドレイン，ソー
ス領域であるｎ型エピタキシャル層４１に接続して設け
られている。このテスト端子３２，３３は例えば、ＦＥ
Ｔ構造の抵抗素子２６のドレインとソースにパッドを設
けるなどして構成されている。
【００１２】本実施例のスタート回路の動作は、従来の
ものと全く同様である。即ち、入力端子３０に電圧がか
かると、この電圧はＦＥＴ構造の抵抗素子２６のドレイ
ン電圧となり、ドレインからソースに向かってドレイン
電流が流れる。このドレイン電流が次段のＮＰＮトラン
ジスタ２５のベース電流となり、ＮＰＮトランジスタ２
５がＯＮ状態となり、コレクタ電流が流れることにより
ＩＣの動作がスタートする。
ものと全く同様である。即ち、入力端子３０に電圧がか
かると、この電圧はＦＥＴ構造の抵抗素子２６のドレイ
ン電圧となり、ドレインからソースに向かってドレイン
電流が流れる。このドレイン電流が次段のＮＰＮトラン
ジスタ２５のベース電流となり、ＮＰＮトランジスタ２
５がＯＮ状態となり、コレクタ電流が流れることにより
ＩＣの動作がスタートする。
【００１３】次に、本実施例による半導体装置の低温特
性の試験方法について説明する。予め、本実施例のスタ
ート回路に用いられるＦＥＴ構造の抵抗素子２６と同一
の構造を有するＦＥＴ構造の抵抗素子について常温，及
び低温でのドレイン飽和電流値ＩDSS を測定することに
より、同一の構造を有するＦＥＴ構造の抵抗素子の温度
−ＩDSS 相関を得ることができる。本実施例の試験方法
では被試験装置のＦＥＴ構造の抵抗素子２６の常温にお
ける飽和ドレイン電流ＩDSS を測定し、この測定値と上
述の温度−ＩDSS 相関との関係から、被試験装置のＦＥ
Ｔ構造の抵抗素子２６の低温における飽和ドレイン電流
を推定することによって被試験装置の低温特性を試験す
る。
性の試験方法について説明する。予め、本実施例のスタ
ート回路に用いられるＦＥＴ構造の抵抗素子２６と同一
の構造を有するＦＥＴ構造の抵抗素子について常温，及
び低温でのドレイン飽和電流値ＩDSS を測定することに
より、同一の構造を有するＦＥＴ構造の抵抗素子の温度
−ＩDSS 相関を得ることができる。本実施例の試験方法
では被試験装置のＦＥＴ構造の抵抗素子２６の常温にお
ける飽和ドレイン電流ＩDSS を測定し、この測定値と上
述の温度−ＩDSS 相関との関係から、被試験装置のＦＥ
Ｔ構造の抵抗素子２６の低温における飽和ドレイン電流
を推定することによって被試験装置の低温特性を試験す
る。
【００１４】図３は被試験装置のＦＥＴ構造の抵抗素子
２６の飽和ドレイン電流ＩDSS を測定する測定回路図で
ある。図に示すように、ゲート電圧ＶGS＝０Ｖの状態
で、充分にピンチオフすると思われるドレイン−ソース
間電圧ＶDSを電源４４より抵抗素子２６に対して印加
し、この時流れるドレイン電流（飽和ドレイン電流ＩDS
S）を電流計４５により測定する。具体的に、図１に示
す回路では、ＦＥＴ構造の抵抗素子２６のゲートは接地
電位に接続されているので、図３に示す測定回路と等価
な状態を得るためにはテスト端子３２にＶDSを接続し、
テスト端子３３を接地した状態でエピタキシャル層を流
れる電流を測定することによりＦＥＴ構造の抵抗素子２
６の飽和ドレイン電流を測定できる。
２６の飽和ドレイン電流ＩDSS を測定する測定回路図で
ある。図に示すように、ゲート電圧ＶGS＝０Ｖの状態
で、充分にピンチオフすると思われるドレイン−ソース
間電圧ＶDSを電源４４より抵抗素子２６に対して印加
し、この時流れるドレイン電流（飽和ドレイン電流ＩDS
S）を電流計４５により測定する。具体的に、図１に示
す回路では、ＦＥＴ構造の抵抗素子２６のゲートは接地
電位に接続されているので、図３に示す測定回路と等価
な状態を得るためにはテスト端子３２にＶDSを接続し、
テスト端子３３を接地した状態でエピタキシャル層を流
れる電流を測定することによりＦＥＴ構造の抵抗素子２
６の飽和ドレイン電流を測定できる。
【００１５】上記のように被試験装置のＦＥＴ構造の抵
抗素子２６と同一の構造を有するＦＥＴ構造の抵抗素子
について、例えば図４の直線Ａに示す温度−ＩDSS 相関
が得られており、スタート回路の動作しきい値電流が
０．５ｍＡである場合、ある被試験装置ののＦＥＴ構造
の抵抗素子２６の常温におけるＩDSS の測定結果が図４
に示すように３ｍＡであるとすれば、該抵抗素子２６の
温度−ＩDSS 相関も同様直線であると考えられるので、
直線Ａに示す温度−ＩDSS 相関との関係から、この被試
験装置は−１０℃以下では動作しないものであること
が、この被試験装置について低温において動作テストを
行なうことなく判明する。
抗素子２６と同一の構造を有するＦＥＴ構造の抵抗素子
について、例えば図４の直線Ａに示す温度−ＩDSS 相関
が得られており、スタート回路の動作しきい値電流が
０．５ｍＡである場合、ある被試験装置ののＦＥＴ構造
の抵抗素子２６の常温におけるＩDSS の測定結果が図４
に示すように３ｍＡであるとすれば、該抵抗素子２６の
温度−ＩDSS 相関も同様直線であると考えられるので、
直線Ａに示す温度−ＩDSS 相関との関係から、この被試
験装置は−１０℃以下では動作しないものであること
が、この被試験装置について低温において動作テストを
行なうことなく判明する。
【００１６】このように、本実施例による半導体装置の
試験方法は、常温において被試験装置のＦＥＴ構造の抵
抗素子のＩDSS を測定し、予め得られている同一の構造
を有するＦＥＴ構造の抵抗素子の温度−ＩDSS 相関との
関係から被試験装置のＦＥＴ構造の抵抗素子の低温にお
けるＩDSS を推定することによって被試験装置の低温動
作特性を試験するようにしたので、低温において動作テ
ストを行なうことなく被試験装置のスタート回路が低温
において動作するかしないかをテストすることができ
る。
試験方法は、常温において被試験装置のＦＥＴ構造の抵
抗素子のＩDSS を測定し、予め得られている同一の構造
を有するＦＥＴ構造の抵抗素子の温度−ＩDSS 相関との
関係から被試験装置のＦＥＴ構造の抵抗素子の低温にお
けるＩDSS を推定することによって被試験装置の低温動
作特性を試験するようにしたので、低温において動作テ
ストを行なうことなく被試験装置のスタート回路が低温
において動作するかしないかをテストすることができ
る。
【００１７】また、本実施例によるスタート回路を含む
半導体装置はＦＥＴ構造の抵抗素子のエピタキシャル層
を流れる電流を測定するためのテスト端子を備えた構造
としたから、低温動作特性の試験を容易に常温で行うこ
とができる。
半導体装置はＦＥＴ構造の抵抗素子のエピタキシャル層
を流れる電流を測定するためのテスト端子を備えた構造
としたから、低温動作特性の試験を容易に常温で行うこ
とができる。
【００１８】
【発明の効果】以上のように、本発明によれば、基板上
に形成されたエピタキシャル成長層を活性領域とするＦ
ＥＴ構造の抵抗素子を用いたスタート回路を有する半導
体装置において、ＦＥＴ構造の抵抗素子を構成するエピ
タキシャル成長層にテスト電圧を印加し、該エピタキシ
ャル成長層を流れる電流を測定するためのテスト端子を
備えた構成としたから、常温において所定電圧を印加し
た際の上記エピタキシャル成長層を流れる電流を測定し
て、この測定値を基に、予め得られた上記抵抗素子と同
一の構造を有するＦＥＴ構造の抵抗素子の温度−電流相
関との関係より、低温における電流値を推定して、半導
体装置の低温動作特性を判定する試験を容易に行なうこ
とができる効果がある。
に形成されたエピタキシャル成長層を活性領域とするＦ
ＥＴ構造の抵抗素子を用いたスタート回路を有する半導
体装置において、ＦＥＴ構造の抵抗素子を構成するエピ
タキシャル成長層にテスト電圧を印加し、該エピタキシ
ャル成長層を流れる電流を測定するためのテスト端子を
備えた構成としたから、常温において所定電圧を印加し
た際の上記エピタキシャル成長層を流れる電流を測定し
て、この測定値を基に、予め得られた上記抵抗素子と同
一の構造を有するＦＥＴ構造の抵抗素子の温度−電流相
関との関係より、低温における電流値を推定して、半導
体装置の低温動作特性を判定する試験を容易に行なうこ
とができる効果がある。
【００１９】また、この発明によれば、常温において、
ＦＥＴ構造の抵抗素子を構成するエピタキシャル成長層
に対してテスト電圧を印加した際に上記エピタキシャル
層を流れる電流値を測定し、この測定値を基に、予め得
られた上記抵抗素子と同一の構造を有するＦＥＴ構造の
抵抗素子の温度−電流相関との関係より、低温における
電流値を推定して、半導体装置の低温動作特性を判定す
るようにしたから、低温状態で実際に動作テストをする
ことなく、低温動作特性を判定することができる効果が
ある。
ＦＥＴ構造の抵抗素子を構成するエピタキシャル成長層
に対してテスト電圧を印加した際に上記エピタキシャル
層を流れる電流値を測定し、この測定値を基に、予め得
られた上記抵抗素子と同一の構造を有するＦＥＴ構造の
抵抗素子の温度−電流相関との関係より、低温における
電流値を推定して、半導体装置の低温動作特性を判定す
るようにしたから、低温状態で実際に動作テストをする
ことなく、低温動作特性を判定することができる効果が
ある。
【図１】この発明の一実施例による半導体装置のスター
ト回路を示す図である。
ト回路を示す図である。
【図２】この発明の一実施例による半導体装置に用いら
れるＦＥＴ構造の抵抗素子を示す断面図である。
れるＦＥＴ構造の抵抗素子を示す断面図である。
【図３】ＦＥＴ構造の抵抗素子の飽和ドレイン電流値を
測定する測定回路を示す図である。
測定する測定回路を示す図である。
【図４】この発明にの一実施例による半導体装置の試験
方法を説明するための図である。
方法を説明するための図である。
【図５】従来の半導体装置のスタート回路を示す図であ
る。
る。
【図６】半導体における温度−抵抗特性を示す図であ
る。
る。
２０〜２２ 抵抗素子 ２３，２４ ＰＮＰトランジスタ ２５ ＮＰＮトランジスタ ２６ ＦＥＴ構造の抵抗素子 ２７ 基準電圧ＶREF ２８ ツェナーダイオード ３０ 入力端子 ３１ 接地端子 ３２ テスト端子 ３３ テスト端子 ３５ 出力端子
Claims (2)
- 【請求項１】 半導体基板上に形成されたエピタキシャ
ル成長層を活性領域とするＦＥＴ構造の抵抗素子を用い
たスタート回路を含む半導体装置において、 上記ＦＥＴ構造の抵抗素子を構成するエピタキシャル成
長層にテスト電圧を印加し、上記エピタキシャル層を流
れる電流値を測定するためのテスト端子を備えたことを
特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成されたエピタキシャ
ル成長層を活性領域とするＦＥＴ構造の抵抗素子を用い
たスタート回路を含む半導体装置の特性を試験する方法
において、 常温において、上記ＦＥＴ構造の抵抗素子を構成するエ
ピタキシャル成長層に対してテスト電圧を印加した際に
上記エピタキシャル層を流れる電流値を測定し、この測
定値を基に、予め得られた上記抵抗素子と同一の構造を
有するＦＥＴ構造の抵抗素子の温度−電流相関との関係
より、低温における電流値を推定して、半導体装置の低
温動作特性を判定することを特徴とする半導体装置の試
験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10921192A JPH05283620A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置及び半導体装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10921192A JPH05283620A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置及び半導体装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283620A true JPH05283620A (ja) | 1993-10-29 |
Family
ID=14504418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10921192A Pending JPH05283620A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置及び半導体装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283620A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107887287A (zh) * | 2016-09-30 | 2018-04-06 | 中芯国际集成电路制造(上海)有限公司 | 测试方法 |
| CN113533923A (zh) * | 2021-06-17 | 2021-10-22 | 深圳天狼芯半导体有限公司 | GaN HEMT器件测试方法及装置 |
-
1992
- 1992-03-31 JP JP10921192A patent/JPH05283620A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107887287A (zh) * | 2016-09-30 | 2018-04-06 | 中芯国际集成电路制造(上海)有限公司 | 测试方法 |
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