JPWO2007129491A1 - 試験装置、回路および電子デバイス - Google Patents
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Abstract
Description
PCT/JP2006/309097 出願日 2006年05月01日
また、当該電子デバイスは、前記入力データ信号を外部の他のデバイスから受信し、前記入力データ信号から、前記入力クロック信号を再生するクロック再生回路を更に備え、前記受信回路は、前記他のデバイスから受信した前記入力データ信号と、前記クロック再生回路により再生された前記入力クロック信号とを入力してデータを受け取ってもよい。
また、前記第2遅延調整部は、前記第1遅延クロック信号のHレベル期間またはLレベル期間の略中間点に前記第2遅延クロック信号の変化タイミングが位置するように前記第3可変遅延回路の遅延量を調整してもよい。
また、当該試験装置は、前記データ信号を前記被試験デバイスから受け取り、受け取った前記データ信号から、前記クロック信号を再生するクロック再生回路を更に備え、前記第1調整部は、前記被試験デバイスから受け取った前記データ信号と、前記クロック再生回路により再生された前記クロック信号との位相差を前記第1位相差に調整し、前記第1データ信号および前記第1クロック信号として出力してもよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
80 第1電子デバイス
85 第2電子デバイス
100 被試験デバイス
110 タイミング発生器
120 パターン発生器
130 波形整形器
132 ドライバ回路
135 コンパレータ回路
140 判定部
150 制御装置
200 基準クロック発生器
205 クロック再生回路
210 第1可変遅延回路
220 第2可変遅延回路
230 第1フリップフロップ
240 第2フリップフロップ
250 第3フリップフロップ
260 第4フリップフロップ
270 第3可変遅延回路
272 ストローブ用可変遅延回路
275 調整用可変遅延回路
280 第1選択部
285 第4可変遅延回路
290 第2選択部
295 第3選択部
300 第1遅延調整部
310 第2遅延調整部
320 試験制御部
800 受信回路
810 コンパレータ回路
820 制御装置
830 データ処理部
900 基準クロック発生器
905 クロック再生回路
910 第1可変遅延回路
920 第2可変遅延回路
930 第1フリップフロップ
940 第2フリップフロップ
950 第3フリップフロップ
960 第4フリップフロップ
970 第3可変遅延回路
975 調整用可変遅延回路
980 第1選択部
985 第4可変遅延回路
990 第2選択部
995 第3選択部
1000 第1遅延調整部
1010 第2遅延調整部
1020 試験制御部
この遅延調整は、第1遅延調整部1000、第1可変遅延回路910および第2可変遅延回路920によって実現され、これらの各部材が協働して本発明に係る第1調整部として機能する。即ち、これらの各部材は、協働して、入力データ信号および入力クロック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第1遅延データ信号および第1遅延クロック信号として出力する。
Claims (16)
- 入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロック信号とを入力し、データを受け取る受信回路を備える電子デバイスであって、
前記受信回路は、
前記入力データ信号と前記入力クロック信号との位相差を第1位相差に調整し、第1データ信号および第1クロック信号として出力する第1調整部と、
前記第1クロック信号に対して指定された位相差を有する第2クロック信号を出力する位相変更部と、
前記第1クロック信号を前記第2クロック信号の変化タイミングで取得した結果に基づいて、前記第1クロック信号に対する前記第2クロック信号の位相差を第2位相差に調整する第2調整部と、
前記第1データ信号を前記第2クロック信号の変化タイミングで取得してデータを受け取るデータ取得部と
を有する電子デバイス。 - 当該電子デバイスは、前記入力データ信号および前記入力クロック信号を、外部の他のデバイスから受信する請求項1に記載の電子デバイス。
- 当該電子デバイスは、前記入力データ信号を外部の他のデバイスから受信し、
前記入力データ信号から、前記入力クロック信号を再生するクロック再生回路を更に備え、
前記受信回路は、前記他のデバイスから受信した前記入力データ信号と、前記クロック再生回路により再生された前記入力クロック信号とを入力してデータを受け取る
請求項1に記載の電子デバイス。 - 入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロック信号とを受け取る電子デバイスであって、
前記入力データ信号および前記入力クロック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第1データ信号および第1クロック信号として出力する第1調整部と、
前記入力クロック信号を指定した時間遅延させて第2クロック信号として出力する可変遅延回路と、
前記第1クロック信号を前記第2クロック信号の変化タイミングで取得した結果に基づいて前記可変遅延回路の遅延量を調整し、前記第1クロック信号に対する前記第2クロック信号の位相差を所望の位相差に調整する第2調整部と、
を備え、
前記第1データ信号を前記第2クロック信号の変化タイミングで取得することにより前記外部のデバイスからの信号を受け取る電子デバイス。 - 外部のデバイスからの信号を受け取る電子デバイスであって、
基準クロックを発生する基準クロック発生器と、
前記外部のデバイスが出力するデータ信号を指定した時間遅延させて遅延データ信号として出力する第1可変遅延回路と、
前記外部のデバイスが出力する、前記データ信号を取得すべきタイミングを示すクロック信号を指定した時間遅延させて第1遅延クロック信号として出力する第2可変遅延回路と、
前記遅延データ信号を前記基準クロックに基づくタイミングで取得する第1フリップフロップと、
前記第1遅延クロック信号を前記基準クロックに基づくタイミングで取得する第2フリップフロップと、
前記第1フリップフロップおよび前記第2フリップフロップが前記遅延データ信号および前記第1遅延クロック信号を信号の変化点のタイミングで取得するように前記第1可変遅延回路および前記第2可変遅延回路の少なくとも一方の遅延量を調整する第1遅延調整部と、
前記クロック信号を指定した時間遅延させて第2遅延クロック信号として出力する第3可変遅延回路と、
第1遅延調整部により位相が調整された前記第1遅延クロック信号を前記第2遅延クロック信号の変化タイミングで取得した結果に基づいて前記第3可変遅延回路の遅延量を調整することにより、前記第1遅延クロック信号および前記第2遅延クロック信号の位相差を所望の位相差に調整する第2遅延調整部と、
を備え、
前記遅延データ信号を前記第2遅延クロック信号の変化タイミングで取得することにより前記外部のデバイスからの信号を受け取る電子デバイス。 - 入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロック信号とを入力し、データを受け取る回路であって、
前記入力データ信号と前記入力クロック信号との位相差を第1位相差に調整し、第1データ信号および第1クロック信号として出力する第1調整部と、
前記第1クロック信号に対して指定された位相差を有する第2クロック信号を出力する位相変更部と、
前記第1クロック信号を前記第2クロック信号の変化タイミングで取得した結果に基づいて、前記第1クロック信号に対する前記第2クロック信号の位相差を第2位相差に調整する第2調整部と、
前記第1データ信号を前記第2クロック信号の変化タイミングで取得してデータを受け取るデータ取得部と
を備える回路。 - デバイスから受信した入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロック信号とを受け取る回路であって、
前記入力データ信号および前記入力クロック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第1データ信号および第1クロック信号として出力する第1調整部と、
前記入力クロック信号を指定した時間遅延させて第2クロック信号として出力する可変遅延回路と、
前記第1クロック信号を前記第2クロック信号の変化タイミングで取得した結果に基づいて前記可変遅延回路の遅延量を調整し、前記第1クロック信号に対する前記第2クロック信号の位相差を所望の位相差に調整する第2調整部と、
前記第1データ信号を前記第2クロック信号の変化タイミングで取得することにより前記デバイスからの信号を受け取る回路。 - デバイスからの信号を受け取る回路であって、
基準クロックを発生する基準クロック発生器と、
前記デバイスが出力するデータ信号を指定した時間遅延させて遅延データ信号として出力する第1可変遅延回路と、
前記デバイスが出力する、前記データ信号を取得すべきタイミングを示すクロック信号を指定した時間遅延させて第1遅延クロック信号として出力する第2可変遅延回路と、
前記遅延データ信号を前記基準クロックに基づくタイミングで取得する第1フリップフロップと、
前記第1遅延クロック信号を前記基準クロックに基づくタイミングで取得する第2フリップフロップと、
前記第1フリップフロップおよび前記第2フリップフロップが前記遅延データ信号および前記第1遅延クロック信号を信号の変化点のタイミングで取得するように前記第1可変遅延回路および前記第2可変遅延回路の少なくとも一方の遅延量を調整する第1遅延調整部と、
前記クロック信号を指定した時間遅延させて第2遅延クロック信号として出力する第3可変遅延回路と、
第1遅延調整部により位相が調整された前記第1遅延クロック信号を前記第2遅延クロック信号の変化タイミングで取得した結果に基づいて前記第3可変遅延回路の遅延量を調整することにより、前記第1遅延クロック信号および前記第2遅延クロック信号の位相差を所望の位相差に調整する第2遅延調整部と、
を備え、
前記遅延データ信号を前記第2遅延クロック信号の変化タイミングで取得することにより前記デバイスからの信号を受け取る回路。 - 前記基準クロックに基づく信号と、前記第2遅延クロック信号とのいずれを前記第1フリップフロップおよび前記第2フリップフロップに供給するかを選択する第1選択部を更に備え、
前記第1遅延調整部は、前記基準クロックに基づく信号を前記第2フリップフロップに供給するように前記第1選択部を設定した状態で、前記第1可変遅延回路および前記第2可変遅延回路の遅延量を調整し、
前記第2遅延調整部は、前記第2遅延クロック信号を前記第2フリップフロップに供給するように前記第1選択部を設定した状態で、前記第3可変遅延回路の遅延量を設定し、
前記第1フリップフロップは、前記第2遅延クロック信号を前記第1フリップフロップおよび前記第2フリップフロップに供給するように前記第1選択部を設定した状態で、前記遅延データ信号を前記第2遅延クロック信号の変化タイミングで取得する
請求項8に記載の回路。 - 前記第1遅延調整部は、
前記第1可変遅延回路および前記第2可変遅延回路の遅延量をそれぞれ変化させながら前記第1フリップフロップおよび前記第2フリップフロップにより複数回前記データ信号および前記クロック信号を取得させ、
前記データ信号および前記クロック信号の変化前の値および変化後の値を取得した回数が略同一となる前記第1可変遅延回路および前記第2可変遅延回路の遅延量を検出して前記第1可変遅延回路および前記第2可変遅延回路に設定する
請求項9に記載の回路。 - 前記第2遅延調整部は、前記第1遅延クロック信号のHレベル期間またはLレベル期間の略中間点に前記第2遅延クロック信号の変化タイミングが位置するように前記第3可変遅延回路の遅延量を調整する請求項9に記載の回路。
- 前記第3可変遅延回路は、前記第2遅延クロック信号の位相を調整するための調整用可変遅延回路と、前記第2遅延クロック信号による前記遅延データ信号のストローブ位置を変化させるためのストローブ用可変遅延回路とを有し、
前記第2遅延調整部は、前記ストローブ用可変遅延回路に対して予め定められた遅延量を設定した状態で前記調整用可変遅延回路の遅延量を調整することにより、前記第1遅延クロック信号および前記第2遅延クロック信号の位相差を所望の位相差に調整し、
前記第1フリップフロップは、前記ストローブ用可変遅延回路の遅延量を変化させながら前記遅延データ信号を前記第2遅延クロック信号の変化タイミングで取得した結果に基づいて、前記遅延データ信号を前記第2遅延クロック信号の変化タイミングで取得する
請求項9に記載の回路。 - 被試験デバイスを試験する試験装置であって、
前記被試験デバイスが出力するデータ信号と、前記入力データ信号を取得するべきタイミングを示すクロック信号との位相差を第1位相差に調整し、第1データ信号および第1クロック信号として出力する第1調整部と、
前記第1クロック信号に対して指定された位相差を有する第2クロック信号を出力する位相変更部と、
前記第1クロック信号を前記第2クロック信号の変化タイミングで取得した結果に基づいて、前記第1クロック信号に対する前記第2クロック信号の位相差を第2位相差に調整する第2調整部と、
前記第1データ信号を前記第2クロック信号の変化タイミングで取得した結果に基づいて、前記被試験デバイスが出力する信号の良否を判定する判定部と
を備える試験装置。 - 当該試験装置は、前記データ信号および前記クロック信号を、前記被試験デバイスから受け取る請求項13に記載の試験装置。
- 当該試験装置は、前記データ信号を前記被試験デバイスから受け取り、
受け取った前記データ信号から、前記クロック信号を再生するクロック再生回路を更に備え、
前記第1調整部は、前記被試験デバイスから受け取った前記データ信号と、前記クロック再生回路により再生された前記クロック信号との位相差を前記第1位相差に調整し、前記第1データ信号および前記第1クロック信号として出力する
請求項13に記載の試験装置。 - 被試験デバイスを試験する試験装置であって、
前記被試験デバイスが出力するデータ信号、および、前記データ信号を取得すべきタイミングを示すクロック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第1データ信号および第1クロック信号として出力する第1調整部と、
前記クロック信号を指定した時間遅延させて第2クロック信号として出力する可変遅延回路と、
前記第1クロック信号を前記第2クロック信号の変化タイミングで取得した結果に基づいて前記可変遅延回路の遅延量を調整し、前記第1クロック信号に対する前記第2クロック信号の位相差を所望の位相差に調整する第2調整部と、
前記第1データ信号を前記第2クロック信号の変化タイミングで取得した結果に基づいて、前記被試験デバイスが出力する信号の良否を判定する判定部と
を備える試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007514937A JP4944771B2 (ja) | 2006-05-01 | 2007-02-14 | 試験装置、回路および電子デバイス |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPPCT/JP2006/309097 | 2006-05-01 | ||
PCT/JP2006/309097 WO2007129386A1 (ja) | 2006-05-01 | 2006-05-01 | 試験装置および試験方法 |
JP2007514937A JP4944771B2 (ja) | 2006-05-01 | 2007-02-14 | 試験装置、回路および電子デバイス |
PCT/JP2007/052565 WO2007129491A1 (ja) | 2006-05-01 | 2007-02-14 | 試験装置、回路および電子デバイス |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2007129491A1 true JPWO2007129491A1 (ja) | 2009-09-17 |
JP4944771B2 JP4944771B2 (ja) | 2012-06-06 |
Family
ID=46498790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007514937A Expired - Fee Related JP4944771B2 (ja) | 2006-05-01 | 2007-02-14 | 試験装置、回路および電子デバイス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4944771B2 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4394789B2 (ja) * | 2000-01-18 | 2010-01-06 | 株式会社アドバンテスト | 半導体デバイス試験方法・半導体デバイス試験装置 |
JP4495308B2 (ja) * | 2000-06-14 | 2010-07-07 | 株式会社アドバンテスト | 半導体デバイス試験方法・半導体デバイス試験装置 |
JP4782271B2 (ja) * | 2000-07-06 | 2011-09-28 | 株式会社アドバンテスト | 半導体デバイス試験方法・半導体デバイス試験装置 |
JP3934384B2 (ja) * | 2001-10-11 | 2007-06-20 | 株式会社アドバンテスト | 半導体デバイス試験装置 |
JP3806100B2 (ja) * | 2003-04-28 | 2006-08-09 | 株式会社東芝 | 入出力回路 |
JP4351941B2 (ja) * | 2004-03-26 | 2009-10-28 | 株式会社アドバンテスト | 試験装置及び試験方法 |
-
2007
- 2007-02-14 JP JP2007514937A patent/JP4944771B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP4944771B2 (ja) | 2012-06-06 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100126 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120302 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150309 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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