JP5351009B2 - 信号測定装置および試験装置 - Google Patents

信号測定装置および試験装置 Download PDF

Info

Publication number
JP5351009B2
JP5351009B2 JP2009502591A JP2009502591A JP5351009B2 JP 5351009 B2 JP5351009 B2 JP 5351009B2 JP 2009502591 A JP2009502591 A JP 2009502591A JP 2009502591 A JP2009502591 A JP 2009502591A JP 5351009 B2 JP5351009 B2 JP 5351009B2
Authority
JP
Japan
Prior art keywords
measurement
unit
signal
input signal
phase difference
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009502591A
Other languages
English (en)
Other versions
JPWO2008108374A1 (ja
Inventor
忠彦 馬場
正俊 大橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of JPWO2008108374A1 publication Critical patent/JPWO2008108374A1/ja
Application granted granted Critical
Publication of JP5351009B2 publication Critical patent/JP5351009B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31708—Analysis of signal quality
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31937—Timing aspects, e.g. measuring propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Measuring Phase Differences (AREA)

Description

本発明は、信号測定装置および試験装置に関する。特に本発明は、第１入力信号および第２入力信号の間の位相差の分布情報を測定する測定装置、および、被試験デバイスを試験する試験装置に関する。本出願は、下記の米国仮出願、および、米国特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
米国仮出願 出願番号 ６０／８９３，８６６ 出願日 ２００７年３月８日
米国特許出願 出願番号 １１／９４１，０８７ 出願日 ２００７年１１月１６日
半導体回路として、ＤＤＲ−ＳＤＲＡＭ等のように、データストローブ信号（ＤＱＳ）と、データ信号（ＤＱ）とを同期して出力するデバイスが知られている。データ信号を受け取る後段の回路は、データストローブ信号のタイミングでデータ信号を取り込むことで、データ信号のジッタによる伝送不良を低減することができる。
しかし、データストローブ信号およびデータ信号の位相差が、所定の許容範囲内から外れると、後段の回路はデータ信号を正常に取り込めない場合がある。このため、このようなデバイスの試験においては、被試験デバイスが出力するデータストローブ信号およびデータ信号の位相差を検出して、当該位相差が所定の許容範囲に含まれるか否かを判定する。
例えば、測定装置がデータストローブ信号の位相およびデータ信号の位相をそれぞれ測定して差分を求めることで、当該位相差を検出することができる。各信号の位相は、信号のサイクル毎に順次位相を異ならせたストローブタイミングで信号をサンプリングして、信号の論理値が遷移するストローブタイミングを検出することで求めることができる。
しかし、データストローブ信号およびデータ信号は、それぞれジッタを有するので、これらの信号間の位相差は一定ではない。このため、データストローブ信号およびデータ信号の位相差が、所定の許容範囲に含まれるか否かを判定する場合、測定装置は、当該位相差を複数回測定して、全ての位相差が当該許容範囲に含まれるか否かを判定している。
また、近年、半導体デバイス等における動作速度の高速化、及び低価格化への要求が著しい。これに伴い、半導体デバイスの出力信号等のジッタを精度よく測定することが望まれている。例えば、半導体デバイス間においてデータを受け渡す場合における、データを受け渡すためのクロック（ＤＱＳ）のジッタを精度よく測定することが望まれている。ＤＱＳにジッタが生じている場合、半導体デバイスは、データを精度よく受け渡すことができない。
例えば、クロックエッジに応じて半導体デバイスにデータを記憶させる場合、半導体デバイスに与えるデータを、クロックエッジより前に安定させる必要がある。このとき、クロックにジッタが生じているとデータの記憶を正しく行えない場合がある。このため、半導体デバイスの試験として、クロック等のジッタの測定が行われている。
従来、被測定信号のジッタを測定する場合、被測定信号を複数回出力し、それぞれの被測定信号に対してわずかずつ位相の異なるストローブを生成し、被測定信号を位相の異なるストローブにより走査して被測定信号のエッジを検出している。この手順を繰り返し行い、被測定信号のエッジを複数回検出することにより、被測定信号のジッタを測定していた。
しかし、測定したそれぞれの位相差が、所定の許容範囲に含まれるか否かを判定するだけでは、データストローブ信号およびデータ信号の位相差について十分な解析を行えない場合がある。例えば、係る判定結果からでは、当該位相差がどのような分布となっているかを解析することが困難である。
複数の位相差が許容範囲に含まれるか否かを判定する手順を、当該許容範囲を順次変更して繰り返すことで、当該位相差の分布を得ることはできる。しかし、当該手順では、許容範囲の値を変更する毎に、位相差を複数回測定するので、測定時間が非常に長くなってしまう。
また、従来のジッタの測定方法は、被測定信号のエッジを１回検出する毎に、被測定信号を複数回出力している。被測定信号のジッタを測定するには、被測定信号のエッジを複数回検出する必要があるので、従来の測定方法では膨大な測定時間が必要であった。また、複数回出力した被測定信号から、一つのエッジを検出するので、被測定信号のジッタを精度よく測定できない場合があった。
そこで本発明の１つの側面においては、上記の課題を解決することのできる信号測定装置および試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
即ち、本発明の第１の形態によると、第１入力信号および第２入力信号を測定する信号測定装置であって、測定サイクルの各サイクル内に複数配置されたストローブタイミングで第１入力信号を測定する第１測定部と、測定サイクルの各サイクル内に複数配置されたストローブタイミングで第２入力信号を測定する第２測定部と、第１測定部および第２測定部における測定結果に基づいて、各測定サイクルにおける第１入力信号および第２入力信号の位相差を算出する位相差算出部と、位相差算出部が各測定サイクルにおいて算出した位相差の分布情報を生成する分布生成部とを備える信号測定装置を提供する。
本発明の第２の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスが出力する第１入力信号および第２入力信号を測定する信号測定装置と、信号測定装置における測定結果に基づいて、被試験デバイスの良否を判定する判定部とを備え、信号測定装置は、測定サイクルの各サイクル内に複数配置されたストローブタイミングで第１入力信号を測定する第１測定部と、測定サイクルの各サイクル内に複数配置されたストローブタイミングで第２入力信号を測定する第２測定部と、第１測定部および第２測定部における測定結果に基づいて、各測定サイクルにおける第１入力信号および第２入力信号の位相差を算出する位相差算出部と、位相差算出部が各測定サイクルにおいて算出した位相差の分布情報を生成する分布生成部とを有する試験装置を提供する。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
一つの実施形態に係る測定装置１００の構成例を示す図である。 信号測定装置１００の動作例を示すタイミングチャートである。 分布生成部４０が生成するヒストグラムの一例を示す図である。 他の実施形態に係る試験装置２００の構成例を示す図である。 差動信号のクロスポイントを検出する方法の一例を説明する図である。 信号測定装置１００の他の構成例を示す図である。 信号測定装置１００の他の構成例を示す図である。 信号測定装置１００の他の構成例を示す図である。 信号測定装置１００の他の構成例を示す図である。 ジッタ測定部９０および基準クロック調整部９２の動作例を説明する図である。 本発明の実施形態に係る試験装置１１００の構成の一例を示す図である。 ジッタ測定装置１０４０の構成の一例を示す図である。 ジッタ測定装置１０４０−１の詳細な構成の一例を示す図である。 ジッタ測定装置１０４０−１の詳細な構成の他の例を示す図である。 ヒストグラム生成部１０５０が生成したヒストグラムの一例を示す図である。 ジッタ測定装置１０４０の動作の一例を示すフローチャートである。 試験装置１１００及びジッタ測定装置１０４０の他の実施形態を説明する図である。 試験装置１１００及びジッタ測定装置１０４０の他の実施形態を説明する図である。 試験装置１１００及びジッタ測定装置１０４０の他の実施形態を説明する図である。 試験装置１１００及びジッタ測定装置１０４０の他の実施形態を説明する図である。 試験装置１１００及びジッタ測定装置１０４０の他の実施形態を説明する図である。 試験装置１１００及びジッタ測定装置１０４０の他の実施形態を説明する図である。
符号の説明
１００・・・測定装置、１０・・・第１測定部、２０・・・第２測定部、２２・・・第３測定部、３０・・・位相差算出部、４０・・・分布生成部、１４・・・検出器、１２・・・遅延素子、４２・・・デコーダ、４４・・・カウンタ、２００・・・試験装置、３００・・・被試験デバイス、１０４・・・パターン発生器、１０２・・・タイミング発生器、１０６・・・波形成形器、６０・・・電圧比較器、６２・・・電圧比較器、５０・・・論理比較器、５２・・・論理比較器、９８・・・判定部、７０・・・クロスポイント算出部、８０・・・ストローブ間隔調整部、９０・・・ジッタ測定部、９２・・・基準クロック調整部、１１００・・・試験装置、１２００・・・電子デバイス、１０１０・・・タイミング発生器、１０２０・・・パターン発生器、１０３０・・・波形整形器、１０４０・・・ジッタ測定装置、１０８０・・・判定器、１０４２・・・電圧比較器、１０４４・・・マルチストローブ生成部、１０４６・・・値検出部、１０４８・・・変化点検出部、１０５０・・・ヒストグラム生成部、１０５２・・・ジッタ算出部、１０６６−１・・・第１の論理比較器、１０６６−２・・・第２の論理比較器、１０６８・・・一時メモリ、１０７４・・・選択部、１０５４・・・第１のコンパレータ、１０５６・・・第２のコンパレータ、１０６４・・・可変遅延回路、１０５８・・・タイミング比較器、１０７２・・・変化点検出回路、１０７６・・・カウンタ、１０７８・・・変化点記憶メモリ
以下、発明の実施の形態を通じて本発明の一つの側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、一つの実施形態に係る測定装置１００の構成例を示す図である。測定装置１００は、第１入力信号Ｓ１および第２入力信号Ｓ２の位相差の分布を測定する。本例の第１入力信号および第２入力信号Ｓ２は、略同一の周期を有する。
測定装置１００は、第１測定部１０、第２測定部２０、位相差算出部３０、および、分布生成部４０を備える。第１測定部１０は、測定サイクルの各サイクル内に複数配置されたストローブタイミングで第１入力信号Ｓ１を測定する。また、第２測定部２０は、測定サイクルの各サイクル内に複数配置されたストローブタイミングで第２入力信号Ｓ２を測定する。なお、以下においては第１測定部１０の機能および構成を説明するが、第２測定部２０も、第１測定部１０と同一の機能および構成を有する。
第１測定部１０は、複数の遅延素子１２（１２−１から１２−ｎ）、および、複数の検出器１４（１４−１から１４−ｎ）を有する。複数の遅延素子１２は、縦続接続されて、基準クロックＣＬＫを順次遅延させる。基準クロックＣＬＫは、上述した測定サイクルと略同一の周期でパルスを有してよい。
それぞれの遅延素子１２が出力するパルスを取り出すことで、位相の異なる複数のストローブタイミングを生成することができる。例えば、それぞれの遅延素子１２の遅延量が同一である場合、等時間間隔で配置された複数のストローブタイミングを得ることができる。
複数の検出器１４は、複数の遅延素子１２と一対一に対応して設けられる。それぞれの検出器１４は、対応する遅延素子１２が出力する基準クロックＣＬＫのパルスのタイミングで、第１入力信号Ｓ１の値を検出する。本例の検出器１４はフリップフロップであり、データ入力として第１入力信号Ｓ１を受け取り、クロック入力として、対応する遅延素子１２が出力する信号を受け取る。
このような構成により、各ストローブタイミングにおける、第１入力信号Ｓ１の論理値を検出することができる。そして、いずれのストローブタイミングで、第１入力信号Ｓ１の論理値が遷移したかを検出することで、第１入力信号Ｓ１の当該サイクルにおける位相を検出することができる。第１測定部１０は、第１入力信号Ｓ１についての測定結果Ｍ１を、測定サイクルのサイクル毎に生成して位相差算出部３０に供給する。
第１測定部１０は、それぞれの検出器１４が検出した論理値を各ビットの値とするｎビットのデータを、測定結果Ｍ１として位相差算出部３０に供給してよい。また、第１測定部１０は、何番目のストローブタイミングで、第１入力信号Ｓ１における論理値の遷移を検出したかを２進数で示す測定結果Ｍ１を出力してもよい。
同様に、第２測定部２０は、第２入力信号Ｓ２の位相についての測定結果Ｍ２を、位相差算出部３０に供給する。ここで、第１測定部１０および第２測定部２０に与えられる基準クロックは、同一の位相を有する。また、第１入力信号Ｓ１および第２入力信号Ｓ２は、同期して第１測定部１０および第２測定部２０に与えられる。このような構成により、第１入力信号Ｓ１および第２入力信号Ｓ２の各サイクルでの位相を、一度の測定で同時に測定することができるので、位相差を精度よく測定することができる。
位相差算出部３０は、第１測定部１０および第２測定部２０における測定結果Ｍ１、Ｍ２に基づいて、各測定サイクルにおける第１入力信号Ｓ１および第２入力信号Ｓ２の位相差を算出する。例えば位相差算出部３０は、同一サイクルで測定された測定結果Ｍ１および測定結果Ｍ２の差分を、測定サイクルのサイクル毎に順次算出する。
分布生成部４０は、位相差算出部３０が各測定サイクルにおいて算出した位相差の分布情報を生成する。分布情報とは、例えばヒストグラム、標準偏差、最小値、最大値、平均値、最頻値等の情報であってよい。本例の分布生成部４０は、位相差のそれぞれの値の出現頻度を示すヒストグラムを生成する。
分布生成部４０は、デコーダ４２および複数のカウンタ４４（４４−１から４４−ｎ）を有する。デコーダ４２は、位相差算出部３０から与えられる位相差データをデコードする。例えば位相差算出部３０が、位相差の値を２進数で示す位相差データを出力する場合、デコーダ４２は、位相差データの値に対応する一つのビットが１となり、他のビットが０となるデコードデータを生成する。
複数のカウンタ４４は、位相差データのそれぞれの値に対応して設けられる。本例の複数のカウンタ４４は、デコーダ４２が出力するデコードデータのビットと、一対一に対応して設けられる。それぞれのカウンタ４４は、対応するデコードデータのビットが１となる回数を計数することで、測定した位相差のそれぞれの値の出現回数を計数する。
このような構成により、各サイクルにおける測定結果から、リアルタイムに分布情報を生成することができる。このため、試験時間を短縮することができ、また、第１入力信号Ｓ１および第２入力信号Ｓ２の位相差を精度よく解析することができる。
図２は、信号測定装置１００の動作例を示すタイミングチャートである。図２においてＴ０、Ｔ１、・・・は、測定サイクルの各サイクルの始期を示す。Ｖｒｅｆは、第１入力信号Ｓ１および第２入力信号Ｓ２の論理値を判定する基準レベルを示す。信号測定装置１００には、信号レベルを参照レベルと比較することにより２値のデジタル信号に変換された第１入力信号Ｓ１および第２入力信号Ｓ２が与えられてよい。
上述したように、第１測定部１０および第２測定部２０は、サイクル内に配置された複数のストローブタイミングに応じて、第１入力信号Ｓ１および第２入力信号Ｓ２の値を検出する。また、第１測定部１０および第２測定部２０は、各サイクル内において、何番目のストローブタイミングで、入力信号の値の遷移を検出したかを示す測定結果を出力する。例えば、Ｔ０からＴ１のサイクルにおいて、第１測定部１０は、５番目のストローブタイミングで遷移を検出した旨を測定結果として出力する。また、第２測定部２０は、６番目のストローブタイミングで遷移を検出した旨を測定結果として出力する。
位相差算出部３０は、第１測定部１０および第２測定部２０が出力する測定結果における、ストローブタイミングの番号の差分を、位相差として出力する。例えばＴ０からＴ１のサイクルにおいて、位相差算出部３０は、６−５＝１の演算結果に基づいて、ストローブタイミングの番号の差分"１"を、当該サイクルにおける位相差として出力する。
ここで、第１測定部１０におけるストローブタイミングの間隔と、第２測定部２０におけるストローブタイミングの間隔とは略等しい。また、各ストローブタイミングの間隔は略一定に設定される。つまり、第１測定部１０および第２測定部２０における遅延素子１２には、それぞれ同一の遅延量が設定される。これにより、上述したストローブタイミングの番号の差分で、第１入力信号Ｓ１および第２入力信号Ｓ２の位相差を示すことができる。
図３は、分布生成部４０が生成するヒストグラムの一例を示す図である。図３において横軸は、第１入力信号Ｓ１および第２入力信号Ｓ２の位相差（スキュー量）を、ストローブタイミングの番号の差分で示す。また、縦軸は、各位相差の発生回数を示す。
本例の分布生成部４０は、測定サイクルの１サイクル内に配置されるストローブタイミングの個数に応じた個数のカウンタ４４を有する。例えば、第１測定部１０および第２測定部２０が、それぞれｎ個の検出器１４を有する場合、分布生成部４０も、ｎ個のカウンタ４４を有してよい。これにより、ストローブタイミングの番号の差分が０からｎ−１まで変化する場合の、各差分値を計数することができる。
また、ストローブ番号の差分が−（ｎ−１）からｎ−１まで変化する場合の各差分値を計数する場合、分布生成部４０は、２ｎ−１個のカウンタ４４を有してよい。このような構成により、分布生成部４０は、位相差のヒストグラムを容易に生成することができる。
図４は、他の実施形態に係る試験装置２００の構成例を示す図である。試験装置２００は、半導体回路等の被試験デバイス３００を試験する装置であって、タイミング発生器１０２、パターン発生器１０４、波形成形器１０６、信号測定装置１００、および、判定部９８を備える。
タイミング発生器１０２、パターン発生器１０４、および、波形成形器１０６は、試験パターンを生成して被試験デバイス３００に供給する。例えばパターン発生器１０４は、当該試験パターンが有するべき論理パターンを生成する。タイミング発生器１０２は、当該試験パターンのビットレート等のタイミング情報を生成する。波形成形器１０６は、パターン発生器１０４からの論理パターン、および、タイミング発生器１０２からのタイミング情報に基づいて、試験パターンの波形を成形して、被試験デバイス３００に供給する。
被試験デバイス３００は、与えられる試験パターンに応じて動作して、データストローブ信号ＤＱＳおよびデータ信号ＤＱを出力する。信号測定装置１００は、被試験デバイス３００が出力するデータストローブ信号ＤＱＳおよびデータ信号ＤＱの間の位相差を測定する。つまり、データストローブ信号ＤＱＳおよびデータ信号ＤＱが、図１から図３に関連して説明した第１入力信号Ｓ１および第２入力信号Ｓ２に対応する。
信号測定装置１００は、図１から図３に関連して説明した信号測定装置１００と同様の機能および構成を有してよい。本例の信号測定装置１００は、図１から図３に関連して説明した信号測定装置１００の構成に加え、電圧比較器６０、６２、および、論理比較器５０、５２を更に備える。
電圧比較器６０は、データストローブ信号ＤＱＳの信号レベルと、予め設定される基準レベルとを比較した比較結果信号を出力する。同様に、電圧比較器６２は、データストローブ信号ＤＱの信号レベルと、予め設定される基準レベルとを比較した電圧比較信号を出力する。電圧比較信号は、信号レベルと基準レベルとの大小関係を２値で示す信号であってよい。
論理比較器５０は、電圧比較器６０が出力する電圧比較信号の論理値と、設定される期待値とを比較した論理比較信号を出力する。同様に、論理比較器５２は、電圧比較器６２が出力する電圧比較信号の論理値と、設定される論理値とを比較した論理比較信号を出力する。当該期待値は、例えばパターン発生器１０４が設定する。
第１測定部１０は、論理比較器５０が出力する論理比較信号を測定する。また、第２測定部２０は、論理比較器５２が出力する論理比較信号を測定する。第１測定部１０、第２測定部２０、位相差算出部３０、および、分布生成部４０は、図１から図３に関連して説明した第１測定部１０、第２測定部２０、位相差算出部３０、および、分布生成部４０と同一であるので、説明を省略する。
判定部９８は、信号測定装置１００における測定結果に基づいて、被試験デバイス３００の良否を判定する。例えば判定部９８は、信号測定装置１００が測定した位相差の分布情報が、被試験デバイス３００の仕様を満たすか否かにより、被試験デバイス３００の良否を判定してよい。より具体的には、判定部９８は、信号測定装置１００が生成したヒストグラムに基づいて、被試験デバイス３００の良否を判定してよい。
本例の試験装置２００によれば、ＤＱＳ−ＤＱ信号間の位相差の分布を短時間で測定することができる。このため、ソースシンクロナス方式の被試験デバイス３００を短時間で試験することができる。
また、データストローブ信号ＤＱＳとして、差動の信号を出力する被試験デバイス３００も考えられる。係る被試験デバイス３００に対しては、試験装置２００は、データストローブ信号ＤＱＳのクロスポイントと、データ信号ＤＱのエッジタイミングとの位相差の分布を測定してよい。
図５は、差動信号のクロスポイントを検出する方法の一例を説明する図である。本例では、図５に示すように、非反転側のＤＱＳ信号と、反転側の／ＤＱＳ信号とのクロスポイントのタイミングｔ１を検出する場合を説明する。
当該クロスポイントは、ＤＱＳ信号のエッジと、／ＤＱＳ信号のエッジとの交点であるので、ＤＱＳ信号のエッジの直線を特定する２点（Ｐ１、Ｐ２）と、／ＤＱＳ信号のエッジの直線を特定する２点（Ｐ３、Ｐ４）の座標を検出すれば、タイミングｔ１を算出することができる。つまり、ＤＱＳ信号のエッジ上の２点（Ｐ１、Ｐ２）の座標から当該エッジを示す数式が得られ、／ＤＱＳ信号のエッジ上の２点（Ｐ３、Ｐ４）の座標から当該エッジを示す数式が得られる。そして、これらの数式から、タイミングｔ１を算出することができる。
信号測定装置１００は、算出したクロスポイントのタイミングｔ１と、データ信号ＤＱのエッジタイミングｔ２との差分を、位相差として算出してよい。データ信号ＤＱのエッジタイミングｔ２は、図１から図３に関連して説明した方法で測定することができる。
図６は、信号測定装置１００の他の構成例を示す図である。本例の信号測定装置１００は、差動のデータストローブ信号（ＤＱＳ、／ＤＱＳ）のクロスポイントと、データ信号ＤＱのエッジタイミングとの位相差の分布を測定する。
図５に関連して説明したように、差動信号のクロスポイントは、Ｐ１からＰ４の４点から求めることができる。本例の信号測定装置１００は、Ｐ１からＰ４に対応して、電圧比較器６０、論理比較器５０、および、第１測定部１０の構成を４組有する。
電圧比較器６０−１は、基準レベルＶＯＨが与えられ、基準レベルＶＯＨとＤＱＳ信号の信号レベルとを比較する。そして、第１測定部１０−１は、電圧比較器６０−１が出力する信号の論理値が遷移するタイミングＤ１を検出する。これにより、Ｐ１の座標（ＶＯＨ、Ｄ１）を得ることができる。
電圧比較器６０−２は、基準レベルＶＯＬが与えられ、基準レベルＶＯＬとＤＱＳ信号の信号レベルとを比較する。そして、第１測定部１０−２は、電圧比較器６０−２が出力する信号の論理値が遷移するタイミングＤ２を検出する。これにより、Ｐ２の座標（ＶＯＬ、Ｄ２）を得ることができる。
同様に、／ＤＱＳ信号に対しても、Ｐ３の座標（ＶＯＨ、Ｄ３）、および、Ｐ４の座標（ＶＯＬ、Ｄ４）を得ることができる。クロスポイント算出部７０は、それぞれの第１測定部１０が検出したタイミング（Ｄ１からＤ４）、および、それぞれの電圧比較器６０に設定される基準レベル（ＶＯＨ、ＶＯＬ）から、クロスポイントのタイミングｔ１を算出する。なお、電圧比較器６２、論理比較器５２、および、第２測定部２０の機能および構成は、図４に関連して説明した電圧比較器６２、論理比較器５２、および、第２測定部２０と同一であってよい。
位相差算出部３０は、クロスポイント算出部７０が算出したクロスポイントのタイミングｔ１と、第２測定部２０が検出したエッジタイミングｔ２との位相差を、測定サイクルのサイクル毎に算出する。分布生成部４０は、位相差算出部３０が算出した位相差の分布情報を生成する。このような構成により、差動のデータストローブ信号（ＤＱＳ、／ＤＱＳ）と、データ信号ＤＱとの位相差の分布を容易に測定することができる。
図７は、信号測定装置１００の他の構成例を示す図である。本例の被試験デバイス３００は、一つのデータストローブ信号ＤＱＳと同期して、複数のデータ信号（ＤＱ１、ＤＱ２、・・・）を出力する。信号測定装置１００は、データストローブ信号ＤＱＳと、それぞれのデータ信号ＤＱとの位相差の分布を測定する。
本例の信号測定装置１００は、複数の測定部（第１測定部１０、第２測定部２０、第３測定部２２、・・・）を備える。また、図４に示した信号測定装置１００と同様に、各測定部の前段には、電圧比較器６０、６２および論理比較器５０、５２が設けられる。また、本例の信号測定装置１００は、測定すべきデータ信号毎に、位相差算出部３０および分布生成部４０を備える。
第１測定部１０は、図４に示した信号測定装置１００と同様に、データストローブ信号ＤＱＳを測定する。他の測定部（第２測定部２０、第３測定部２２、・・・）は、複数のデータ信号（ＤＱ１、ＤＱ２、・・・）と一対一に対応して設けられ、対応するデータ信号ＤＱを測定する。例えば、第２測定部２０は、データ信号ＤＱ１を測定して、第３測定部２２は、データ信号ＤＱ２を測定する。
それぞれの位相差算出部３０は、第１測定部１０以外の測定部（第２測定部２０、第３測定部２２、・・・）と対応して設けられ、対応する測定部における測定結果と、第１測定部１０における測定結果とに基づいて、データストローブ信号ＤＱＳと、対応するデータ信号ＤＱとの位相差を算出する。例えば、位相差算出部３０−１は、データストローブ信号ＤＱＳと、データ信号ＤＱ１との位相差を算出する。また、位相差算出部３０−２は、データストローブ信号ＤＱＳと、データ信号ＤＱ２との位相差を算出する。
それぞれの分布生成部４０は、対応する位相差算出部３０が算出する位相差の分布情報を生成する。このような構成により、多ビットのデータ信号ＤＱを出力する被試験デバイス３００に対する試験を容易に行うことができる。また、本例の信号測定装置１００は、図６に関連して説明したように、差動のデータストローブ信号のクロスポイントを測定する構成を有してもよい。
図８は、信号測定装置１００の他の構成例を示す図である。本例の信号測定装置１００は、図１から図７に関連して説明したいずれかの信号測定装置１００の構成に加え、ストローブ間隔調整部８０を更に備える。図８においては、第１測定部１０、第２測定部２０、および、ストローブ間隔調整部８０以外の構成要素を省略して説明する。
ストローブ間隔調整部８０は、それぞれの測定部（第１測定部１０、第２測定部２０、第３測定部２２、・・・）におけるストローブ間隔を調整する。具体的には、ストローブ間隔調整部８０は、それぞれの測定部における各遅延素子１２の遅延量を調整する。このような構成により、位相差を測定する測定分解能を調整することができる。なお、ストローブ間隔調整部８０は、全ての測定部における全ての遅延素子１２に、同一の遅延量を設定してよい。
図９は、信号測定装置１００の他の構成例を示す図である。本例の信号測定装置１００は、図１から図８に関連して説明したいずれかの信号測定装置１００の構成に加え、ジッタ測定部９０および基準クロック調整部９２を更に備える。図９においては、第１測定部１０、第２測定部２０、ジッタ測定部９０、および、基準クロック調整部９２以外の構成要素を省略して説明する。
ジッタ測定部９０は、第１測定部１０を用いて、データストローブ信号ＤＱＳのジッタを予め測定する。例えばジッタ測定部９０は、第１測定部１０が測定するデータストローブ信号ＤＱＳの位相に基づいて、データストローブ信号ＤＱＳのジッタの分布を測定してよい。
基準クロック調整部９２は、ジッタ測定部９０が測定したジッタに基づいて、測定部（第１測定部１０、第２測定部２０、第３測定部２２、・・・）に与えられる基準クロックの位相を調整することで、複数のストローブタイミングの位相を調整する。例えば基準クロック調整部９２は、基準クロックの遅延量を調整してよい。
図１０は、ジッタ測定部９０および基準クロック調整部９２の動作例を説明する図である。ジッタ測定部９０は、第１測定部１０が検出する、データストローブ信号ＤＱＳの論理値の遷移タイミングについて、ヒストグラムを生成する。例えばジッタ測定部９０は、分布生成部４０と同様に、複数のカウンタを用いてヒストグラムを生成してよい。当該ヒストグラムが、データストローブ信号ＤＱＳのジッタ分布に対応する。
図１０に示すように、ＤＱＳのジッタ分布が、中央のストローブタイミングに対して偏っている場合、ＤＱＳ−ＤＱ間の位相差の測定レンジが小さくなってしまう。例えば、図１０に示すように、ＤＱＳのジッタ分布が右側に偏っている場合、ＤＱＳ信号に対して位相が遅れているＤＱ信号の位相測定範囲が小さくなってしまう。
これに対して、本例の信号測定装置１００では、基準クロック調整部９２が、ジッタ測定部９０が測定したジッタに基づいて基準クロックの位相を調整する。例えば図１０に示すように、基準クロック調整部９２は、ジッタ測定部９０が測定したジッタ分布のピーク位置が、中央のストローブタイミングと一致するように、ストローブタイミングの位相を調整してよい。
このような構成により、位相差の測定レンジが小さくなることを防ぐことができる。信号測定装置１００は、上述した基準クロックの位相の調整を行った後に、入力される信号間の位相差を測定してよい。
図１１は、他の実施形態に係る試験装置１１００の構成例を示す。試験装置１１００は、被試験デバイスである電子デバイス１２００のジッタを測定する。試験装置１１００は、タイミング発生器１０１０、パターン発生器１０２０、波形整形器１０３０、ジッタ測定装置１０４０、及び判定器１０８０を備える。
タイミング発生器１０１０は、試験装置１１００を動作させるためのタイミング信号を生成する。例えば、タイミング発生器１０１０は、電子デバイス１２００に試験パターンを供給するタイミングを示す信号を、波形整形器１０３０に供給する。また、試験装置１１００の動作を同期させる基準クロックを生成し、試験装置１１００の各構成要素に供給してもよい。
パターン発生器１０２０は、電子デバイス１２００を試験するための試験パターンを生成し、波形整形器１０３０に供給する。波形整形器１０３０は、試験パターンを整形し、タイミング発生器１０１０から受け取った信号に応じて、試験パターンを電子デバイス１２００に供給する。
ジッタ測定装置１０４０は、試験パターンに応じて電子デバイス１２００が出力する出力信号のジッタを解析する。判定器１０８０は、ジッタ測定装置１０４０における解析結果に基づいて、電子デバイス１２００の良否を判定する。
図１２は、ジッタ測定装置１０４０の構成の一例を示す。ジッタ測定装置１０４０は、３以上のストローブを有するマルチストローブにより、被測定信号の変化点を検出し、ジッタを測定する。例えば、ジッタ測定装置１０４０は、電子デバイス１２００が複数回出力する出力信号に基づいて、出力信号のジッタを測定する。
また、本例において試験装置１１００は、電子デバイス１２００の出力信号のうち、データ信号（ＤＱ）のジッタを測定するジッタ測定装置１０４０−２と、データ信号と同期して出力されるクロック信号（ＤＱＳ）のジッタを測定するジッタ測定装置１０４０−１とを有する。それぞれのジッタ測定装置１０４０は、電圧比較器１０４２、マルチストローブ生成部１０４４、値検出部１０４６、変化点検出部１０４８、ヒストグラム生成部１０５０、及びジッタ算出部１０５２を有する。本例では、クロック信号のジッタを測定するジッタ測定装置１０４０−１の構成について説明するが、ジッタ測定装置１０４０−２についてもジッタ測定装置１０４０−１と同様の機能及び構成を有する。
電圧比較器１０４２は、電子デバイス１２００が出力したクロック信号を、所定の閾値と比較し、比較結果を値検出部１０４６に供給する。例えば、電圧比較器１０４２は、クロック信号がＨレベルの値を示すかＬレベルの値を示すかを、所定の閾値と比較することにより判定する。
マルチストローブ生成部１０４４は、３以上のストローブを有するマルチストローブを、電子デバイス１２００が複数回出力するクロック信号に同期して複数回生成する。ここで、マルチストローブとは、位相がわずかずつ異なる複数のストローブの集合を指す。値検出部１０４６は、マルチストローブ生成部１０４４が複数回生成した、マルチストローブのそれぞれのストローブにおけるクロック信号の値を検出する。
変化点検出部１０４８は、値検出部１０４６が検出したクロック信号の値に基づいて、電子デバイス１２００が複数回出力したそれぞれのクロック信号における値の変化点の位置を検出する。ヒストグラム生成部１０５０は、変化点検出部１０４８が検出したそれぞれのクロック信号の値の変化点の位置毎に、当該変化点を検出した回数を計数する。つまり、ヒストグラム生成部１０５０は、変化点検出部１０４８が検出したそれぞれのクロック信号の値の変化点のヒストグラムを生成する。ヒストグラム生成部１０５０が生成したヒストグラムにより、クロック信号のジッタの様々な解析を行うことができる。
ジッタ算出部１０５２は、ヒストグラム生成部１０５０の計数結果に基づいて、クロック信号のジッタを算出する。つまり、ジッタ算出部１０５２は、ヒストグラム生成部１０５０が生成したヒストグラムに基づいて、クロック信号のジッタを算出する。また、ジッタ算出部１０５２は、算出したクロック信号のジッタを判定器１０８０に供給する。同様に、ジッタ測定装置１０４０−２のジッタ算出部１０５２は、算出したデータ信号のジッタを判定器１０８０に供給する。判定器１０８０は、クロック信号及びデータ信号のジッタに基づいて、電子デバイス１２００の良否を判定する。
図１３は、ジッタ測定装置１０４０−１の詳細な構成の一例を示す。本例において、ジッタ測定装置１０４０−１は、マルチストローブ生成部１０４４及び値検出部１０４６をそれぞれ含む第１の論理比較器１０６６−１と第２の論理比較器１０６６−２とを有する。また、ジッタ測定装置１０４０−１は、図１２において説明した構成に加え、一時メモリ１０６８及び選択部１０７４を更に有する。
電圧比較器１０４２は、電子デバイス１２００が出力したクロック信号の値と、Ｈレベルを示す第１の閾値ＶＯＨとを比較し、比較結果をＨレベル比較結果として出力する第１のコンパレータ１０５４と、クロック信号の値と、Ｌレベルを示す第２の閾値ＶＯＬとを比較し、比較結果をＬレベル比較結果として出力する第２のコンパレータ１０５６とを有する。第１のコンパレータ１０５４は、Ｈレベル比較結果を第１の論理比較器１０６６−１に供給し、第２のコンパレータ１０５６は、Ｌレベル比較結果を第２の論理比較器１０６６−２に供給する。
第１の論理比較器１０６６−１及び第２の論理比較器１０６６−２のそれぞれのマルチストローブ生成部１０４４は、クロック信号の立ち上がりエッジのタイミングに基づいた第１のマルチストローブと、クロック信号の立ち下がりエッジのタイミングに基づいた第２のマルチストローブとを生成し、それぞれの値検出部１０４６は、第１のマルチストローブにより、Ｈレベル比較結果の値を検出し、第２のマルチストローブにより、Ｌレベル比較結果の値を検出する。
例えば、第１の論理比較器１０６６−１のマルチストローブ生成部１０４４は、第１のストローブタイミング信号を受け取り、第１のマルチストローブを出力する縦続接続された複数の第１の可変遅延回路１０６４を有し、第２の論理比較器１０６６−２のマルチストローブ生成部１０４４は、第２のストローブタイミング信号を受け取り、第２のマルチストローブを出力する縦続接続された複数の第２の可変遅延回路（図示せず）を有する。本例においてそれぞれのマルチストローブ生成部１０４４は、ｎ−１個（但しｎは３以上の整数）ずつの可変遅延回路を有し、与えられたストローブタイミング信号及びそれぞれの可変遅延回路が出力するストローブから、ｎ個のストローブを有するマルチストローブを生成する。
また、第１の論理比較器１０６６−１の値検出部１０４６は、第１のマルチストローブにより、Ｈレベル比較結果の値を検出する複数の第１のタイミング比較器１０５８を有し、第２の論理比較器１０６６−２の値検出部１０４６は、第２のマルチストローブにより、Ｌレベル比較結果の値を検出する複数の第２のタイミング比較器（図示せず）を有する。以下、第１の論理比較器１０６６−１の構成及び動作について説明するが、第２の論理比較器１０６６−２についても第１の論理比較器１０６６−１と同様である。
複数の可変遅延回路１０６４は、ストローブタイミング信号を受け取り、受け取ったストローブタイミング信号を所定の時間遅延させ、それぞれストローブとして順次出力する。それぞれの可変遅延回路１０６４は、生成するべきマルチストローブのストローブ間隔に応じた遅延量だけ順次ストローブタイミング信号を遅延させて出力する。ここで、ストローブタイミング信号は、電子デバイス１２００が複数回出力するクロック信号に同期して、マルチストローブを生成するべきタイミングで与えられる。ストローブタイミング信号は、例えばタイミング発生器１０１０が生成してよい。
複数のタイミング比較器１０５８は、それぞれが可変遅延回路１０６４のいずれかに対応して設けられ、対応する可変遅延回路１０６４が出力したストローブにより、クロック信号のＨレベル比較結果の値を検出する。つまり、それぞれのタイミング比較器１０５８は、対応する可変遅延回路１０６４が出力したストローブを受け取ったタイミングにおける、Ｈレベル比較結果の値を検出する。ただし、本例においては、タイミング比較器１０５８−０は、ストローブタイミング信号により、クロック信号のＨレベル比較結果の値を検出する。
それぞれのタイミング比較器１０５８が検出した値は、ｎビットのディジタル信号として一時メモリ１０６８に格納される。本例において、ジッタ測定装置１０４０−１は、ｎ個の一時メモリ１０６８を有し、それぞれの一時メモリ１０６８は、検出されたＨレベル比較結果の値とＬレベル比較結果の値のそれぞれのビットを格納する。
変化点検出部１０４８は、複数のタイミング比較器１０５８における検出結果に基づいて、それぞれのクロック信号における値の変化点の位置を検出する。本例において、変化点検出部１０４８は、Ｈレベル比較結果の値の変化点をクロック信号の立ち上がりエッジにおける値の変化点として検出し、Ｌレベル比較結果の値の変化点をクロック信号の立ち下がりエッジにおける値の変化点として検出する。
変化点検出部１０４８は、ｎ−１個の変化点検出回路１０７２を有し、それぞれの変化点検出回路１０７２は、一時メモリ１０６８が格納したＨレベル比較結果の値のディジタル信号の、隣接するビットの値を比較してＨレベル比較結果の値の変化点を検出する。また、同様にＬレベル比較結果の値の変化点を検出する。
選択部１０７４は、変化点検出部１０４８が検出したクロック信号の立ち上がりエッジにおける値の変化点、又は立ち下がりエッジにおける値の変化点のいずれかを選択し、ヒストグラム生成部１０５０に供給する。選択部１０７４には、選択信号が与えられ、選択部１０７４は与えられた選択信号に基づいてクロック信号の立ち上がりエッジにおける値の変化点、又は立ち下がりエッジにおける値の変化点のいずれかを選択する。選択信号は、パターン発生器１０２０が生成してよい。
ヒストグラム生成部１０５０は、選択部１０７４が選択した変化点検出部１０４８の検出結果に基づいて、マルチストローブのいずれのストローブにおいてクロック信号の値の変化点が検出されたかを、それぞれのストローブ毎に計数する複数のカウンタ１０７６を有する。それぞれのカウンタ１０７６には、計数を行うことを指示する有効信号が与えられる。有効信号は、パターン発生器１０２０が生成してよい。この場合、パターン発生器１０２０は、ジッタ測定装置１０４０がマルチストローブを生成する毎に、それぞれのカウンタ１０７６に計数を行わせるための有効信号をそれぞれのカウンタ１０７６に供給する。ヒストグラム生成部１０５０は、それぞれのカウンタ１０７６における計数結果により、クロック信号の値の変化点のヒストグラムを生成する。
ジッタ算出部１０５２は、ヒストグラム生成部１０５０が生成したヒストグラムに基づいて、クロック信号のジッタを測定する。例えば、ジッタ算出部１０５２は、対応するカウンタ１０７６における計数結果が所定の閾値以上であるストローブのタイミングに基づいて、クロック信号のジッタを測定する。
以上説明したように、本例におけるジッタ測定装置１０４０によれば、それぞれのクロック信号の値の変化点を、マルチストローブにより検出しているので、一の変化点を検出する毎に、複数回クロック信号を測定する必要がない。このため、ジッタ測定にかかる時間を大幅に短縮することができる。また、一のクロック信号から一の変化点を検出するので、精度よく変化点を検出することができる。このため、精度よく被測定信号のジッタを測定することができる。また、試験装置１１００は、電子デバイス１２００の良否を精度よく判定することができる。
図１４は、ジッタ測定装置１０４０−１の詳細な構成の他の例を示す。本例におけるジッタ測定装置１０４０−１は、図１３において説明したジッタ測定装置１０４０−１の構成に対して、ヒストグラム生成部１０５０の構成が異なる。他の構成要素については、図１３において説明したジッタ測定装置１０４０−１の構成要素と同一又は同様の機能及び構成を有する。
本例におけるヒストグラム生成部１０５０は、選択部１０７４が選択した変化点検出部１０４８の検出結果を格納する変化点記憶メモリ１０７８を有する。変化点記憶メモリ１０７８には、検出結果を格納することを指示する有効信号が与えられる。ヒストグラム生成部１０５０は、変化点記憶メモリ１０７８が格納した検出結果に基づいて、クロック信号の値の変化点のヒストグラムを生成する手段を更に有してよい。ジッタ算出部１０５２は、当該ヒストグラムに基づいてクロック信号のジッタを算出する。
図１５は、ヒストグラム生成部１０５０が生成するヒストグラムの一例を示す。図１５に示すように、ヒストグラム生成部１０５０は、マルチストローブのいずれのマルチストローブにおいて、クロック信号の変化点が検出されたかを、マルチストローブ毎に計数した結果を示すヒストグラムを生成する。
ジッタ算出部１０５２は、ヒストグラム生成部１０５０が生成したヒストグラムに基づいて、クロック信号のジッタを算出する。例えば、変化点を検出したストローブのタイミングに基づいてクロック信号のジッタを算出してよい。また、図１５に示すように、変化点の検出回数が所定の閾値ＴＨ以上であるストローブのタイミングに基づいて、クロック信号のジッタを算出してよい。
また、ジッタ算出部１０５２は、当該ヒストグラムに基づいて、クロック信号のジッタ分布を解析してもよい。また、クロック信号のエッジの理想的な位置に基づいて、クロック信号の正の位相方向のジッタと負の位相方向のジッタとを測定してもよい。
図１６は、ジッタ測定装置１０４０の動作の一例を示すフローチャートである。電子デバイス１２００が出力する出力信号のジッタを測定する場合、まず試験装置１１００が電子デバイス１２００に試験パターンを印加する（Ｓ３００）。次に、ジッタ電子デバイス１２００が試験パターンに応じて出力する出力信号をジッタ測定装置１０４０に取り込む（Ｓ３０２）。
次に、値検出部１０４６において、出力信号の値をマルチストローブにより検出する（Ｓ３０４）。次に、変化点検出部１０４８において、値検出部１０４６が検出した出力信号の値に基づいて、出力信号の値の変化点を検出する（Ｓ３０６）。次に、ヒストグラム生成部１０５０のカウンタ１０７６において、出力信号の値の変化点毎に、検出した変化点の回数を計数する（Ｓ３０８）。ここで、Ｓ３０２〜Ｓ３０８の処理を所定の回数繰り返し、出力信号の値の変化点を複数回検出する。
次に、電子デバイス１２００に対する試験パターンの供給を停止し（Ｓ３１０）、それぞれのカウンタ１０７６が計数した変化点の回数を読み出す（Ｓ３１２）。ここで、Ｓ３１２は、全てのカウンタ１０７６に対して、計数した変化点の回数を読み出すまで繰り返される。次に、読み出した変化点の回数に基づいて、出力信号の値の変化点の位置のヒストグラムを生成する（Ｓ３１４）。試験装置１１００は、Ｓ３１４において生成したヒストグラムに基づいて、出力信号のジッタを解析する。
本例においては、図１３に関連して説明したジッタ測定装置１０４０の動作の一例について説明したが、図１４に関連して説明したジッタ測定装置１０４０についても同様の動作を行う。
図１７から図２２は、試験装置１１００及びジッタ測定装置１０４０の他の実施形態を説明する図である。測定対象となる半導体メモリデバイスの品種の一例としてDDR-SDRAMと呼ばれる半導体メモリデバイスがある。DDR-SDRAMでは半導体デバイスからデータ（以下DQとする）が読み出される際，データのジッタによる伝送不良（図１７、図１８）を避ける目的で、図１９のように，そのデバイスの周辺機器へ接続される先にデータ受け取り用クロック（以下DQSとする）も同時に出力することで接続された先の機器へ高速なデータの受け渡しを確実なものにできる。
このDQSとDQ間には一定量の許容スペックが存在する。通常スペックとそのマージンを加味してデバイスの良否を判定する。例えば図２０に示す構成により、その際のスペックとマージン量の妥当性を確認する目的で、デバイスジッタを考慮し、測定を複数回繰り返し実行してそのDQS-DQのスキュー分布を求めてデバイス性能を解析する。
DQS対DQ位相比較を行う際、スペックに対するPASS/FAIL判定を行う構造ではそのスペック範囲を変えながら測定を繰り返してその分布を取得するため試験実行時間増大を招き，引いては，半導体試験装置に求められる試験時間の短縮の妨げになる場合も考えられる。
これに対し、図２１及び図２２に示す構成のように、マルチストローブ機能を用いることにより、半導体デバイスから出力されるDQS、DQの出力パターンの電圧比較を行った際の変化点位置情報を1shotで計測することができる。本例の試験装置１１００及びジッタ測定装置１０４０は、図１１から図１６において説明した構成のうち、変化点検出部１０４８までの回路構成を、ＤＱＳ及びＤＱの双方に対して設けて、それぞれの変化点をリアルタイムに検出してよい。
そして、図２１及び図２２に示すように、検出した双方の変化点から、ＤＱＳ及びＤＱの位相を位相比較部でリアルタイムに比較する。そして、その位相差を値に応じたそれぞれのカウンタで、それぞれの位相差の回数を計数することで、1回の試験内で測定ループ組んで、直接ヒストグラムにすることができる。このため、スキュー解析時間の削減を行うことが可能になる。
以上、本発明の一つの側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
上記説明から明らかなように、本発明の一実施形態によれば、入力される信号間の位相差を効率よく測定することができる信号測定装置を実現することができる。また、本発明の一実施形態に係るジッタ測定装置によれば、被測定信号のジッタを高速に且つ精度よく検出することができる。また試験装置によれば、電子デバイスを精度よく試験することができる。また、ＤＱ及びＤＱＳの位相差のヒストグラムを効率よく生成することができる。

Claims (10)

  1. 第１入力信号および第２入力信号を測定する信号測定装置であって、
    測定サイクルの各サイクル内に複数配置されたストローブタイミングで前記第１入力信号を測定する第１測定部と、
    測定サイクルの各サイクル内に複数配置されたストローブタイミングで前記第２入力信号を測定する第２測定部と、
    前記第１測定部および前記第２測定部における測定結果に基づいて、各測定サイクルにおける前記第１入力信号および前記第２入力信号の位相差を算出する位相差算出部と、
    前記位相差算出部が各測定サイクルにおいて算出した前記位相差の分布情報を生成する分布生成部と
    を備え、
    前記第１測定部および前記第２測定部のそれぞれは、
    基準クロックを順次遅延させる、縦続接続された複数の遅延素子と、
    前記複数の遅延素子と一対一に対応して設けられ、対応する遅延素子が出力する前記基準クロックのタイミングで、入力信号の値を検出することにより、前記入力信号の位相を検出する複数の検出器と
    を有し、
    前記第１測定部および前記第２測定部に与えられる前記基準クロックの位相を調整する基準クロック調整部と、
    前記第１測定部を用いて、前記第１入力信号のジッタを予め測定するジッタ測定部と
    を更に備え、
    前記基準クロック調整部は、前記ジッタ測定部が測定した前記第１入力信号のジッタに基づいて、前記基準クロックの位相を調整する
    信号測定装置。
  2. 前記分布生成部は、前記位相差算出部が算出する前記位相差について、それぞれの値の出現頻度を示すヒストグラムを生成する
    請求項１に記載の信号測定装置。
  3. 前記分布生成部は、前記位相差のそれぞれの値に対応して設けられ、対応する前記位相差の値の出現回数を計数する複数のカウンタを有する
    請求項２に記載の信号測定装置。
  4. 前記第１測定部は、各サイクル内における、何番目の前記ストローブタイミングで、前記第１入力信号の値の遷移を検出したかを示す測定結果を出力し、
    前記第２測定部は、各サイクル内における、何番目の前記ストローブタイミングで、前記第２入力信号の値の遷移を検出したかを示す測定結果を出力し、
    前記位相差算出部は、前記第１測定部および前記第２測定部が出力する前記測定結果における、ストローブタイミングの番号の差分を、前記位相差として出力する
    請求項３に記載の信号測定装置。
  5. 前記第１測定部における前記ストローブタイミングの間隔と、前記第２測定部における前記ストローブタイミングの間隔とは略同一である
    請求項４に記載の信号測定装置。
  6. 前記分布生成部は、前記測定サイクルの１サイクル内に配置される前記ストローブタイミングの個数に応じた個数のカウンタを有する
    請求項５に記載の信号測定装置。
  7. 前記複数の遅延素子における遅延量を調整するストローブ間隔調整部を更に備える
    請求項１から６のいずれか１項に記載の信号測定装置。
  8. 前記第１入力信号は、差動の信号であり、
    前記第１測定部における測定結果に基づいて、前記第１入力信号のクロスポイントのタイミングを算出するクロスポイント算出部を更に備える
    請求項４から６のいずれか１項に記載の信号測定装置。
  9. 測定サイクルの各サイクル内に複数配置されたストローブタイミングで第３入力信号を測定する第３測定部と、
    前記位相差算出部は、前記第１測定部、前記第２測定部、および、前記第３測定部における測定結果に基づいて、各測定サイクルにおける前記第１入力信号および前記第２入力信号の位相差と、前記第１入力信号および前記第３入力信号の位相差とを算出する
    請求項１から８のいずれか１項に記載の信号測定装置。
  10. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスが出力する第１入力信号および第２入力信号を測定する信号測定装置と、
    前記信号測定装置における測定結果に基づいて、前記被試験デバイスの良否を判定する判定部と
    を備え、
    前記信号測定装置は、
    測定サイクルの各サイクル内に複数配置されたストローブタイミングで前記第１入力信号を測定する第１測定部と、
    測定サイクルの各サイクル内に複数配置されたストローブタイミングで前記第２入力信号を測定する第２測定部と、
    前記第１測定部および前記第２測定部における測定結果に基づいて、各測定サイクルにおける前記第１入力信号および前記第２入力信号の位相差を算出する位相差算出部と、
    前記位相差算出部が各測定サイクルにおいて算出した前記位相差の分布情報を生成する分布生成部と
    を有し、
    前記第１測定部および前記第２測定部のそれぞれは、
    基準クロックを順次遅延させる、縦続接続された複数の遅延素子と、
    前記複数の遅延素子と一対一に対応して設けられ、対応する遅延素子が出力する前記基準クロックのタイミングで、入力信号の値を検出することにより、前記入力信号の位相を検出する複数の検出器と
    を有し、
    前記第１測定部および前記第２測定部に与えられる前記基準クロックの位相を調整する基準クロック調整部と、
    前記第１測定部を用いて、前記第１入力信号のジッタを予め測定するジッタ測定部と
    を更に備え、
    前記基準クロック調整部は、前記ジッタ測定部が測定した前記第１入力信号のジッタに基づいて、前記基準クロックの位相を調整する
    試験装置。
JP2009502591A 2007-03-08 2008-03-04 信号測定装置および試験装置 Expired - Fee Related JP5351009B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US89386607P 2007-03-08 2007-03-08
US60/893,866 2007-03-08
US11/941,087 US7783452B2 (en) 2007-03-08 2007-11-16 Signal measurement apparatus and test apparatus
US11/941,087 2007-11-16
PCT/JP2008/053876 WO2008108374A1 (ja) 2007-03-08 2008-03-04 信号測定装置および試験装置

Publications (2)

Publication Number Publication Date
JPWO2008108374A1 JPWO2008108374A1 (ja) 2010-06-17
JP5351009B2 true JP5351009B2 (ja) 2013-11-27

Family

ID=39738252

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009502591A Expired - Fee Related JP5351009B2 (ja) 2007-03-08 2008-03-04 信号測定装置および試験装置

Country Status (4)

Country Link
US (1) US7783452B2 (ja)
JP (1) JP5351009B2 (ja)
KR (1) KR101044707B1 (ja)
WO (1) WO2008108374A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010087008A1 (ja) * 2009-01-30 2010-08-05 株式会社アドバンテスト 電子デバイス、試験装置および試験方法
WO2010087009A1 (ja) * 2009-01-30 2010-08-05 株式会社アドバンテスト 電子デバイス、試験装置および試験方法
EP3196661B1 (en) * 2009-02-27 2021-04-21 Furuno Electric Co., Ltd. Frequency measuring device
WO2010150304A1 (ja) * 2009-06-22 2010-12-29 株式会社アドバンテスト 位相検出装置、試験装置および調整方法
JP5202456B2 (ja) * 2009-07-08 2013-06-05 株式会社アドバンテスト 試験装置および試験方法
JP5274428B2 (ja) * 2009-10-29 2013-08-28 株式会社アドバンテスト 測定装置および試験装置
JP2011154009A (ja) * 2010-01-28 2011-08-11 Advantest Corp 試験装置、測定装置および電子デバイス
US8918686B2 (en) * 2010-08-18 2014-12-23 Kingtiger Technology (Canada) Inc. Determining data valid windows in a system and method for testing an integrated circuit device
US20120089371A1 (en) * 2010-10-06 2012-04-12 Advantest Corporation Measurement apparatus, measurement method, test apparatus and recording medium
US9337848B2 (en) 2014-02-27 2016-05-10 Industry-Academic Cooperation Foundation, Yonsei University Clock and data recovery device
JP6337543B2 (ja) * 2014-03-19 2018-06-06 アイシン精機株式会社 形状測定装置及び形状測定方法
KR101565098B1 (ko) * 2014-04-30 2015-11-02 한국항공우주연구원 신호 입력시간 측정 장치
KR102677944B1 (ko) * 2021-11-29 2024-06-26 주식회사 엔에스엠 위상 지터 측정 장치 및 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001356153A (ja) * 2000-06-14 2001-12-26 Advantest Corp 半導体デバイス試験方法・半導体デバイス試験装置
WO2003060533A1 (fr) * 2002-01-10 2003-07-24 Advantest Corporation Dispositif pour tester la lsi a mesurer, analyseur de gigue et detecteur de dephasage
WO2003104826A1 (ja) * 2002-06-10 2003-12-18 株式会社アドバンテスト 半導体試験装置
JP2004125552A (ja) * 2002-10-01 2004-04-22 Advantest Corp ジッタ測定装置、及び試験装置
WO2005012930A1 (ja) * 2003-07-31 2005-02-10 Advantest Corporation 試験装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI238256B (en) * 2000-01-18 2005-08-21 Advantest Corp Testing method for semiconductor device and its equipment
JP3830020B2 (ja) * 2000-10-30 2006-10-04 株式会社日立製作所 半導体集積回路装置
JP4006260B2 (ja) * 2002-04-26 2007-11-14 株式会社アドバンテスト 半導体試験装置
US7421355B2 (en) * 2006-02-27 2008-09-02 Advantest Corporation Measuring apparatus, measuring method, testing apparatus, testing method, and electronic device
KR100829455B1 (ko) * 2006-11-13 2008-05-15 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 제어신호 생성회로 및방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001356153A (ja) * 2000-06-14 2001-12-26 Advantest Corp 半導体デバイス試験方法・半導体デバイス試験装置
WO2003060533A1 (fr) * 2002-01-10 2003-07-24 Advantest Corporation Dispositif pour tester la lsi a mesurer, analyseur de gigue et detecteur de dephasage
WO2003104826A1 (ja) * 2002-06-10 2003-12-18 株式会社アドバンテスト 半導体試験装置
JP2004125552A (ja) * 2002-10-01 2004-04-22 Advantest Corp ジッタ測定装置、及び試験装置
WO2005012930A1 (ja) * 2003-07-31 2005-02-10 Advantest Corporation 試験装置

Also Published As

Publication number Publication date
KR20090115864A (ko) 2009-11-09
WO2008108374A1 (ja) 2008-09-12
JPWO2008108374A1 (ja) 2010-06-17
US20090216488A1 (en) 2009-08-27
KR101044707B1 (ko) 2011-06-28
US7783452B2 (en) 2010-08-24

Similar Documents

Publication Publication Date Title
JP5351009B2 (ja) 信号測定装置および試験装置
JP4152710B2 (ja) ジッタ測定装置、及び試験装置
US7834615B2 (en) Bist DDR memory interface circuit and method for self-testing the same using phase relationship between a data signal and a data strobe signal
US7816960B2 (en) Circuit device and method of measuring clock jitter
US8278961B2 (en) Test apparatus and test method
KR100712519B1 (ko) 아이 마스크를 이용하여 회로의 특성을 검출하는 테스트장비 및 테스트 방법
KR101095642B1 (ko) 시험 장치
US8604773B2 (en) Receiving apparatus, test apparatus, receiving method, and test method
CN100422756C (zh) 半导体试验装置
US20090013228A1 (en) Bist ddr memory interface circuit and method for testing the same
JP2011017604A (ja) 試験装置および試験方法
US10983164B2 (en) Test apparatus
US8436604B2 (en) Measuring apparatus, parallel measuring apparatus, testing apparatus and electronic device
US7886176B1 (en) DDR memory system for measuring a clock signal by identifying a delay value corresponding to a changed logic state during clock signal transitions
JP5210646B2 (ja) 被測定信号の変化点を検出する装置、方法および試験装置
JPWO2007091413A1 (ja) 変化点検出回路、ジッタ測定装置、及び試験装置
JP2004125573A (ja) マルチストローブ装置、試験装置、及び調整方法
US7475310B2 (en) Signal output circuit, and test apparatus
JP2014130095A (ja) 試験装置および試験方法
KR101364267B1 (ko) 대규모 집적회로 테스터에서 타이밍 발생 및 포맷 장치
US8536887B2 (en) Probe circuit, multi-probe circuit, test apparatus, and electric device
KR20080009554A (ko) 반도체 메모리 장치의 입력회로, 및 이를 구비한 테스트시스템

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130813

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130822

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees