WO2011024394A1 - 変調された被試験信号の試験装置および試験方法 - Google Patents

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under test
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signal under
waveform
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石田雅裕
渡邊大輔
岡安俊幸
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株式会社アドバンテスト
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    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31932—Comparators

Definitions

  • the present invention relates to a test apparatus.
  • the digital wireless communication system transmits / receives multi-bit information on a carrier signal. That is, the data rate is not directly limited to the carrier frequency.
  • a QAM (Quadrature ⁇ ⁇ Amplitude Modulation) transmission method which is the most basic orthogonal modulation / demodulation method can realize four-value transmission with one channel.
  • 64QAM 64-value transmission can be realized with one carrier. That is, the transfer capacity can be improved by such a multi-level modulation method without increasing the carrier frequency.
  • Such a modulation / demodulation method is not limited to wireless communication but can also be performed by wired communication, and has already begun to be applied as PAM (Pulse Amplitude Modulation), QPSK (Quadrature Phase Shift Keying) or DQPSK (Differential QPSK) method.
  • PAM Pulse Amplitude Modulation
  • QPSK Quadrature Phase Shift Keying
  • DQPSK Differential QPSK
  • Such a digital modulation / demodulation method may be applied to a wired interface between devices such as memory and SoC (System On a Chip). There is no channel testing equipment.
  • test apparatuses and test modules have communication ports (I / O ports) for I / O (input / output) in the first place. Since it is usually limited to one or several, conventional test apparatuses and test modules have only a few communication ports. Therefore, it is difficult to use these test apparatuses and test modules for testing devices having I / O ports of tens to hundreds of channels or more such as memories.
  • the signal output from the DUT (Device Under Test) is A / D (analog-digital) converted, and the enormous data obtained as a result is subjected to signal processing (including software processing). To determine the expected value. Therefore, the test time becomes long.
  • the digital pins of the conventional test equipment basically assume only binary (in some cases, ternary with high impedance state Hi-Z added) test, and digital modulation signal Does not have a demodulation function.
  • I / O of devices such as memory and MPU (Micro Processing Unit)
  • MPU Micro Processing Unit
  • I / O with several tens to hundreds of channels exists in one device, and hundreds of them. It is required to test at the same time. That is, a test apparatus having several thousand channels of digital modulation / demodulation signal input / output is required, and the CPU resource of the test apparatus is limited, so that real-time tests are all required at the hardware level.
  • test apparatus capable of testing in real time test signals modulated by various methods such as amplitude modulation (AM), frequency modulation (FM), amplitude shift keying modulation (ASK), phase shift keying modulation (PSK), etc. can be used. Very useful for manufacturers.
  • AM amplitude modulation
  • FM frequency modulation
  • ASK amplitude shift keying modulation
  • PSK phase shift keying modulation
  • the present invention has been made in view of such a situation, and one of exemplary purposes of an aspect thereof is to provide a test apparatus and a test method capable of testing a modulated signal under test at high speed.
  • the test apparatus includes a cross timing measurement unit that generates cross timing data indicating a timing at which the level of the signal under test crosses each of a plurality of threshold values, and a plurality of threshold values for the expected value waveform expected for the signal under test.
  • An expected value data generating unit that generates timing expected value data indicating a timing at which the expected value waveform crosses each threshold when compared with a value, and a comparing unit that compares the cross timing data with the timing expected value data.
  • the quality of the device under test and the waveform quality of the signal under test are evaluated based on the timing at which the level of the signal under test changes, not the baseband signal obtained by demodulating the signal under test. Can do.
  • Still another aspect of the present invention is a test apparatus.
  • This device receives a cross timing data for generating cross timing data indicating the timing at which the level of the signal under test crosses each of a plurality of threshold values, and receives the cross timing data for each threshold value, and receives the time direction and amplitude.
  • a waveform reconstruction unit that reconstructs the waveform of the signal under test by interpolating in the direction.
  • the modulated signal under test can be tested at high speed.
  • FIG. 3A is a time chart illustrating the operation of the cross timing data generation unit
  • FIG. 3B is a diagram illustrating an expected value waveform, a plurality of threshold values, and timing expected value data.
  • 4A to 4C are diagrams illustrating an example of comparison processing by the timing comparison unit.
  • the test apparatus targets a device under test (DUT) having a digitally modulated digital data transmission / reception interface. That is, the pattern signal is digitally modulated and supplied to the DUT, and the digitally modulated data output from the DUT is compared with the expected value to determine whether the signal is good or bad.
  • the test apparatus may include a function for analyzing the waveform of digitally modulated data, a function for generating a constellation map, and the like in addition to pass / fail determination.
  • Digital modulation includes APSK (amplitude phase shift keying), QAM (quadrature amplitude shift keying), QPSK (quaternary phase shift keying), BPSK (binary phase shift keying), FSK (frequency shift keying) and the like.
  • the DUT is assumed to be a device having a multi-channel I / O port such as a memory or MPU, but is not particularly limited.
  • FIG. 1 is a block diagram showing a configuration of a test apparatus 2 according to the first embodiment of the present invention.
  • the test apparatus 2 in FIG. 1 includes a plurality of I / O terminals PIO provided for each I / O port of the DUT 1.
  • Each I / O pin P IO of the test apparatus 2 are connected via a transmission path and the corresponding I / O ports of DUT1, tested signal S1 modulated from DUT1 is input.
  • I / O ports P IO number is arbitrary, in the case of the memory or MPU, provided several tens to hundreds or more, but for simplicity of facilitating the description of understanding the figure, a single I / O pin Only the PIO and associated blocks are shown.
  • test apparatus 2 is provided with each I / O pin P IO, cross timing data generator 10, the expected value data generator 30, the three functional blocks of timing comparing section 40. Each will be described in turn below.
  • the cross timing data generation unit 10 is a cross timing indicating the timing at which the level of the signal under test S1 crosses each of a plurality of threshold values V 0 to V N (N is a natural number). Data DCRS is generated.
  • the cross timing data generation unit 10 includes a multi-value comparator 12, a threshold level setting unit 14, a time digital converter 16, and a real-time timing generator (hereinafter also referred to as a timing generator) 22.
  • the real-time timing generator 22 may be installed for each cross timing data generation unit 10, or a single real-time timing generator 22 may be shared by a plurality of cross timing data generation units 10.
  • the multi-value comparator 12 compares the level of the signal under test S1 with a plurality of threshold values V 0 to V N and outputs comparison data D CMP0 to D CMPN indicating the comparison result for each of the threshold values V 0 to V N.
  • the i-th (0 ⁇ i ⁇ N) comparison data D CMPi is, for example, S1> when the V i 1 (high level) 0 when S1 ⁇ V i (low level) Take. The assignment of the high level and the low level may be reversed.
  • the threshold values V 0 to V N are arranged at equal intervals.
  • the present invention is not limited to this, and depending on the modulation method applied to the signal under test S1, the equal intervals are not necessarily optimal, and may be unequal intervals. That is, the threshold values V 0 to V N may be set appropriately according to the type of DUT 1 and the modulation method.
  • comparison data D CMP0 to D CMPN are so-called thermometer codes in which 1 and 0 change (or take all 0 or all 1) with a certain bit as a boundary.
  • the least significant bit comparison data D CMP0, the D CMPN to the most significant bit of the (N + 1) sets of bits collectively referred to as comparison code D CMP.
  • the threshold level setting unit 14 generates threshold values V 0 to V N.
  • the threshold level setting unit 14 is a D / A converter, and generates a threshold that can be adjusted in accordance with an external digital control signal.
  • the threshold value may be dynamically controlled according to the type of DUT 1, the modulation method, or the like, or may be calibrated to a predetermined value with high accuracy in advance.
  • the amplitude variation of the signal under test S1 from the DUT 1 may be allowed, or the DC offset may be allowed to vary.
  • the threshold level setting unit 14 may measure the amplitude and DC offset of the signal under test S1 and optimize the threshold values V 0 to V N based on the measurement result.
  • the time digital converter 16 receives the comparison data D CMP0 to D CMPN for each of the threshold values V 0 to V N and measures the timing at which each of the comparison data D CMP0 to D CMPN changes to thereby detect the cross timing data DCRS0. Generate D CRSN .
  • the cross timing data D CRS0 to D CRS0 are generated for each threshold value.
  • a single cross timing data DCRS indicating the timing at which any of the plurality of comparison data DCMP changes may be generated.
  • the time digital converter 16 includes a latch array 18 and an encoder 20.
  • FIG. 2 is a circuit diagram showing a configuration example of the latch array 18.
  • the timing generator 22 generates K-phase (K is an integer) multi-strobe signals STRB 1 to STRB K in which the phase of each edge is shifted by a predetermined sampling interval Ts.
  • the sampling interval Ts is set according to the symbol rate (frequency) of the signal under test S1 and the modulation method. For example, the sampling period Ts is set to 1 / integer (eg, 1/8 times) of the symbol period Tsym (reciprocal of the symbol rate) of the signal under test S1. That is, the latch array 18 oversamples the comparison data D CMP0 to D CMPN at a predetermined frequency.
  • the latch array 18 has K flip-flops FF 1 to FF K for each of the comparison data D CMP0 to D CMPN .
  • the i-th comparison data D CMPi is input to K flip-flops corresponding thereto.
  • K-phase multi-strobe signals STRB 1 to STRB K are input to clock terminals of the K flip-flops, respectively.
  • the output data of each of the flip-flops FF 1 to FF K is a K-bit thermometer code (hereinafter referred to as timing code TC).
  • timing code TC K-bit thermometer code
  • the output of FF 1 is assigned to the most significant bit (MSB)
  • the output of FF K is assigned to the least significant bit (LSB).
  • the timing generator 22 may repeatedly generate the strobe signals STRB 1 to STRB K with reference to the test rate (period T RATE ). An index (j) is attached to the repeated test rate.
  • the i-th timing code TC i indicates the timing at which the signal under test S1 crosses the i-th threshold value V i .
  • t j ⁇ T RATE + (L ⁇ Ts) Represents the cross timing (elapsed time from the start of the test).
  • the value L can be calculated by priority encoding the timing code TC i .
  • the encoder 20 receives the timing code TC and generates cross timing data D CRS0 to D CRSN indicating the cross timing t.
  • the data format of the cross timing data D CRS0 to D CRSN is arbitrary, but may include a pair of values j and L.
  • FIG. 3A is a time chart showing the operation of the cross timing data generation unit 10.
  • the solid line under test signals S1 dashed line shows a comparison code D CMP which is digitized by the multi-level comparator 12.
  • the cross timing sequences t 0 ′ to t 8 ′ indicate timings when the value of the comparison code DCMP changes.
  • cross timing data generation unit 10 The above is the configuration and operation of the cross timing data generation unit 10. Note that the configuration of the cross timing data generation unit 10 is not limited to that described above, and may be configured in other circuit formats.
  • the test apparatus 2 knows what pattern data the signal under test S1 output from the DUT 1 is based on. This is called an expected value or a baseband expected value pattern.
  • the expected value pattern generator 32 generates a binary baseband expected value pattern PAT.
  • the expected value pattern PAT is data corresponding to one symbol, and is 4 bits in the case of 16QAM. The number of bits of the expected value pattern PAT is set according to the modulation method.
  • the encoding circuit 34 virtually digital multi-value modulates the baseband expected value pattern PAT by digital signal processing in the same manner as the DUT 1, and generates an expected value waveform S2 obtained as a result.
  • the expected value pattern generator 32 compares the expected value waveform S2 expected for the signal under test S1 with a plurality of threshold values V 0 to V N , the expected value waveform S2 is converted into each threshold value V 0 to Timing expected value data DT EXP indicating the timing of crossing V N is generated by digital signal processing.
  • FIG. 3B shows an expected value waveform S2, threshold values V 0 to V N and timing expected value data DT EXP .
  • the expected timing value data DT EXP includes expected value cross timings t 0 , t 1 .
  • the encoding circuit 34c outputs rate setting data RATE indicating the rate of the expected timing value data DT EXP .
  • the timing generator 22 receives the rate setting data RATE and generates a strobe signal STRB including an edge sequence with an interval corresponding to the value in synchronization with the rate clock.
  • the timing comparison unit 40 receives the cross timing data D CRS (t 0 ′, t 1 ′) and the expected timing value data DT EXP (t 0 , t 1 ,). By comparing, the quality of DUT1 is determined, or the defective part is specified.
  • FIG. 4A to 4C are diagrams illustrating an example of comparison processing by the timing comparison unit 40.
  • FIG. 4A By the waveform distortion or the like, the measured cross timing data D CRS is, indicating a value outside the range of tolerance ⁇ T in comparison with the timing expected value data DT EXP, it is possible to determine the DUT1 defective.
  • An upper limit value and a lower limit value window of the expected value timing t may be provided, and it may be determined whether or not the measured cross timing t ′ is included in the window.
  • the cross timing t 8 ′ with respect to the threshold value V 3 deviates from the range of the expected value t 8 .
  • FIG. 4B shows a case where amplitude degradation has occurred in the signal under test S1 from the DUT1.
  • FIG. 4C shows a case where a DC offset has occurred in the signal under test S1.
  • the measured cross timing t 'deviates from the expected value timing t also due to amplitude deterioration and DC offset. Therefore, according to the test apparatus 2 according to the embodiment, these defects can also be detected.
  • FIG. 5 is a block diagram showing a configuration of a test apparatus 2a according to the second embodiment of the present invention.
  • the test apparatus 2a includes a waveform reconstruction unit 50 and a waveform analysis unit 52 in place of or in addition to the timing comparison unit 40 of the first embodiment. A description of the same blocks as those in FIG. 1 is omitted.
  • the waveform reconstruction unit 50 receives the cross timing data D CRS0 to D CRSN for each of the threshold values V 0 to V N. These data are nothing but the representation of the signal under test S1 in the form of a column of (t k , V i ). k is an integer indicating a sampling index number. I (0 ⁇ i ⁇ N) represents an index number indicating a threshold level.
  • the waveform reconstruction unit 50 reconstructs the waveform of the signal under test S1 with digital values by interpolating in the time direction and the amplitude direction.
  • FIG. 6 is a diagram illustrating how various modulated waves are sampled by the cross timing data generation unit 10. While general sampling is performed with respect to the time axis direction, the present embodiment is characterized in that sampling is performed with reference to threshold values V 0 to V N in the amplitude direction.
  • FIG. 7 is a diagram illustrating a waveform reconstructed by the waveform reconstructing unit 50.
  • a white circle indicates a point sampled with reference to a threshold, and a black circle indicates a point interpolated.
  • the waveform reconstruction unit 50 is a DSP (Digital Signal Processor) or a computer that can execute signal processing such as linear interpolation, polynomial interpolation, and cubic spline interpolation. Considering the convenience of signal processing in the subsequent stage, it is desirable that the waveform reconstruction unit 50 interpolates the cross timing data DCRS for each threshold value V at equal intervals in the time axis direction.
  • the interpolated waveform data S3 is input to the waveform analysis unit 52.
  • the waveform analysis unit 52 performs signal processing on the reconstructed waveform data S3, and performs analysis or modulation analysis in the time domain or frequency domain of the signal under test S1.
  • the waveform data S3 may be subjected to Fourier transform (Fast Fourier Transform, FFT) and converted to the frequency domain, followed by spectrum analysis or phase noise analysis (single sideband phase noise spectrum analysis) of the signal under test S1. Good.
  • FFT Fast Fourier Transform
  • phase noise analysis single sideband phase noise spectrum analysis
  • eye diagram analysis or jitter analysis of the signal under test S1 may be performed.
  • modulation analysis may be applied to the waveform data S3 to create a constellation map.
  • time domain and frequency domain analysis and modulation analysis can be performed by a single test apparatus without using a spectrum analyzer or a digitizer.
  • FIG. 8 is a block diagram showing a partial configuration of the test apparatus 2b according to the first modification. These modifications can be applied to both the test apparatus 2 in FIG. 1 and the test apparatus 2a in FIG. The configuration subsequent to the multi-value comparator 12 is omitted because it is the same as the device of FIG. 1 or FIG. 5 or a combination thereof.
  • the test apparatus 2b includes a level adjustment unit 13 in front of the multi-value comparator 12.
  • the level adjusting unit 13 has a function of changing at least one of the amplitude component and the DC offset of the signal under test S1, and can be configured by any one of a variable attenuator, a variable amplifier, a level shifter, or a combination thereof.
  • the level adjuster 13 may measure the peak voltage value, amplitude, DC offset, etc. of the signal under test S1, and control the attenuation rate, gain, and offset amount accordingly. For this control, a so-called AGC (Automatic Gain Control) circuit may be used.
  • AGC Automatic Gain Control
  • the DUT 1 when the amplitude variation and the DC offset variation are allowed in the signal under test S1, the DUT 1 can be evaluated in a state in which those influences are excluded.
  • FIG. 9 is a block diagram showing a configuration of a test apparatus 2c according to the second modification.
  • the modification of FIG. 9 further includes a retiming processing unit 70 and a level comparison unit 72 in addition to the components of FIGS.
  • the timing comparison unit 40 determines whether the timing at which the signal under test S1 crosses a certain threshold level matches the expected value.
  • the level comparison unit 72 determines whether the amplitude level at a certain timing of the signal under test S1 matches the expected value.
  • the expected value data generation unit 30c includes an expected value pattern generator 32 and an encoding circuit 34c.
  • the expected value pattern generator 32 generates an expected value pattern PAT indicating expected value data from the DUT 1.
  • the encoding circuit 34c receives the expected value pattern PAT and encodes it, thereby generating amplitude expected value data DA EXP in addition to the timing expected value data DT EXP .
  • the encoding process of the expected timing value data DT EXP is as described above.
  • the generation process of the expected amplitude data DA EXP is executed as follows.
  • Amplitude expected value data DA EXP indicating to which of the plurality of amplitude segments SEG 0 to SEG N + 1 the amplitude level for each sampling point of the modulated signal waveform is generated.
  • the encoding process may be performed by reading out amplitude expected value data DA EXP prepared in advance for each value of the expected value pattern PAT from the memory. Alternatively, numerical calculation processing may be performed.
  • the multi-value comparator 12, the threshold level setting unit 14, the latch array 18, and the retiming processing unit 70 convert the signal under test S1 into a signal format that can be compared with the amplitude expected value data DA EXP .
  • this conversion processing is called demodulation, and is different from general demodulation processing in which a baseband signal is extracted by frequency mixing.
  • the multi-value comparator 12 compares the signal under test S1 with threshold values V 0 to V N that define the boundaries of the plurality of amplitude segments SEG 0 to SEG N + 1 , and generates a plurality of comparison data D CMP0 to D CMPN . .
  • the threshold level setting unit 14 sets the threshold level of the multi-value comparator 12 according to the number of amplitude segments, the voltage range of the input signal under test S1 and the modulation method.
  • the latch array 18 operates in the same manner as the latch array 18 shown in FIGS. That is, the comparison data D CMP0 to D CMPN output from the multi-value comparator 12 are latched at every predetermined sampling timing defined by the strobe signal STRB.
  • determination data TC 0 to TC N latched by the latch array 18 indicate to which amplitude segment the signal under test S1 belongs at each sampling timing.
  • the retiming processing unit 70 receives the determination data TC 0 to TC N latched by the latch array 18. Retiming processing unit 70, for synchronization with the subsequent level comparing section 72, the judgment data TC 0 ⁇ TC N and retiming to match the rate of the amplitude expected value data DA EXP.
  • the encoding circuit 34c outputs the timing data TD indicating the time interval of the sampling points together with the amplitude expected value data DA EXP .
  • the timing generator 70 generates a strobe signal STRB including a pulse edge sequence PE1 having an interval corresponding to the timing data TD.
  • the encoding circuit 34c outputs rate setting data RATE indicating the rate of the expected amplitude data DA EXP .
  • the timing generator 70 receives the rate setting data RATE and generates a second pulse edge sequence PE2 having a frequency corresponding to the value.
  • the retiming processing unit 70 synchronizes the plurality of determination data TC 0 to TC N from the latch array 18 with the timing of the second pulse edge sequence PE2.
  • Level comparison unit 72 receives the determination data TC 0 ⁇ TC N and amplitude expected value data DA EXP retimed by retiming processing unit 68, at each sampling timing based on these, of the test signal S1 from DUT1 It is determined whether the amplitude belongs to the expected amplitude segment.
  • FIG. 10 is a diagram conceptually illustrating a comparison process between the expected amplitude data and the determination data in the level comparison unit 72.
  • the solid line waveform indicates the signal under test S1.
  • the amplitude is divided into a plurality of segments SEG 0 to SEG N + 1 .
  • a one-dot chain line indicates a window corresponding to an expected modulated signal waveform of a symbol, that is, an expected value waveform S2, and is defined by amplitude expected value data DA EXP .
  • expected amplitude value data DA EXP defining a window corresponding to 16 symbols is output from the encoding circuit 34c.
  • the window for each symbol may be set according to a modulation scheme, a coding scheme such as Gray coding, an expected amplitude error, and a phase error.
  • FIG. 10 shows an expected value window corresponding to the symbol (0100).
  • Level comparing section 72 compares the amplitude expected value data DA EXP defining the window, the amplitude level of the test signal S1 shown determination data TC 0 ⁇ TC N. As a result, it can be determined whether or not the symbol of the signal under test S1 matches the expected value.
  • one sampling timing may be arranged at the center of the window time width Tw.
  • pulse edge PE1b you may arrange
  • the pulse edge frequency may be set as high as possible to highly digitize the signal under test S1.
  • the signal under test S1 can be evaluated from both the time axis direction and the amplitude direction.
  • FIG. 1 A configuration in which the retiming processing unit 70 and the level comparison unit 72 are added to FIG. 1 and a configuration in which the retiming processing unit 70 and the level comparison unit 72 are added to FIG. 5 are also effective as an aspect of the present invention.
  • test apparatus In the embodiment, it does not matter whether the transmission line connecting the DUT 1 and the test apparatus 2 is wired or wireless. Moreover, the test apparatus according to the present invention can be used not only for modulated signals but also for various analog signal tests in general.
  • the signal under test S1 from the DUT 1 is generated in synchronization with the internal rate clock of the test apparatus 2.
  • the strobe signal (pulse edge train) STRB provided to the latch array 18 by the timing generator 22 may be generated in synchronization with the rate clock. If the signal under test S1 is generated asynchronously with the rate clock, preamble data is inserted as a training sequence at the head of the signal under test S1, and the reference clock is reproduced using the training sequence.
  • the strobe signal STRB may be generated in synchronization with the reference clock.
  • the present invention can be used for a test apparatus.

Abstract

　試験装置２は、ＤＵＴ１からの変調された被試験信号Ｓ１を試験する。クロスタイミングデータ生成部１０は、被試験信号Ｓ１のレベルが、複数のしきい値それぞれとクロスするタイミングを示すクロスタイミングデータを生成する。期待値データ生成部３０は、被試験信号Ｓ１に期待される期待値波形Ｓ２を複数のしきい値と比較した場合に期待値波形が各しきい値とクロスするタイミングを示すタイミング期待値データを生成する。タイミング比較部４０はクロスタイミングデータとタイミング期待値データを比較する。

Description

変調された被試験信号の試験装置および試験方法
　本発明は、試験装置に関する。
　デジタル有線通信は従来、時間分割多重（ＴＤＭ）方式による２値伝送が主流であり、大容量伝送を行う場合は、パラレル伝送、高速伝送によって実現してきた。パラレル伝送の物理的な限界に直面すると、シリアル伝送つまり、高速インタフェース（Ｉ／Ｆ）回路による数Ｇｂｐｓ～１０Ｇｂｐｓ以上のデータレートでの高速伝送が行われる。しかしながら、データレートの高速化にも限界があり、伝送線路の高周波損失や反射によるＢＥＲ（Bit Error Rate）の劣化が問題となる。
　一方、デジタル無線通信方式は、キャリア信号に多ビットの情報をのせて送受信する。つまり、データレートはキャリア周波数に直接的に制限されない。例えば、最も基本的な直交変復調方式であるＱＡＭ（Quadrature Amplitude Modulation）伝送方式は４値伝送を一つのチャネルで実現することが出来る。６４ＱＡＭにいたっては、６４値伝送がワンキャリアで実現できる。つまり、キャリア周波数を高めなくてもこのような多値変調方式によって、転送容量を向上させることが出来る。
　このような変復調方式は、無線通信に限らず有線通信でも可能であり、ＰＡＭ（Pulse Amplitude Modulation）やＱＰＳＫ(Quadrature Phase Shift Keying)あるいはＤＱＰＳＫ（Differential QPSK）方式として既に適用され始めている。特に、光通信分野においては、１本の光ファイバにどれだけ多くの情報をのせられるかがコスト的にも重要であり、２値ＴＤＭからこれらのデジタル変調を利用した伝送へと技術トレンドがシフトしている。
　近い将来、このようなデジタル変復調方式が、メモリやＳｏＣ（System On a Chip）をはじめとするデバイス間の有線インタフェースに適用される可能性があるところ、現状ではそのようなデバイスを量産試験できる多チャンネルの試験装置は存在しない。
　従来の無線通信デバイスを試験するミクスド試験装置やＲＦ（Radio Frequency）試験モジュールは存在するが、そもそも従来の無線通信デバイスは、Ｉ／Ｏ（入出力）用の通信ポート（Ｉ／Ｏポート）が通常ひとつ、または数個に限られるため、これまでの試験装置や試験モジュールも、数個の通信ポートしか備えていない。したがってこれらの試験装置や試験モジュールを、メモリなどの数十～百チャンネル以上のＩ／Ｏポートを有するデバイスの試験に使用することは困難である。
　また、従来のＲＦ信号の試験装置では、ＤＵＴ（Device Under Test）から出力された信号をＡ／Ｄ（アナログデジタル）変換して、その結果得られる膨大なデータを信号処理(ソフトウェア処理も含む)することで期待値判定する。よって、試験時間が長くなる。
　さらに従来の試験装置のデジタルピンは、基本的には、２値(場合によってはこれにハイインピーダンス状態Hi-Zが加わった３値)の信号の試験しか想定しておらず、デジタル変調信号の復調機能を有していない。
　メモリやＭＰＵ（Micro Processing Unit）のようなデバイスのＩ／Ｏがすべてデジタル変調方式に置き換わったとすれば、数十～百チャネル以上のＩ／Ｏがひとつのデバイスに存在し、それを数百個同時に試験することが求められる。つまり、デジタル変復調信号の入出力を数千チャネル有する試験装置が必要であり、試験装置のＣＰＵリソースにも限界があるので、全てハードウェアレベルでのリアルタイム試験が求められる。
　その他、振幅変調（ＡＭ）、周波数変調（ＦＭ）、振幅偏移変調（ＡＳＫ）、位相偏移変調（ＰＳＫ）など、さまざまな方式で変調された試験信号をリアルタイムに試験できる試験装置が利用できれば、製造者にとって非常に有用である。
　本発明はかかる状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、変調された被試験信号を高速に試験可能な試験装置、試験方法の提供にある。
　本発明のある態様は、被試験デバイスからの変調された被試験信号を試験する試験装置に関する。試験装置は、被試験信号のレベルが、複数のしきい値それぞれとクロスするタイミングを示すクロスタイミングデータを生成するクロスタイミング測定部と、被試験信号に期待される期待値波形を複数のしきい値と比較した場合に期待値波形が各しきい値とクロスするタイミングを示すタイミング期待値データを生成する期待値データ生成部と、クロスタイミングデータとタイミング期待値データを比較する比較部と、を備える。
　この態様によると、被試験信号を復調して得られるベースバンド信号ではなく、被試験信号のレベルが変化するタイミングにもとづいて、被試験デバイスの良否や、被試験信号の波形品質を評価することができる。
　本発明のさらに別の態様も、試験装置である。この装置は、被試験信号のレベルが、複数のしきい値それぞれとクロスするタイミングを示すクロスタイミングデータを生成するクロスタイミング測定部と、しきい値ごとのクロスタイミングデータを受け、時間方向および振幅方向に補間することにより、被試験信号の波形を再構成する波形再構成部と、を備える。
　この態様によると再構成された波形にさまざまな信号処理を施すことで、高価なスペクトラムアナライザやデジタイザなどを用いなくても、試験装置単体で時間ドメイン、周波数ドメインの解析や、変調解析を行うことができる。
　なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
　本発明のある態様によれば、変調された被試験信号を高速に試験できる。
本発明の第１の実施の形態に係る試験装置の構成を示すブロック図である。 ラッチアレイの構成例を示す回路図である。 図３（ａ）は、クロスタイミングデータ生成部の動作を示すタイムチャートであり、図３（ｂ）は、期待値波形と複数のしきい値およびタイミング期待値データを示す図である。 図４（ａ）～（ｃ）は、タイミング比較部による比較処理の一例を示す図である。 本発明の第２の実施の形態に係る試験装置の構成を示すブロック図である。 さまざまな変調波がクロスタイミングデータ生成部によりサンプリングされる様子を示す図である。 波形再構成部により再構築された波形を示す図である。 第１の変形例に係る試験装置の一部の構成を示すブロック図である。 第２の変形例に係る試験装置の構成を示すブロック図である。 レベル比較部における振幅期待値データと判定データの比較処理を概念的に示す図である。
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　実施の形態に係る試験装置は、デジタル変調されたデジタルデータの送受信インタフェースを備える被試験デバイス（ＤＵＴ）を試験対象とする。つまりパターン信号をデジタル変調してＤＵＴに供給し、またＤＵＴから出力されるデジタル変調されたデータを期待値と比較し、良否判定を行う。試験装置は、良否判定の他、デジタル変調されたデータの波形解析、コンスタレーションマップの生成機能等を備えてもよい。
　デジタル変調は、ＡＰＳＫ（振幅位相偏移変調）、ＱＡＭ（直交振幅変調）、ＱＰＳＫ（４値位相偏移変調）、ＢＰＳＫ（２値位相偏移変調）、ＦＳＫ（周波数偏移変調）などを含む。ＤＵＴは、たとえばメモリやＭＰＵをはじめとする多チャンネルのＩ／Ｏポートを有するデバイスが想定されるが、特に限定されるものではない。
（第１の実施の形態）
　図１は、本発明の第１の実施の形態に係る試験装置２の構成を示すブロック図である。図１の試験装置２は、ＤＵＴ１のＩ／Ｏポートごとに設けられた複数のＩ／Ｏ端子ＰＩＯを備える。試験装置２のＩ／Ｏ端子ＰＩＯはそれぞれ、ＤＵＴ１の対応するＩ／Ｏポートと伝送路を介して接続されており、ＤＵＴ１からの変調された被試験信号Ｓ１が入力される。Ｉ／ＯポートＰＩＯの個数は任意であり、メモリやＭＰＵの場合、数十～百個以上設けられるが、図では理解の容易化と説明の簡略化のため、単一のＩ／Ｏ端子ＰＩＯとそれに関連するブロックのみを示す。
　試験装置２は、Ｉ／Ｏ端子ＰＩＯごとに、クロスタイミングデータ生成部１０、期待値データ生成部３０、タイミング比較部４０の３つの機能ブロックを備える。以下、それぞれについて順に説明する。
（１－ａ）クロスタイミングデータ生成部
　クロスタイミングデータ生成部１０は、被試験信号Ｓ１のレベルが、複数のしきい値Ｖ０～ＶＮ（Ｎは自然数）それぞれとクロスするタイミングを示すクロスタイミングデータＤＣＲＳを生成する。
　具体的には、クロスタイミングデータ生成部１０は、多値コンパレータ１２、しきい値レベル設定部１４、時間デジタル変換器１６、リアルタイムタイミング発生器（以下、タイミング発生器ともいう）２２を含む。リアルタイムタイミング発生器２２は、クロスタイミングデータ生成部１０ごとに設置されてもよいし、複数のクロスタイミングデータ生成部１０で一つのリアルタイムタイミング発生器２２を共有してもよい。
　多値コンパレータ１２は、被試験信号Ｓ１のレベルを複数のしきい値Ｖ０～ＶＮと比較し、各しきい値Ｖ０～ＶＮごとに比較結果を示す比較データＤＣＭＰ０～ＤＣＭＰＮを生成する。ｉ番目（０≦ｉ≦Ｎ）の比較データＤＣＭＰｉはたとえば、
　Ｓ１＞Ｖｉのとき１（ハイレベル）
　Ｓ１＜Ｖｉのとき０（ローレベル）
をとる。なお、ハイレベル、ローレベルの割り当ては反対であってもよい。本実施の形態において、しきい値Ｖ０～ＶＮは等間隔に配置される。ただし本発明はこれに限定されず、被試験信号Ｓ１に施される変調方式によっては、等間隔が最適であるとは限らず不等間隔であってもよい。つまりしきい値Ｖ０～ＶＮは、ＤＵＴ１の種類、変調方式などに応じて適切に設定すればよい。
　なお、このケースでは、比較データＤＣＭＰ０～ＤＣＭＰＮは、あるビットを境に１と０が変化する（もしくはオール０またはオール１をとる）いわゆるサーモメータコードとなる。以下では、比較データＤＣＭＰ０を最下位ビット、ＤＣＭＰＮを最上位ビットとする（Ｎ＋１）ビットのセットを、比較コードＤＣＭＰと総称する。
　しきい値の個数Ｎ＋１は、被試験信号Ｓ１の変調方式に応じて設定すればよい。たとえば１６ＱＡＭの場合、４ビット（Ｎ＝１６）程度の階調を備えていればよい。別の変調方式では、２ビット（Ｎ＝４）、３ビット（Ｎ＝８）、５ビット（Ｎ＝３２）程度の階調が最適な場合もある。
　しきい値レベル設定部１４は、しきい値Ｖ０～ＶＮを生成する。たとえばしきい値レベル設定部１４はＤ／Ａコンバータであり、外部からのデジタル制御信号に応じて調節可能なしきい値を生成する。しきい値は、ＤＵＴ１の種類、変調方式などに応じて動的に制御してもよいし、あらかじめ所定の値に精度よくキャリブレートされていてもよい。
　通信プロトコルによっては、ＤＵＴ１からの被試験信号Ｓ１の振幅変動が許容され、あるいはＤＣオフセットの変動が許容される場合がある。この場合に、しきい値レベル設定部１４は、被試験信号Ｓ１の振幅やＤＣオフセットを測定し、測定結果にもとづいてしきい値Ｖ０～ＶＮを最適化してもよい。
　時間デジタル変換器１６は、しきい値Ｖ０～ＶＮごとの比較データＤＣＭＰ０～ＤＣＭＰＮを受け、比較データＤＣＭＰ０～ＤＣＭＰＮそれぞれが変化するタイミングを測定することにより、クロスタイミングデータＤＣＲＳ０～ＤＣＲＳＮを生成する。本実施の形態では、クロスタイミングデータＤＣＲＳ０～ＤＣＲＳ０はしきい値ごとに生成される場合を説明する。なお最も簡略化した形態では、複数の比較データＤＣＭＰのうちのいずれかが変化したタイミングを示す単一のクロスタイミングデータＤＣＲＳを生成してもよい。
　時間デジタル変換器１６は、ラッチアレイ１８およびエンコーダ２０を含む。図２は、ラッチアレイ１８の構成例を示す回路図である。
　タイミング発生器２２は、それぞれのエッジの位相が所定のサンプリング間隔ＴｓずつシフトしているＫ相（Ｋは整数）のマルチストローブ信号ＳＴＲＢ１～ＳＴＲＢＫを発生する。サンプリング間隔Ｔｓは、被試験信号Ｓ１のシンボルレート（周波数）や変調方式に応じて設定される。たとえばサンプリング期間Ｔｓは、被試験信号Ｓ１のシンボル期間Ｔｓｙｍ（シンボルレートの逆数）の整数分の１（たとえば１／８倍）に設定される。つまりラッチアレイ１８は、比較データＤＣＭＰ０～ＤＣＭＰＮを所定の周波数でオーバーサンプリングする。
　ラッチアレイ１８は、比較データＤＣＭＰ０～ＤＣＭＰＮそれぞれごとに、Ｋ個のフリップフロップＦＦ１～ＦＦＫを有している。ｉ番目の比較データＤＣＭＰｉは、それに対応するＫ個のフリップフロップに入力される。Ｋ個のフリップフロップのクロック端子にはそれぞれ、Ｋ相のマルチストローブ信号ＳＴＲＢ１～ＳＴＲＢＫが入力される。各フリップフロップＦＦ１～ＦＦＫの出力データは、Ｋビットのサーモメータコード（以下、タイミングコードＴＣという）となる。たとえばＦＦ１の出力が最上位ビット（ＭＳＢ）、ＦＦＫの出力が最下位ビット（ＬＳＢ）に割り当てられる。
　タイミング発生器２２は、テストレート（周期ＴＲＡＴＥ）を基準として、ストローブ信号ＳＴＲＢ１～ＳＴＲＢＫを繰り返し発生してもよい。繰り返されるテストレートには、インデクス（ｊ）が付される。
　ｉ番目のタイミングコードＴＣｉは、被試験信号Ｓ１がｉ番目のしきい値Ｖｉと交差したタイミングを示す。具体的には、ｉ番目のタイミングコードＴＣｉの値の変化点が、ｊ番目のテストレートにおいて上位Ｌビット目（１≦Ｌ≦Ｋ）に位置するとき、
　ｔ＝ｊ×ＴＲＡＴＥ＋（Ｌ×Ｔｓ）
が、クロスタイミング（テスト開始からの経過時間）を表す。値Ｌは、タイミングコードＴＣｉをプライオリティエンコードすることで算出することができる。エンコーダ２０は、タイミングコードＴＣを受け、クロスタイミングｔを示すクロスタイミングデータＤＣＲＳ０～ＤＣＲＳＮを発生する。クロスタイミングデータＤＣＲＳ０～ＤＣＲＳＮのデータ形式は任意であるが、値ｊとＬのペアを含んでもよい。
　図３（ａ）は、クロスタイミングデータ生成部１０の動作を示すタイムチャートである。実線は被試験信号Ｓ１を、破線は多値コンパレータ１２によりデジタイズされた比較コードＤＣＭＰを示す。なお図３（ａ）では、Ｎ＝５の場合が示される。
　また、クロスタイミング列ｔ０’～ｔ８’は、比較コードＤＣＭＰの値が変化するタイミングを示す。
　以上がクロスタイミングデータ生成部１０の構成と動作である。なおクロスタイミングデータ生成部１０の構成は上述のものに限定されず、その他の回路形式で構成してもよい。
（１－ｂ）期待値データ生成部
　続いて図１に戻り、期待値データ生成部３０について説明する。
　試験装置２は、ＤＵＴ１から出力される被試験信号Ｓ１が、どのようなパターンデータにもとづいているかを知っている。これを期待値またはベースバンド期待値パターンという。期待値パターン発生器３２は、２値のベースバンド期待値パターンＰＡＴを発生する。期待値パターンＰＡＴは、１シンボルに相当するデータであり、１６ＱＡＭの場合４ビットとなる。期待値パターンＰＡＴのビット数は、変調方式に応じて設定される。
　符号化回路３４はデジタル信号処理によってベースバンド期待値パターンＰＡＴを仮想的に、ＤＵＴ１と同じ方式にてデジタル多値変調し、その結果得られる期待値波形Ｓ２を生成する。そして期待値パターン発生器３２は、被試験信号Ｓ１に期待される期待値波形Ｓ２を複数のしきい値Ｖ０～ＶＮと比較した場合に、期待値波形Ｓ２が各しきい値Ｖ０～ＶＮとクロスするタイミングを示すタイミング期待値データＤＴＥＸＰをデジタル信号処理によって生成する。図３（ｂ）は、期待値波形Ｓ２としきい値Ｖ０～ＶＮおよびタイミング期待値データＤＴＥＸＰを示す図である。タイミング期待値データＤＴＥＸＰは、期待値クロスタイミングｔ０、ｔ１・・・を含む。
　また符号化回路３４ｃは、タイミング期待値データＤＴＥＸＰのレートを示すレート設定データＲＡＴＥを出力する。タイミング発生器２２は、レート設定データＲＡＴＥを受け、その値に応じた間隔のエッジ列を含むストローブ信号ＳＴＲＢを、レートクロックと同期して生成する。
（１－ｃ）タイミング比較部
　タイミング比較部４０は、クロスタイミングデータＤＣＲＳ（ｔ０’、ｔ１’・・・）とタイミング期待値データＤＴＥＸＰ（ｔ０、ｔ１、・・・）を比較することにより、ＤＵＴ１の良否を判定し、あるいはその不良箇所を特定する。
　量子化誤差（時間方向および振幅方向）を無視すれば、被試験信号Ｓ１が理想的に生成されたとき、測定されたクロスタイミングデータＤＣＲＳと、タイミング期待値データＤＴＥＸＰは一致する。
　図４（ａ）～（ｃ）は、タイミング比較部４０による比較処理の一例を示す図である。
　波形歪み等によって、測定されたクロスタイミングデータＤＣＲＳが、タイミング期待値データＤＴＥＸＰに比べて許容量ΔＴの範囲をはずれた値を示す場合、ＤＵＴ１を不良と判定することができる。期待値タイミングｔの上限値と下限値のウインドウを設け、測定されたクロスタイミングｔ’がウインドウに含まれるか否かを判定すればよい。図４（ａ）では、しきい値Ｖ３に対するクロスタイミングｔ８’が、期待値ｔ８の範囲から逸脱している。
　図４（ｂ）は、ＤＵＴ１からの被試験信号Ｓ１に振幅劣化が発生している場合を示す。図４（ｃ）は、被試験信号Ｓ１にＤＣオフセットが発生している場合を示す。振幅劣化やＤＣオフセットによっても、測定されるクロスタイミングｔ’は期待値タイミングｔから逸脱する。したがって実施の形態に係る試験装置２によれば、これらの不良も検出できる。
（第２の実施の形態）
　図５は、本発明の第２の実施の形態に係る試験装置２ａの構成を示すブロック図である。試験装置２ａは、第１の実施の形態のタイミング比較部４０に代えて、またはそれに加えて、波形再構成部５０および波形解析部５２を備える。図１と重複するブロックの説明は省略する。
　波形再構成部５０は、しきい値Ｖ０～ＶＮごとのクロスタイミングデータＤＣＲＳ０～ＤＣＲＳＮを受ける。これらのデータは、被試験信号Ｓ１を（ｔｋ、Ｖｉ）の列の形式で表現したものに他ならない。ｋはサンプリングのインデックス番号を示す整数である。またｉ（０≦ｉ≦Ｎ）は、しきい値のレベルを示すインデックス番号を示す。波形再構成部５０は、時間方向および振幅方向に補間することにより、被試験信号Ｓ１の波形をデジタル値で再構成する。
　図６は、さまざまな変調波がクロスタイミングデータ生成部１０によりサンプリングされる様子を示す図である。一般的なサンプリングは、時間軸方向を基準として行われるのに対して、本実施の形態では、振幅方向のしきい値Ｖ０～ＶＮを基準としてサンプリングされる点が特徴的である。
　図７は、波形再構成部５０により再構築された波形を示す図である。白丸がしきい値を基準としてサンプリングされた点を、黒丸が補間された点を示す。波形再構成部５０は、線形補間、多項式補間、３次スプライン補間などの信号処理を実行可能なＤＳＰ（Digital Signal Processor）、あるいはコンピュータである。後段での信号処理の利便性を考慮すると、波形再構成部５０は、しきい値ＶごとのクロスタイミングデータＤＣＲＳを、時間軸方向に等間隔に補間することが望ましい。補間された波形データＳ３は、波形解析部５２へと入力される。
　波形解析部５２は、再構成された波形データＳ３に信号処理を施し、被試験信号Ｓ１の時間ドメインあるいは周波数ドメインでの解析や変調解析を行う。たとえば波形データＳ３にフーリエ変換（高速フーリエ変換、ＦＦＴ）を施し、周波数ドメインに変換した上で、被試験信号Ｓ１のスペクトル解析や位相雑音解析（片側波帯位相雑音スペクトル解析）などを行ってもよい。また時間ドメインでは、被試験信号Ｓ１のアイダイアグラム解析やジッタ解析を行ってもよい。また被試験信号Ｓ１が変調された信号である場合、波形データＳ３に変調解析を適用し、コンスタレーションマップの作成等を行ってもよい。
　図５の試験装置２ａによれば、スペクトラムアナライザやデジタイザなどを用いなくても、試験装置単体で時間ドメイン、周波数ドメインの解析や、変調解析を行うことができる。
　以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（第１の変形例）
　図８は、第１の変形例に係る試験装置２ｂの一部の構成を示すブロック図である。これらの変形例は、図１の試験装置２および図５の試験装置２ａいずれの実施の形態にも適用可能である。多値コンパレータ１２より後段の構成は、図１もしくは図５、あるいはそれらの組み合わせの装置と同様であるため省略されている。
　試験装置２ｂは、多値コンパレータ１２の前段にレベル調節部１３を備える。レベル調節部１３は、被試験信号Ｓ１の振幅成分およびＤＣオフセットの少なくとも一方を変化させる機能を有しており、可変アテネータ、可変増幅器およびレベルシフタのいずれか、もしくはこれらの組み合わせで構成することができる。レベル調節部１３は被試験信号Ｓ１のピーク電圧値、振幅、ＤＣオフセットなどを測定し、それらに応じて減衰率、利得、オフセット量を制御してもよい。この制御には、いわゆるＡＧＣ（Automatic Gain Control）回路を利用してもよい。
　この変形例によれば、被試験信号Ｓ１に振幅変動やＤＣオフセット変動が許容される場合に、それらの影響を排除した状態でＤＵＴ１を評価することができる。
（第２の変形例）
　図９は、第２の変形例に係る試験装置２ｃの構成を示すブロック図である。図９の変形例は、図１、図５の構成要素に加えて、リタイミング処理部７０およびレベル比較部７２をさらに備える。
　上述したようにタイミング比較部４０は、被試験信号Ｓ１があるしきい値レベルと交差するタイミングが期待値と一致するかを判定する。これに対してレベル比較部７２は、被試験信号Ｓ１のあるタイミングにおける振幅レベルが、期待値と一致するかを判定する。
　期待値データ生成部３０ｃは、期待値パターン発生器３２および符号化回路３４ｃを含む。期待値パターン発生器３２は、ＤＵＴ１からの期待値データを示す期待値パターンＰＡＴを生成する。
　符号化回路３４ｃは、期待値パターンＰＡＴを受け、これを符号化することにより、タイミング期待値データＤＴＥＸＰに加えて、振幅期待値データＤＡＥＸＰを生成する。タイミング期待値データＤＴＥＸＰの符号化処理は上述した通りである。振幅期待値データＤＡＥＸＰの生成処理は、以下のように実行される。
　１．　期待値パターンＰＡＴに応じた被変調信号波形を所定間隔のサンプリング点ごとに量子化する。この量子化は仮想的なものであり、符号化回路３４ｃにおいて実際に被変調信号波形が生成される必要は無い。
　２．　被変調信号波形のサンプリング点ごと振幅レベルが、複数の振幅セグメントＳＥＧ０～ＳＥＧＮ＋１のいずれに属するかを示す振幅期待値データＤＡＥＸＰを生成する。
　符号化処理は、期待値パターンＰＡＴの値ごとに予め用意された振幅期待値データＤＡＥＸＰをメモリから読み出すことにより行ってもよい。あるいは、数値的な演算処理によって行ってもよい。
　多値コンパレータ１２、しきい値レベル設定部１４、ラッチアレイ１８およびリタイミング処理部７０は、被試験信号Ｓ１を、振幅期待値データＤＡＥＸＰと比較可能な信号形式に変換する。本明細書では、この変換処理を復調と呼んでおり、周波数ミキシングによってベースバンド信号を抽出する一般的な復調処理とは異なっている。
　多値コンパレータ１２は、被試験信号Ｓ１を、複数の振幅セグメントＳＥＧ０～ＳＥＧＮ＋１の境界を規定するしきい値Ｖ０～ＶＮと比較し、複数の比較データＤＣＭＰ０～ＤＣＭＰＮを生成する。
　しきい値レベル設定部１４は、振幅セグメント数、入力される被試験信号Ｓ１の電圧範囲や変調方式に応じて、多値コンパレータ１２のしきい値レベルを設定する。
　ラッチアレイ１８は、図１や図５に示されるラッチアレイ１８と同様に動作する。すなわち多値コンパレータ１２から出力される比較データＤＣＭＰ０～ＤＣＭＰＮを、ストローブ信号ＳＴＲＢが規定する所定のサンプリングタイミングごとにラッチする。
　ラッチアレイ１８によりラッチされたデータ（以下、判定データという）ＴＣ０～ＴＣＮは、各サンプリングタイミングにおいて、被試験信号Ｓ１が何番目の振幅セグメントに属するかを示す。
　リタイミング処理部７０は、ラッチアレイ１８によりラッチされた判定データＴＣ０～ＴＣＮを受ける。リタイミング処理部７０は、後段のレベル比較部７２との同期処理のために、判定データＴＣ０～ＴＣＮをリタイミング処理し、振幅期待値データＤＡＥＸＰのレートと一致させる。
　符号化回路３４ｃは、振幅期待値データＤＡＥＸＰとともに、サンプリング点の時間間隔を示すタイミングデータＴＤを出力する。タイミング発生器７０は、タイミングデータＴＤに応じた間隔を有するパルスエッジ列ＰＥ１を含むストローブ信号ＳＴＲＢを生成する。
　符号化回路３４ｃは、振幅期待値データＤＡＥＸＰのレートを示すレート設定データＲＡＴＥを出力する。タイミング発生器７０は、レート設定データＲＡＴＥを受け、その値に応じた周波数を有する第２パルスエッジ列ＰＥ２を生成する。リタイミング処理部７０は、ラッチアレイ１８からの複数の判定データＴＣ０～ＴＣＮを、第２パルスエッジ列ＰＥ２のタイミングに同期させる。
　レベル比較部７２は、リタイミング処理部６８によってリタイミングされた判定データＴＣ０～ＴＣＮと振幅期待値データＤＡＥＸＰを受け、これらにもとづいて各サンプリングタイミングにおいて、ＤＵＴ１からの被試験信号Ｓ１の振幅が期待される振幅セグメントに属するか否かを判定する。
　以上が試験装置２ｃの構成である。続いてその動作を説明する。
　図１０は、レベル比較部７２における、振幅期待値データと判定データの比較処理を概念的に示す図である。図１０において、実線の波形は被試験信号Ｓ１を示す。振幅は複数のセグメントＳＥＧ０～ＳＥＧＮ＋１に分割されている。
　一点鎖線は、期待されるシンボルの被変調信号波形、つまり期待値波形Ｓ２に応じたウィンドウを示すものであり、振幅期待値データＤＡＥＸＰによって定義される。１６ＱＡＭの場合、１６個のシンボルに応じたウィンドウを定義する振幅期待値データＤＡＥＸＰが、符号化回路３４ｃから出力される。シンボルごとのウィンドウは、変調方式、グレイコーディングなどの符号化方式、予期される振幅エラー、位相エラーに応じて設定すればよい。図１０には、シンボル（０１００）に対応する期待値ウィンドウが示される。
　レベル比較部７２は、ウィンドウを定義する振幅期待値データＤＡＥＸＰと、判定データＴＣ０～ＴＣＮが示す被試験信号Ｓ１の振幅レベルを比較する。その結果、被試験信号Ｓ１のシンボルが、期待値と一致するかどうかを判定することができる。
　パルスエッジＰＥ１ａに示すように、サンプリングタイミングは、ウィンドウの時間幅Ｔｗの中央に１個配置されてもよい。あるいはパルスエッジＰＥ１ｂに示すように、ウィンドウの両端に配置されてもよい。この場合、文字通りのウィンドウ試験を実施することができる。また、ＰＥ１で示されるように、パルスエッジの周波数をなるべく高く設定し、被試験信号Ｓ１を高度にデジタイジングしてもよい。
　以上が試験装置２ｃの動作である。この試験装置２ｃによれば、時間軸方向と振幅方向の両面から被試験信号Ｓ１を評価することができる。
　なお、図１にリタイミング処理部７０およびレベル比較部７２を追加した構成、図５にリタイミング処理部７０およびレベル比較部７２を追加した構成も本発明の態様として有効である。
（その他の変形例）
　実施の形態において、ＤＵＴ１と試験装置２を接続する伝送線路は、有線であると無線であるとを問わない。また本発明に係る試験装置は、変調された信号のみでなく、さまざまなアナログ信号の試験全般に利用することができる。
　一般的には、ＤＵＴ１からの被試験信号Ｓ１は、試験装置２の内部のレートクロックと同期して生成される。この場合、タイミング発生器２２がラッチアレイ１８に与えるストローブ信号（パルスエッジ列）ＳＴＲＢは、レートクロックと同期して生成すればよい。
　もし被試験信号Ｓ１がレートクロックと非同期で生成される場合には、被試験信号Ｓ１の先頭にトレーニングシーケンスとしてプリアンブルデータを挿入しておき、トレーニングシーケンスを利用して基準クロックを再生し、再生された基準クロックと同期してストローブ信号ＳＴＲＢを生成すればよい。
　実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
１…ＤＵＴ、２…試験装置、ＰＩＯ…Ｉ／Ｏ端子、１０…クロスタイミングデータ生成部、１２…多値コンパレータ、１４…しきい値レベル設定部、１６…時間デジタル変換器、１８…ラッチアレイ、２０…エンコーダ、２２…タイミング発生器、３０…期待値データ生成部、３２…期待値パターン発生器、３４…エンコーダ、４０…タイミング比較部、５０…波形再構成部、５２…波形解析部、６０…レベル調節部、６８…デジタル復調器、７０…リタイミング処理部、７２…レベル比較部、Ｓ１…被試験信号、Ｓ２…期待値波形。
　本発明は、試験装置に利用できる。

Claims (10)

  1. 　被試験デバイスからの変調された被試験信号を試験する試験装置であって、
    　前記被試験信号のレベルが、複数のしきい値それぞれとクロスするタイミングを示すクロスタイミングデータを生成するクロスタイミング測定部と、
    　前記被試験信号に期待される期待値波形を前記複数のしきい値と比較した場合に前記期待値波形が各しきい値とクロスするタイミングを示すタイミング期待値データを生成する期待値データ生成部と、
    　前記クロスタイミングデータと前記タイミング期待値データを比較する比較部と、
    　を備えることを特徴とする試験装置。
  2. 　前記クロスタイミング測定部は、
    　前記被試験信号のレベルを前記複数のしきい値と比較し、各しきい値ごとに比較結果を示す比較データを生成する多値コンパレータと、
    　前記しきい値ごとの前記比較データを受け、前記比較データが変化するタイミングを測定することにより、前記クロスタイミングデータを生成する時間デジタル変換器と、
    　を含むことを特徴とする請求項１に記載の試験装置。
  3. 　前記時間デジタル変換器は、
    　前記多値コンパレータからの比較データを所定の周波数でサンプリングするラッチアレイと、
    　前記ラッチアレイから出力されるラッチデータにもとづき、前記クロスタイミングデータを生成するエンコーダと、
    　を含むことを特徴とする請求項２に記載の試験装置。
  4. 　しきい値ごとの前記クロスタイミングデータを受け、時間方向および振幅方向に補間することにより、前記被試験信号の波形を再構成する波形再構成部をさらに備えることを特徴とする請求項１から３のいずれかに記載の試験装置。
  5. 　前記波形再構成部は、しきい値ごとの前記クロスタイミングデータを、時間軸方向に等間隔に補間することを特徴とする請求項４に記載の試験装置。
  6. 　被試験デバイスからの変調された被試験信号を試験する方法であって、
    　前記被試験信号のレベルが、複数のしきい値それぞれとクロスするタイミングを示すクロスタイミングデータを生成するステップと、
    　前記被試験信号に期待される期待値波形を前記複数のしきい値と比較した場合に前記期待値波形が各しきい値とクロスするタイミングを示すタイミング期待値データを生成するステップと、
    　前記クロスタイミングデータと前記タイミング期待値データを比較するステップと、
    　を備えることを特徴とする方法。
  7. 　被試験デバイスからの変調された被試験信号を試験する試験装置であって、
    　前記被試験信号のレベルが、複数のしきい値それぞれとクロスするタイミングを示すクロスタイミングデータを生成するクロスタイミング測定部と、
    　しきい値ごとの前記クロスタイミングデータを受け、時間方向および振幅方向に補間することにより、前記被試験信号の波形を再構成する波形再構成部と、
    　を備えることを特徴とする試験装置。
  8. 　前記波形再構成部により再構成された前記被試験信号の波形を解析する波形解析部をさらに備えることを特徴とする請求項７に記載の試験装置。
  9. 　前記波形再構成部は、しきい値ごとの前記クロスタイミングデータを、時間軸方向に等間隔に補間することを特徴とする請求項７に記載の試験装置。
  10. 　被試験デバイスからの変調された被試験信号を試験する試験装置であって、
    　前記被試験信号のレベルが、複数のしきい値それぞれとクロスするタイミングを示すクロスタイミングデータを生成するステップと、
    しきい値ごとの前記クロスタイミングデータを受け、時間方向および振幅方向に補間することにより、前記被試験信号の波形を再構成するステップと、
    　を備えることを特徴とする方法。
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