JP2011215126A - 試験装置 - Google Patents

Abstract

【課題】高速多値信号を試験可能な試験装置を提供する。
【解決手段】試験装置２は、ＤＵＴ１から出力される被試験信号Ｓ１であって、その値に応じて電圧レベルが変化する被試験信号Ｓ１を試験する。パターン発生器ＰＧは、Ｉ／Ｏ端子Ｐ_ＩＯに入力される被試験信号Ｓ１の期待値を示す期待値データＥＸＰを発生する。しきい値電圧発生器１０は、期待値データＥＸＰを受け、当該期待値データＥＸＰに応じた電圧レベルを有するしきい値電圧Ｖｔｈを、被試験信号Ｓ１と同期して生成する。比較部１２は、被試験信号Ｓ１の電圧レベルＶ_ＤＵＴをそれと対応するしきい値電圧Ｖｔｈと比較する。
【選択図】図１

Description

本発明は、試験装置に関する。

デジタル有線通信は従来、時間分割多重（ＴＤＭ）方式による２値伝送が主流であり、大容量伝送を行う場合は、パラレル伝送、高速伝送によって実現してきた。パラレル伝送の物理的な限界に直面すると、シリアル伝送つまり、高速インタフェース（Ｉ／Ｆ）回路による数Ｇｂｐｓ〜１０Ｇｂｐｓ以上のデータレートでの高速伝送が行われる。しかしながら、データレートの高速化にも限界があり、伝送線路の高周波損失や反射によるＢＥＲ（Bit Error Rate）の劣化が問題となる。

一方、デジタル無線通信方式は、キャリア信号に多ビットの情報をのせて送受信する。つまり、データレートはキャリア周波数に直接的に制限されない。例えば、最も基本的な直交変復調方式であるＱＡＭ（Quadrature Amplitude Modulation）伝送方式は４値伝送を一つのチャネルで実現することが出来る。６４ＱＡＭにいたっては、６４値伝送がワンキャリアで実現できる。つまり、キャリア周波数を高めなくてもこのような多値変調方式によって、転送容量を向上させることが出来る。

このような変復調方式は、無線通信に限らず有線通信でも可能であり、ＰＡＭ（Pulse Amplitude Modulation）やＱＰＳＫ(Quadrature Phase Shift Keying)あるいはＤＱＰＳＫ（Differential QPSK）方式として既に適用され始めている。特に、光通信分野においては、１本の光ファイバにどれだけ多くの情報をのせられるかがコスト的にも重要であり、２値ＴＤＭからこれらのデジタル変調を利用した伝送へと技術トレンドがシフトしている。

近い将来、このようなデジタル変復調方式が、メモリやＳｏＣ（System On a Chip）をはじめとするデバイス間の有線インタフェースに適用される可能性があるところ、現状ではそのようなデバイスを量産試験できる多チャンネルの試験装置は存在しない。

従来のＲＦ信号の試験装置では、ＤＵＴ（Device Under Test）から出力された信号をＡ／Ｄ（アナログデジタル）変換して、その結果得られる膨大なデータを信号処理(ソフトウェア処理も含む)することで期待値判定していた（特許文献１、２）。この方法では、被試験信号の電圧レベル数により分解能の高いＡ／Ｄコンバータが必要であり、高速インタフェースを試験するにはこの高分解能Ａ／Ｄコンバータを高速に動作させる必要があるため、装置のコストが高くなるという問題がある。

あるいは従来の別の試験装置では、しきい値の異なる複数の電圧コンパレータを並列に設け、各電圧コンパレータの出力を期待値と比較していた（特許文献３、４）。この方法では、比較レベル数に応じて電圧コンパレータの個数が増え、ハードウェアオーバーヘッドが大きくなる、あるいは複数の電圧コンパレータにより生じるノイズ等の影響により電圧比較精度が悪化するなどの問題がある。

特許文献５には、液晶駆動用ＩＣ（ソースドライバ、データドライバ）を試験するための技術が開示される。液晶駆動用ＩＣは、各画素の輝度を示す２値シリアル入力データを受け、複数のデータ線に対し、多値の駆動電圧を出力する。この液晶駆動用ＩＣを試験するために、被試験信号である駆動電圧を、シリアル入力データに対応した比較電圧と比較する低速比較部を備える。この方法は、低速な液晶駆動用ＩＣには適用できるが、近年の高速多値インタフェース信号には適用できない。

液晶駆動用ＩＣを試験するために、差分検出器、ウィンドウコンパレータ、多値基準電圧を発生する手段を用いた試験装置も提案されている（特許文献６）。しかしこの試験装置は、高速なＤ／Ａコンバータと演算増幅器を必要とするため、高速多値インタフェース信号の試験への適用は難しい。

特開２００３−９８２３０号公報 実開平５−８７５７８号公報 特開昭５８−７９１７１号公報 米国特許第７１６２６７２号明細書 特開平８−３１３５９２号公報 特開平６−２３５７５４号公報

メモリやＭＰＵ（Micro Processing Unit）のようなデバイスのＩ／Ｏがすべて高速多値インタフェースに置き換わったとすれば、数十〜百チャネル以上のＩ／Ｏがひとつのデバイスに存在し、それを数百個同時に試験することが求められる。つまり、デジタル変復調信号の入出力を数千チャネル有する試験装置が必要であり、試験装置のＣＰＵリソースにも限界があるので、全てハードウェアレベルでのリアルタイム試験が求められる。

その他、振幅変調（ＡＭ）、周波数変調（ＦＭ）、振幅偏移変調（ＡＳＫ）、位相偏移変調（ＰＳＫ）など、さまざまな方式で変調された試験信号をリアルタイムに試験できる試験装置が利用できれば、製造者にとって非常に有用である。

本発明はかかる状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、高速多値信号を試験可能な試験装置の提供にある。

本発明のある態様は、被試験デバイスから出力される被試験信号を試験する試験装置に関する。被試験信号は、その値（シンボル）に応じて電圧レベルが変化する。試験装置は、被試験信号が入力される入力ピンと、入力ピンに入力される被試験信号の期待値を示す期待値データを発生するパターン発生器と、期待値データを受け、当該期待値データに応じた電圧レベルを有するしきい値電圧を、被試験信号と同期して生成するしきい値電圧発生器と、被試験信号の電圧レベルをそれと対応するしきい値電圧と比較する比較部と、を備える。

この態様によると、従来の特許文献３、４に記載される試験装置に比べて、ハードウェアオーバーヘッドが小さい試験装置を実現できる。通常、試験において試験装置は、被試験デバイスから出力される被試験信号の期待値、すなわち被試験信号がとるべき振幅レベルを知っている。そこで、期待値に応じて、動的に比較部に対して供給するしきい値電圧を時々刻々と変化させることにより、少ない比較部で、高速な、たとえば数Ｇｂｐｓ以上の被試験信号を試験することができる。

しきい値電圧発生器および比較部は、ひとつの入力ピンに対して複数設けられてもよい。

共通の入力ピンに割り当てられる複数のしきい値電圧発生器は、異なるしきい値電圧を発生し、共通の入力ピンに割り当てられる複数の比較部は、それぞれが対応するしきい値電圧発生器からのしきい値電圧を受け、ウィンドウコンパレータとして動作してもよい。

共通の入力ピンに割り当てられる複数の比較部は、時分割的に動作するインタリーブコンパレータとして動作してもよい。
この場合、各比較部において、しきい値電圧の設定動作と比較動作が交互に行われることになる。したがって比較部は、しきい値電圧が安定（セトリング）した後に、比較動作を行うことができるため、試験精度を高めることができる。

しきい値電圧発生器は、カレントモードロジック方式の電圧ドライバであってもよい。

しきい値電圧発生器は、終端電圧を生成する終端電圧発生器と、その一端に終端電圧発生器が発生する終端電圧が印加された抵抗と、抵抗の他端に接続された複数の電流源と、期待値データに応じて複数の電流源のオン、オフを制御する符号器と、を含んでもよい。

しきい値電圧発生器は、終端電圧を生成する終端電圧発生器と、その一端に終端電圧発生器が発生する終端電圧が印加された抵抗と、抵抗の他端に接続された可変電流源と、期待値データに応じて可変電流源を制御する符号器と、を含んでもよい。

入力ピンを介して、被試験デバイスにテスト信号を出力するドライバをさらに備えてもよい。

ドライバは、しきい値電圧発生器と共用され、テスト信号に加えて、しきい値電圧を生成してもよい。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、高速な被試験信号を試験できる。

第１の実施の形態に係る試験装置の構成を示すブロック図である。 図２（ａ）、（ｂ）は、図１のしきい値電圧発生器の構成例を示す回路図である。 図１の試験装置の電圧マージン試験の動作を示すタイムチャートである。 第２の実施の形態に係る試験装置の構成を示すブロック図である。 図５（ａ）、（ｂ）は、図４の試験装置の動作を示すタイムチャートである。 第３の実施の形態に係る試験装置の構成を示すブロック図である。 図６の試験装置の動作を示すタイムチャートである。 第４の実施の形態に係る試験装置の構成を示すブロック図である。 図９（ａ）〜（ｃ）は、第１〜第３の変形例に係る試験装置の構成を示すブロック図である。 図４の試験装置の変形例を示すブロック図である。 図１０の試験装置の動作を示すタイムチャートである。 図１２（ａ）〜（ｃ）は、変形例に係るしきい値電圧発生器の構成を示す回路図である。 図１３（ａ）、（ｂ）は、しきい値電圧と被試験信号の関係を示す図である。 図１４（ａ）〜（ｃ）はそれぞれ、タイミング信号を生成する回路の構成を示す図およびそれと対応する波形図である。 図１５（ａ）〜（ｃ）は、図１４（ａ）の構成においてテストレートを変化させる様子を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

実施の形態に係る試験装置は、被試験デバイス（ＤＵＴ）から出力される多値の被試験信号を受け、ＤＵＴの良否を判定する。ＤＵＴは、たとえばＰＡＭ（パルス振幅変調）、ＡＰＳＫ（振幅位相偏移変調）、ＱＡＭ（直交振幅変調）、ＱＰＳＫ（４値位相偏移変調）、ＢＰＳＫ（２値位相偏移変調）、ＦＳＫ（周波数偏移変調）された被試験信号を出力する。ＤＵＴは、たとえばメモリやＭＰＵをはじめとする多チャンネルのＩ／Ｏポートを有するデバイスが想定されるが、特に限定されるものではない。

（第１の実施の形態）
図１は、第１の実施の形態に係る試験装置２の構成を示すブロック図である。図１の試験装置２は、ＤＵＴ１のＩ／Ｏポートごとに設けられた複数のＩ／Ｏ端子Ｐ_ＩＯを備える。試験装置２のＩ／Ｏ端子Ｐ_ＩＯはそれぞれ、ＤＵＴ１の対応するＩ／Ｏポートと伝送路を介して接続されており、ＤＵＴ１からの多値の被試験信号Ｓ１が入力される。Ｉ／ＯポートＰ_ＩＯの個数は任意であり、メモリやＭＰＵの場合、数十〜百個以上設けられるが、図では理解の容易化と説明の簡略化のため、単一のＩ／Ｏ端子Ｐ_ＩＯとそれに関連するブロックのみを示す。

試験装置２は、パターン発生器ＰＧと、タイミング発生器ＴＧと、比較部１２、しきい値電圧発生器１０、デジタル比較器１４を備える。比較部１２、しきい値電圧発生器１０、デジタル比較器１４は、Ｉ／Ｏ端子Ｐ_ＩＯごとに設けられる。

パターン発生器ＰＧは、Ｉ／Ｏ端子Ｐ_ＩＯに順次入力される被試験信号Ｓ１の期待値を示す期待値データの列（期待値列もしくは期待値パターンと称する）ＥＸＰを発生する。期待値データＥＸＰは、被試験信号Ｓ１に含まれる各被試験信号のシンボル値に応じたデータである。期待値データＥＸＰは、被試験信号Ｓ１に期待される振幅（電圧レベル）を示すデータであってもよい。タイミング発生器ＴＧは、試験シーケンスのタイミングを制御するユニットであり、テストレートと同期したタイミング信号を発生する。

しきい値電圧発生器１０は、期待値データＥＸＰを受け、当該期待値データＥＸＰに応じた電圧レベルを有するしきい値電圧Ｖｔｈの列（しきい値電圧列）Ｓ２を、被試験信号Ｓ１と同期して生成する。つまりしきい値電圧Ｖｔｈは、それと対応する被試験信号Ｓ１がとるべき期待電圧レベルに応じたレベルに設定される。

しきい値電圧発生器１０は、数Ｇｂｐｓで変動する被試験信号Ｓ１に追従するために、カレントモードロジック（ＣＭＬ）形式の電圧ドライバで構成される。図２（ａ）、（ｂ）は、図１のしきい値電圧発生器１０の構成例を示す回路図である。

図２（ａ）のしきい値電圧発生器１０ａは、終端電圧発生器２０、抵抗Ｒ１、符号器２２、複数の電流源２４_１〜２４_３、複数のＤ／Ａコンバータ２６_１〜２６_３を備える。電流源２４の個数は任意であり、しきい値電圧Ｖｔｈの分解能に応じて設計される。終端電圧発生器２０は、終端電圧Ｖ_Ｔを生成する。抵抗Ｒ１の一端には、終端電圧発生器２０が発生する終端電圧Ｖ_Ｔが印加される。抵抗Ｒ１の他端には、複数の電流源２４_１〜２４_３が接続される。電流源２４_１〜２４_３は、Ｄ／Ａコンバータ２６_１〜２６_３によって設定される定電流Ｉ_１〜Ｉ_３を生成する。

符号器２２は、タイミング発生器ＴＧからのタイミング制御信号と同期している。符号器２２は、タイミング制御信号が示す電圧設定タイミング（以下、単に設定タイミングともいう）ｔ_Ｖにおいて、パターン発生器ＰＧからの期待値データＥＸＰに応じて、電流源２４_１〜２４_３が生成する電流Ｉ_１〜Ｉ_３のオン、オフを制御する。電流Ｉ_１〜Ｉ_３のオン、オフは、各電流Ｉ_１〜Ｉ_３の経路上に設けられたスイッチ２８_１〜２８_３によって制御されてもよい。電流源２４_１〜２４_３が電流ゼロの状態を実現できる場合、これらのスイッチは省略できる。

電流源２４_１〜２４_３が生成する電流Ｉ_１〜Ｉ_３は等しくてもよい。この場合、符号器２２は、期待値データＥＸＰを、サーモメータコードに変換する。電流Ｉ_１〜Ｉ_３がバイナリで重み付けされている場合、符号器２２は期待値データＥＸＰをバイナリコードに変換する。

図２（ａ）のしきい値電圧発生器１０ａは、抵抗Ｒ１の他端に生ずる電圧を、期待値データＥＸＰに応じたしきい値電圧Ｓ２として出力する。

図２（ｂ）のしきい値電圧発生器１０ｂは、図２（ａ）の複数の電流源２４_１〜２４_３に代えて、可変電流源２４ｂを備える。Ｄ／Ａコンバータ２６は、期待値データＥＸＰに応じて可変電流源２４ｂを制御する。符号器２２は、期待値データＥＸＰに応じてスイッチ２８を制御する。可変電流源２４ｂが電流ゼロの状態を実現できる場合、このスイッチ２８は省略できる。

図１に戻る。比較部１２は、被試験信号Ｓ１の電圧レベルＶ_ＤＵＴを、それと対応するしきい値電圧Ｖｔｈと比較する。比較部１２は、レベルコンパレータＣｐおよびタイミングコンパレータＴＣを含む。レベルコンパレータＣｐは、被試験信号Ｓ１の電圧レベルＶ_ＤＵＴを、それと対応するしきい値電圧Ｖｔｈと比較し、大小関係を示す比較信号Ｓ３を出力する。タイミングコンパレータＴＣは、レベルコンパレータＣｐからの比較信号Ｓ３を、タイミング発生器ＴＧが指示するタイミングでラッチし、比較信号Ｓ４を出力する。

デジタル比較器１４は、比較部１２からの比較信号Ｓ４にもとづき、ＤＵＴ１の良否を判定する。

以上が試験装置２の構成である。続いてその動作を説明する。図３は、図１の試験装置２の電圧マージン試験の動作を示すタイムチャートである。ＤＵＴ１からの被試験信号Ｓ１がハイ／ロー２値（１／０）のデジタル信号であり、電圧マージン試験では、被試験信号Ｓ１の電圧レベルＶ_ＤＵＴが、ハイレベル（１）のとき上側しきい値電圧Ｖ_ＯＨより高く、ローレベル（０）のとき下側しきい値電圧Ｖ_ＯＬより低いことを検査する。

時刻ｔ_０、ｔ_１、…は、被試験信号Ｓ１のレベルを判定すべきタイミング（ストローブタイミング）であり、図３のタイムチャートでは、期待値データＥＸＰがストローブタイミングｔ_０〜ｔ_６それぞれにおいて［１、１、０、１、０、０、１］である場合を示す。ストローブタイミングは上述のタイミング発生器ＴＧによって制御される。

しきい値電圧発生器１０は、期待値データＥＸＰの列＝［１、１、０、１、０、０、１］を受け、それに応じたしきい値電圧Ｖｔｈの列Ｓ２＝｛Ｖｔｈ_０、Ｖｔｈ_１、Ｖｔｈ_２、Ｖｔｈ_３、Ｖｔｈ_４、Ｖｔｈ_５、Ｖｔｈ_６｝を生成する。ｉ番目のストローブタイミングにおけるしきい値電圧Ｖｔｈ_ｉは、期待値データＥＸＰの列に含まれるｉ番目の期待値データＥＸＰ［ｉ］に対応した電圧レベルをとる。具体的にはしきい値電圧発生器１０は、ＥＸＰ［ｉ］＝１のときハイレベルのしきい値電圧Ｖ_ＯＨを、ＥＸＰ［ｉ］＝０のときローレベルのしきい値電圧Ｖ_ＯＬを生成する。

レベルコンパレータＣｐから出力される比較信号Ｓ３は、ストローブタイミングｔ_０、ｔ_１、…にてラッチされ、比較信号Ｓ４が生成される。デジタル比較器１４は、比較信号Ｓ４と期待値データＥＸＰを比較することにより、ＤＵＴ１の良否（Pass/Fail）を判定する。

以上が図１の試験装置２の動作である。この試験装置２によれば、期待値に応じて、タイミング発生器ＴＧからの制御信号と同期して複数のしきい値電圧Ｖ_ＯＨ、Ｖ_ＯＬを高速に切りかえることで、２値のデジタル信号を出力するＤＵＴ１の電圧マージン試験をリアルタイムで行うことができる。

（第２の実施の形態）
図４は、第２の実施の形態に係る試験装置２ａの構成を示すブロック図である。以下の実施の形態では、第１の実施の形態と共通する構成に関する説明は適宜省略し、相違点を中心に説明する。

図４の試験装置２ａでは、ひとつのＩ／ＯピンＰ_ＩＯに対して、しきい値電圧発生器１０および比較部１２が複数設けられている。図４では各Ｉ／ＯピンＰ_ＩＯごとに、２つのしきい値電圧発生器１０_Ｈ、１０_Ｌ、比較部１２_Ｈ、１２_Ｌが設けられる。

複数のしきい値電圧発生器１０_Ｈ、１０_Ｌは、異なるしきい値電圧列Ｓ２_Ｈ、Ｓ２_Ｌを発生する。具体的には、しきい値電圧列Ｓ２_Ｈ、Ｓ２_Ｌは、被試験信号Ｓ１が各ストローブタイミングにおいてとるべき期待電圧レベルＶ_ＥＸＰを挟むように生成される。ｉ番目のストローブタイミングｔ_ｉにおける期待電圧レベルＶ_ＥＸＰｉに対して、しきい値電圧列Ｓ２_Ｈのｉ番目のストローブタイミングにおける電圧レベルＶｔｈＨ_ｉは、
ＶｔｈＨ_ｉ＝Ｖ_ＥＸＰｉ＋ΔＶ_Ｈ
である。またしきい値電圧列Ｓ２_Ｌのｉ番目のストローブタイミングにおける電圧レベルＶｔｈＬ_ｉは、
ＶｔｈＬ_ｉ＝Ｖ_ＥＸＰｉ−ΔＶ_Ｌ
である。ΔＶ_Ｈ、ΔＶ_Ｌは所定の電圧マージンである。しきい値電圧発生器１０_Ｈ、１０_Ｌは、期待電圧レベルＶ_ＥＸＰが取り得るレベル数以上のしきい値電圧のペアを生成できるよう構成される。

比較部１２_Ｈおよび１２_ＬそれぞれのレベルコンパレータＣｐは、被試験信号Ｓ１をしきい値電圧列Ｓ２_Ｈ、Ｓ２_Ｌと比較する。つまり比較部１２_Ｈおよび１２_Ｌは、ウィンドウコンパレータとして動作する。

図５（ａ）、（ｂ）は、図４の試験装置２ａの動作を示すタイムチャートである。図５（ａ）では、ＤＵＴ１からの被試験信号Ｓ１が４値の電圧レベルを取り得る場合を示している。

しきい値電圧発生器１０_Ｈは期待値パターンＥＸＰを受け、各ストローブタイミングｔ０、ｔ１、…において、被試験信号Ｓ１の期待電圧レベルＶ_ＥＸＰ０、Ｖ_ＥＸＰ１、…より高いしきい値電圧列Ｓ２_Ｈ＝Ｖ_ＯＨ０、Ｖ_ＯＨ１…を発生する。しきい値電圧発生器１０_Ｌは、期待値パターンＥＸＰを受け、被試験信号Ｓ１の期待電圧レベルＶ_ＥＸＰ０、Ｖ_ＥＸＰ１より低いしきい値電圧列Ｓ２_Ｌ＝｛Ｖ_ＯＬ０、Ｖ_ＯＬ１…｝を発生する。

比較部１２_ＨのレベルコンパレータＣｐから出力される比較信号Ｓ３_Ｈは、ストローブタイミングｔ_０、ｔ_１、…にてラッチされ、比較信号Ｓ４_Ｈが生成される。同様に比較部１２_ＬのレベルコンパレータＣｐから出力される比較信号Ｓ３_Ｌは、ストローブタイミングｔ_０、ｔ_１、…にてラッチされ、比較信号Ｓ４_Ｌが生成される。デジタル比較器１４は、比較信号Ｓ４_Ｈ、Ｓ４_Ｌを、期待値パターンＥＸＰと比較することにより、多値インタフェースを有するＤＵＴ１を試験することができる。

図５（ｂ）は、被試験信号Ｓ１がアナログ信号の場合を示している。被試験信号Ｓ１の期待波形に応じて、各ストローブタイミングごとに、しきい値電圧Ｖ_ＯＨ、Ｖ_ＯＬを発生することにより、アナログ信号のパス、フェイルの判定も可能である。アナログ信号を試験する場合、しきい値電圧発生器１０_Ｈ、１０_Ｌの分解能は、試験精度（電圧分解能）を満たすように設計される。

なお、しきい値電圧発生器１０_Ｈ、１０_Ｌは、独立にしきい値電圧Ｖ_ＯＨ、Ｖ_ＯＬを生成してもよい。あるいは一方がしきい値電圧を独立に設定すると、他方はもう一方にオフセットを与えるなどして自動的に設定されるようにしてもよい。

（第３の実施の形態）
図６は、第３の実施の形態に係る試験装置２ｂの構成を示すブロック図である。図６の試験装置２ｂは、図４の試験装置２ａと同様に、ひとつのＩ／ＯピンＰ_ＩＯに対して、しきい値電圧発生器１０および比較部１２が複数設けられている。

共通の入力ピンＰ_ＩＯに割り当てられる複数の比較部１２_０、１２_１は、時分割的に動作するインタリーブコンパレータとして動作する。具体的には、比較部１２_０は奇数番目のストローブタイミングｔ_１、ｔ_３、…における被試験信号Ｓ１の電圧レベルＶ_ＤＵＴをしきい値電圧発生器１０_０からのしきい値電圧Ｖｔｈ_０と比較し、比較部１２_１は偶数番目のストローブタイミングｔ_０、ｔ_２、…における被試験信号Ｓ１の電圧レベルＶ_ＤＵＴをしきい値電圧発生器１０_１からのしきい値電圧Ｖｔｈ_１と比較する。なおここでの奇数、偶数は便宜的なものに過ぎず、両者を読み替えてもよい。

タイミング発生器ＴＧは、偶数番目のストローブタイミングｔ_０、ｔ_２、…を示す制御信号φ_０を発生し、比較部１２_１のタイミングコンパレータＴＣ_１およびしきい値電圧発生器１０_０へと出力する。またタイミング発生器ＴＧは、奇数番目のストローブタイミングｔ_１、ｔ_３、…を示す制御信号φ_１を発生し、比較部１２_０のタイミングコンパレータＴＣ_０およびしきい値電圧発生器１０_１へと出力する。

インタリーブ動作する場合、２つのしきい値電圧Ｖｔｈ_０、Ｖｔｈ_１の周期は、被試験信号Ｓ１の周期の２倍であるから、制御信号φ_０、φ_１の周期も、被試験信号Ｓ１の周期の２倍である。しきい値電圧発生器１０_０に対する制御信号φ_０と比較部１２_０に対する制御信号φ_１は半周期（被試験信号Ｓ１の１周期）ずれている。このことは、比較処理に先だってしきい値電圧Ｖｔｈ_０が設定されることを表している。しきい値電圧発生器１０_１、比較部１２_１についても同様である。

またパターン発生器ＰＧは、期待値パターンＥＸＰのうち、奇数番目のストローブタイミングｔ_１、ｔ_３、…における期待値Ｐ_０をしきい値電圧発生器１０_０へと出力し、偶数番目のストローブタイミングｔ_０、ｔ_２、…における期待値Ｐ_１をしきい値電圧発生器１０_１へと出力する。

マルチプレクサ１６は、比較部１２_０および比較部１２_１から交互に出力される比較信号Ｓ４_０、Ｓ４_１を多重化し、デジタル比較器１４へと出力する。マルチプレクサ１６から出力される比較信号Ｓ４は、図１の比較部１２からの比較信号Ｓ４と等価である。

以上が図６の試験装置２ｂの構成である。続いてその動作を説明する。図７は、図６の試験装置２ｂの動作を示すタイムチャートである。図７では、図２と同様に、２値のデジタル信号を試験する場合を示している。図中、白丸は、しきい値電圧発生器１０_１によるストローブタイミングを、黒丸はしきい値電圧発生器１０_０によるストローブタイミングを示す。

しきい値電圧発生器１０_０および比較部１２_０の動作に着目する。ストローブタイミングｔ_０において制御信号φ_０がアサートされると、しきい値電圧発生器１０_０が、次のストローブタイミングｔ_１における期待値Ｐ_０に応じたしきい値電圧Ｖｔｈ_０を生成する。そして次のストローブタイミングｔ_１において制御信号φ_１がアサートされると、比較部１２_０のタイミングコンパレータＴＣ_０がレベルコンパレータＣｐ_０からの比較信号Ｓ３_０をラッチする。

しきい値電圧発生器１０_１および比較部１２_１は、しきい値電圧発生器１０_０および比較部１２_０の裏で同様の処理を行う。具体的には、ストローブタイミングｔ_１に制御信号φ_１がアサートされると、しきい値電圧発生器１０_１が、次のストローブタイミングｔ_２における期待値Ｐ_１に応じたしきい値電圧Ｖｔｈ_１を生成する。そして次のストローブタイミングｔ_２において制御信号φ_０がアサートされると、比較部１２_１のタイミングコンパレータＴＣ_１がレベルコンパレータＣｐ_１からの比較信号Ｓ３_１をラッチする。

以上が試験装置２ｂの動作である。図６の試験装置２ｂによれば、複数の比較部１２を交互に利用するため、より高速な信号を試験することができる。また各比較部１２に着目した場合に、しきい値電圧の設定タイミングと、ストローブタイミングが、ストローブ信号の１相分、シフトしているため、しきい値電圧発生器１０が発生するしきい値電圧が安定した後に、比較処理を行うことができ、試験精度を高めることができる。なお、非常に短時間で安定する場合には、しきい値電圧Ｖｔｈの設定タイミングとストローブタイミングを実質的に同じタイミングとしてもよい。

図６では、２相の比較部１２_０、１２_１および２つのしきい値電圧発生器１０_０、１０_１をインタリーブする例を示したが、本発明は限定されず、３相以上の比較部１２、しきい値電圧発生器１０をインタリーブしてもよい。

図６のインタリーブ技術は、図４の試験装置２ａにも適用可能である。この場合、図４の比較部１２_Ｈ、１２_Ｌおよびそれらに付随するしきい値電圧発生器１０_Ｈ、１０_Ｌそれぞれを、インタリーブの相数に応じた個数設ければよい。

（第４の実施の形態）
図８は、第４の実施の形態に係る試験装置２ｃの構成を示すブロック図である。図８の試験装置２ｃは、図１の試験装置２に加えて、ドライバＤｒおよびフォーマットコントローラ（波形整形器）ＦＣを備える。この試験装置２ｃは、ＤＵＴ１との間で入力端子と出力端子が共有され（Ｉ／Ｏコモン）、単一の伝送線路を介して双方向伝送を行う。

パターン発生器ＰＧは、ＤＵＴ１に供給すべきテスト信号のパターンを示すテストパターンを発生する。このテストパターンは、上述の期待値パターンＥＸＰと対応付けられる。

フォーマットコントローラＦＣは、テストパターンおよびタイミング制御信号を受け、ＤＵＴ１に供給すべきテスト信号列を生成する。ドライバＤｒは、テスト信号列Ｓ５をＩ／Ｏ端子Ｐ_ＩＯを介してＤＵＴ１へと出力する。図８の構成によれば、双方向インタフェースを備えるＤＵＴ１を試験できる。

以上、本発明について、いくつかの実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

図９（ａ）〜（ｃ）は、第１〜第３の変形例に係る試験装置の構成を示すブロック図である。これらの変形例は、上述のいずれの実施の形態とも組み合わせることが可能であり、それらも本発明の範囲に含まれる。

図９（ａ）の試験装置２ｄは、図８の試験装置２ｃの変形であり、しきい値電圧発生器１０ｄがドライバＤｒと共有されている。双方向通信において、送信と受信が時分割的に行われる場合がある。この場合、ドライバＤｒの出力を、ＤＵＴ１に接続するか、レベルコンパレータＣｐに接続するかを切りかえ可能なスイッチ３４を追加すればよい。ＣＭＬ形式のドライバＤｒをしきい値電圧発生器１０ｄとして利用することにより、回路面積を削減でき、ハードウェアコストを低減できる。

図９（ｂ）の試験装置２ｅは、シュムーコントロール部３０をさらに備える。試験装置は、ＲＴＴＣ（リアルタイムタイミングコントロール）によってオンザフライでタイミング（データレート）を変更することができる。このタイミング変更と、上述したリアルタイムのしきい値電圧の変更を組み合わせることにより、シュムー（Ｓｈｍｏｏ）プロットを生成できる。

具体的には、しきい値電圧発生器１０はパターン発生器ＰＧからの期待値パターンＥＸＰと、シュムーコントロール部３０からの制御信号Ｓ６を受ける。そしてしきい値電圧発生器１０は、リアルタイムでしきい値電圧列Ｓ２の電圧レベルを、制御信号Ｓ６に応じて順に変化させていく。

従来のシュムープロット試験は、レベルコンパレータＣｐに対する比較電圧（しきい値電圧）をスイープさせ、各比較電圧ごとに、被試験信号Ｓ１を試験し、リセットしては同じ動作を繰り返す必要があった。これに対して図９（ｂ）の試験装置２ｅでは、シュムープロット試験をリアルタイムに実現でき、シュムープロット試験の実行時間を大幅に短縮できる。

図９（ｃ）の試験装置２ｆは、適応制御部３２を備える。適応制御部３２は、Ｉ／Ｏ端子Ｐ_ＩＯに入力される被試験信号Ｓ１の電圧レベルＶ_ＤＵＴをモニタし、その結果をしきい値電圧発生器１０の終端電圧発生器２０やＤ／Ａコンバータ２６へとフィードバックする。つまり適応制御部３２は、被試験信号Ｓ１に応じて、しきい値電圧のレベルを適応制御する。これにより、出力信号の振幅変動やオフセット変動を許容するデバイスの試験も、適応的に行うことができる。

図１０は、図４の試験装置の変形例を示すブロック図である。図１１は、図１０の試験装置２ｇの動作を示すタイムチャートである。図１０の試験装置２ｇにおいて、レベルコンパレータＣｐは、第１コンパレータＣｐ_Ｈ、第２コンパレータＣｐ_Ｌ、差分検出器４０、比較電圧発生器４２を含む。

しきい値電圧発生器１０ｇは、被試験信号Ｓ１が各ストローブタイミングにおいてとるべき期待電圧レベルＶ_ＥＸＰに相当するしきい値電圧列Ｓ２を生成する。差分検出器４０は、各ストローブタイミングにおいて、被試験信号Ｓ１の電圧レベルＶ_ＤＵＴと期待電圧レベルＶ_ＥＸＰの差分を示す差分信号Ｓ７を生成する。比較電圧発生器４２は、差分信号Ｓ７に許容される上限を規定する第１しきい値電圧Ｖ_ＯＨと、下限を規定する第２しきい値電圧Ｖ_ＯＬを生成する。レベルコンパレータＣｐ_Ｈ、Ｃｐ_Ｌは、差分信号Ｓ７の電圧レベルを、第１しきい値電圧Ｖ_ＯＨ、Ｖ_ＯＬと比較する。タイミングコンパレータＴＣ_Ｈ、ＴＣ_Ｌはそれぞれ、レベルコンパレータＣｐ_Ｈ、Ｃｐ_Ｌの出力信号Ｓ３_Ｈ、Ｓ３_Ｌをストローブタイミングでラッチする。

図１０の試験装置２ｇによれば、Ｖ_ＤＵＴ−Ｖ_ＥＸＰを示す差分信号Ｓ７が、２つのしきい値電圧Ｖ_ＯＨとＶ_ＯＬと比較され、Ｖ_ＯＬ＜Ｖ_ＤＵＴ−Ｖ_ＥＸＰ＜Ｖ_ＯＨのとき、すなわちＶ_ＯＬ＋Ｖ_ＥＸＰ＜Ｖ_ＤＵＴ＜Ｖ_ＯＨ＋Ｖ_ＥＸＰのときパス判定とされ、それ以外のときフェイル判定とされる。つまり２つのレベルコンパレータＣｐ_Ｈ、ＣＰ_Ｌがウィンドウコンパレータとして機能するため、図４の試験装置２ａと同様に、ＤＵＴ１の良否を判定できる。

最後にしきい値電圧発生器１０の変形例を説明する。図１２（ａ）〜（ｃ）は、変形例に係るしきい値電圧発生器の構成を示す回路図である。

図１２（ａ）のしきい値電圧発生器１０ｃは、図２（ａ）のしきい値電圧発生器１０ａを差動形式としたものである。図２（ａ）のスイッチ２８はそれぞれ、図１２（ａ）において差動トランジスタペアＭ１、Ｍ２に置き換えられている。各スイッチ２８に対応する電流源２４は、差動トランジスタペアＭ１、Ｍ２のテイル電流源として接続される。また抵抗Ｒ１は２つ設けられ、差動トランジスタペアＭ１、Ｍ２に負荷として接続される。

符号器２２ｃは、複数のスイッチ２８_１〜２８_４それぞれの差動トランジスタペアＭ１、Ｍ２を制御する。

図１２（ａ）のしきい値電圧発生器１０ｃによれば、差動構成としたことにより、高速な被試験信号Ｓ１に追従可能なしきい値電圧列Ｓ２を生成できる。

図１２（ｂ）のしきい値電圧発生器１０ｄは、図１２（ａ）の変形である。スイッチ２８_１を構成する差動トランジスタＭ１、Ｍ２はそれぞれ、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２でバイアスされており、バイアス状態に応じた電流が流れている。つまり基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２によって、しきい値電圧列Ｓ２の基準レベルが定まる。

その他のスイッチ２８_２〜２８_５では、２つのトランジスタＭ１、Ｍ２それぞれにテイル電流源２４Ｈ、２４Ｌが個別に接続されている。符号器２２ｄは、スイッチ２８_２〜２８_５のトランジスタＭ１、Ｍ２のオン、オフを制御する。

図１２（ｃ）のしきい値電圧発生器１０ｅは、図１２（ｂ）のしきい値電圧発生器１０ｃから、スイッチ２８_１、電流源２４_１を省略した構成である。

図１２（ｂ）、（ｃ）の構成によれば、トランジスタや電流源のミスマッチに強くなる。

続いて、しきい値電圧発生器１０および比較部１２のタイミング設定について説明する。図１３（ａ）、（ｂ）は、しきい値電圧Ｖｔｈと被試験信号Ｓ１の関係を示す図である。現実のしきい値電圧発生器１０では、期待値データＥＸＰがセットされてから（設定タイミングｔ_Ｖ）、しきい値電圧Ｖｔｈが安定するまでには、ある程度の遅延（セットアップ時間）が生ずる。もし、しきい値電圧Ｖｔｈが期待値データＥＸＰに応じた電圧レベルに安定化する前に、ストローブタイミングｔ_Ｓが発生すると、正しい判定が妨げられる。この期間をデッドバンドＴｄと称する。

図１３（ａ）は、設定タイミングｔ_Ｖとストローブタイミングｔ_Ｓが非同期で設定される様子を示す。この場合、設定タイミングｔ_Ｖとストローブタイミングｔ_Ｓの時間差によっては、ストローブタイミングｔ_ＳがデッドバンドＴｄで発生する可能性がある。

この問題は、設定タイミングｔ_Ｖとストローブタイミングｔ_Ｓを同期して設定することで解決することができる。図１３（ｂ）は、設定タイミングｔ_Ｖとストローブタイミングｔ_Ｓが同期して、言い換えれば、２つのタイミングが一定の時間差で発生する様子を示す。この場合、ストローブタイミングｔ_Ｓが被試験信号Ｓ１の電圧レベルＶ_ＤＵＴのどの箇所に位置していたとしても、ストローブタイミングｔ_Ｓにおいて、しきい値電圧Ｖｔｈはセトリングしていることが保証される。

続いて、設定タイミングｔ_Ｖとストローブタイミングｔ_Ｓを同期生成するための構成を説明する。図１４（ａ）〜（ｃ）はそれぞれ、タイミング信号を生成する回路およびそれと対応する波形図を示す。図１４（ａ）では、タイミング発生器ＴＧ（不図示）により生成されたストローブタイミングｔ_Ｓを遅延回路ｄ_１によって遅延させることにより、設定タイミングｔ_Ｖが生成される。

図１４（ｂ）では、タイミング発生器ＴＧ（不図示）により生成された設定タイミングｔ_Ｖを遅延回路ｄ_２によって遅延させることにより、ストローブタイミングｔ_Ｓが生成される。図１４（ｃ）では、タイミング発生器ＴＧ（不図示）により生成された共通の源タイミング信号Ｓ８を、遅延回路ｄ_３、ｄ_４によって遅延させることにより、ストローブタイミングｔ_Ｓおよび設定タイミングｔ_Ｖを生成する。源タイミング信号は、タイミング発生器ＴＧが発生するストローブ信号であってもよい。

図１４（ａ）の構成では、あるサイクルのストローブタイミングｔ_Ｓを利用して次のサイクルのしきい値電圧Ｖｔｈを設定するため、被試験信号Ｓ１の先頭のデータを試験できないという制約が生ずる。

一方で、図１４（ａ）の構成は、しきい値電圧発生器１０が発生するしきい値電圧Ｖｔｈの波形を評価できるという利点を有する。図１４（ａ）の構成では、遅延時間ｄ_１が一定の条件の下、被試験信号Ｓ１の周期（テストレート）を変化させると、設定タイミングｔ_Ｖからストローブタイミングｔ_Ｓの時間間隔ｔ_Ｘを変化させることができる。図１５（ａ）〜（ｃ）は、図１４（ａ）の構成においてテストレートを変化させる様子を示す図である。

しきい値電圧Ｖｔｈの波形評価は以下のように行うことができる。まず、テストレートＴ_ＲＡＴＥをある値に固定する。その状態で、レベルコンパレータＣｐの入力に、被試験信号Ｓ１に代えて、基準電圧Ｖｒｅｆを入力し、基準電圧Ｖｒｅｆのレベルを順次変化させていく。そうすると、ある基準電圧Ｖｒｅｆを境として、比較信号Ｓ４の値が反転する。そのときの基準電圧Ｖｒｅｆが、ある時間間隔ｔｘにおけるしきい値電圧Ｖｔｈの電圧レベルを示す。

これを、テストレートＴ_ＲＡＴＥを変化させながら、つまり時間間隔ｔｘを変化させながら行うことにより、しきい値電圧Ｖｔｈの波形を取得することができ、セトリング時間をはじめとするしきい値電圧発生器１０の特性を評価することができる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…ＤＵＴ、Ｒ１…抵抗、Ｐ_ＩＯ…Ｉ／Ｏ端子、Ｃｐ…レベルコンパレータ、ＴＣ…タイミングコンパレータ、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…フォーマットコントローラ、Ｄｒ…ドライバ、Ｓ１…被試験信号、２…試験装置、Ｓ２…しきい値電圧列、１０…しきい値電圧発生器、１２…比較部、１４…デジタル比較器、１６…マルチプレクサ、２０…終端電圧発生器、２２…符号器、２４…電流源、２６…Ｄ／Ａコンバータ、２８…スイッチ、３０…シュムーコントロール部、３２…適応制御部、３４…スイッチ、４０…差分検出器、４２…比較電圧発生器。

Claims (16)

1. 被試験デバイスから出力される被試験信号であって、その値に応じて電圧レベルが変化する被試験信号を試験する試験装置であって、
   前記被試験信号が入力される入力ピンと、
   前記入力ピンに入力される前記被試験信号の期待値を示す期待値データを発生するパターン発生器と、
   前記期待値データを受け、当該期待値データに応じた電圧レベルを有するしきい値電圧を、前記被試験信号と同期して生成するしきい値電圧発生器と、
   前記被試験信号の電圧レベルをそれと対応する前記しきい値電圧と比較する比較部と、
   を備えることを特徴とする試験装置。
2. 前記しきい値電圧発生器および前記比較部は、ひとつの入力ピンに対して複数設けられることを特徴とする請求項１に記載の試験装置。
3. 共通の入力ピンに割り当てられる複数の前記しきい値電圧発生器は、異なるしきい値電圧を発生し、
   共通の入力ピンに割り当てられる複数の前記比較部は、それぞれが対応する前記しきい値電圧発生器からのしきい値電圧を受け、ウィンドウコンパレータとして動作することを特徴とする請求項２に記載の試験装置。
4. 共通の入力ピンに割り当てられる複数の前記比較部は、時分割的に動作するインタリーブコンパレータとして動作することを特徴とする請求項２に記載の試験装置。
5. 前記しきい値電圧発生器は、カレントモードロジック方式の電圧ドライバであることを特徴とする請求項１から４のいずれかに記載の試験装置。
6. 前記しきい値電圧発生器は、
   終端電圧を生成する終端電圧発生器と、
   その一端に前記終端電圧発生器が発生する終端電圧が印加された抵抗と、
   前記抵抗の他端に接続された複数の電流源と、
   前記期待値データに応じて前記複数の電流源のオン、オフを制御する符号器と、
   を含むことを特徴とする請求項５に記載の試験装置。
7. 前記しきい値電圧発生器は、
   終端電圧を生成する終端電圧発生器と、
   その一端に前記終端電圧発生器が発生する終端電圧が印加された抵抗と、
   前記抵抗の他端に接続された可変電流源と、
   前記期待値データに応じて前記可変電流源を制御する符号器と、
   を含むことを特徴とする請求項５に記載の試験装置。
8. 前記入力ピンを介して、前記被試験デバイスにテスト信号を出力するドライバをさらに備えることを特徴とする請求項１から７のいずれかに記載の試験装置。
9. 前記ドライバは、前記しきい値電圧発生器と共用され、前記テスト信号に加えて、前記しきい値電圧を生成することを特徴とする請求項８に記載の試験装置。
10. 前記しきい値電圧発生器は、設定タイミングにて、前記期待値データに応じた電圧レベルを有するしきい値電圧を生成し、
    前記比較部は、ストローブタイミングにて、前記被試験信号の電圧レベルをそれと対応する前記しきい値電圧と比較し、
    前記設定タイミングと前記ストローブタイミングは同期していることを特徴とする請求項１から９のいずれかに記載の試験装置。
11. 前記比較部は、
    前記被試験信号の電圧レベルをそれと対応する前記しきい値電圧と比較するレベルコンパレータと、
    前記レベルコンパレータの出力を前記ストローブタイミングでラッチするタイミングコンパレータと、
    を含むことを特徴とする請求項１０に記載の試験装置。
12. 前記設定タイミングは、前記ストローブタイミングを利用して生成されることを特徴とする請求項１０または１１に記載の試験装置。
13. 前記ストローブタイミングは、前記設定タイミングを利用して生成されることを特徴とする請求項１０または１１に記載の試験装置。
14. 前記設定タイミングおよび前記ストローブタイミングは、共通の源タイミング信号を利用して生成されることを特徴とする請求項１０または１１に記載の試験装置。
15. 前記設定タイミングおよび前記ストローブタイミングを、共通の源タイミング信号を利用して生成するタイミング発生器をさらに備えることを特徴とする請求項１０または１１に記載の試験装置。
16. 前記タイミング発生器は、前記試験装置が比較動作を行うべきサイクルにおいてアサートされるストローブ信号を前記源タイミング信号として利用することを特徴とする請求項１５に記載の試験装置。

Images