JPH07202863A - Ｃｍｏｓ同時双方向送受信回路 - Google Patents
Ｃｍｏｓ同時双方向送受信回路Info
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- JPH07202863A JPH07202863A JP33768293A JP33768293A JPH07202863A JP H07202863 A JPH07202863 A JP H07202863A JP 33768293 A JP33768293 A JP 33768293A JP 33768293 A JP33768293 A JP 33768293A JP H07202863 A JPH07202863 A JP H07202863A
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Abstract
(57)【要約】
【目的】１本の伝送線路で同時かつ独立な双方向伝送を
ＣＭＯＳ回路で実現することにより、装置の小型化、高
性能化、低価格化を実現する。 【構成】１本の伝送線路によって同時かつ独立に双方向
信号の送受信が可能な同時双方向送受信回路において、
送信回路を、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラ
ンジスタのドレインを共通に抵抗の一端に接続し、抵抗
の他端を伝送線路に接続し、Ｐ型ＭＯＳトランジスタと
Ｎ型ＭＯＳトランジスタのゲートを共通に接続して入力
端子とし、Ｐ型ＭＯＳトランジスタのソースを電源に接
続しＮ型ＭＯＳトランジスタのソースをＧＮＤに接続
し、抵抗とＰ型ＭＯＳトランジスタの導通抵抗との合成
抵抗値と抵抗とＮ型ＭＯＳトランジスタの導通抵抗値と
の合成抵抗値をそれぞれ伝送線路の特性インピーダンス
に一致するように構成する。
ＣＭＯＳ回路で実現することにより、装置の小型化、高
性能化、低価格化を実現する。 【構成】１本の伝送線路によって同時かつ独立に双方向
信号の送受信が可能な同時双方向送受信回路において、
送信回路を、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラ
ンジスタのドレインを共通に抵抗の一端に接続し、抵抗
の他端を伝送線路に接続し、Ｐ型ＭＯＳトランジスタと
Ｎ型ＭＯＳトランジスタのゲートを共通に接続して入力
端子とし、Ｐ型ＭＯＳトランジスタのソースを電源に接
続しＮ型ＭＯＳトランジスタのソースをＧＮＤに接続
し、抵抗とＰ型ＭＯＳトランジスタの導通抵抗との合成
抵抗値と抵抗とＮ型ＭＯＳトランジスタの導通抵抗値と
の合成抵抗値をそれぞれ伝送線路の特性インピーダンス
に一致するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、１本の伝送線路で同時
かつ独立に双方向信号伝送を可能とするＣＭＯＳ同時双
方向送受信回路に関するものであり、情報処理装置に用
いられるＬＳＩ（大規模集積回路）間の信号伝送などに
用いられる。
かつ独立に双方向信号伝送を可能とするＣＭＯＳ同時双
方向送受信回路に関するものであり、情報処理装置に用
いられるＬＳＩ（大規模集積回路）間の信号伝送などに
用いられる。
【０００２】
【従来の技術】従来のこの種の技術の一例が特開昭５８
−１３８１４４号公報に示されている。この公報では、
１本の伝送線路で同時かつ独立の双方向信号伝送をバイ
ポーラトランジスタを用いたＣＭＬ（ｃｕｒｒｅｎｔ
ｍｏｄｅ ｌｏｇｉｃ）回路によって可能とする方式が
報告されている。
−１３８１４４号公報に示されている。この公報では、
１本の伝送線路で同時かつ独立の双方向信号伝送をバイ
ポーラトランジスタを用いたＣＭＬ（ｃｕｒｒｅｎｔ
ｍｏｄｅ ｌｏｇｉｃ）回路によって可能とする方式が
報告されている。
【０００３】
【発明が解決しようとする課題】しかしバイポーラトラ
ンジスタをＬＳＩ化するためには、価格の高いバイポー
ラＬＳＩ製造技術を使う必要があり、装置が高価格にな
ってしまうと言う欠点があった。
ンジスタをＬＳＩ化するためには、価格の高いバイポー
ラＬＳＩ製造技術を使う必要があり、装置が高価格にな
ってしまうと言う欠点があった。
【０００４】
【課題を解決するための手段】本発明の第１のＣＭＯＳ
同時双方向送受信回路は、送信すべき信号の入力電圧と
通信相手の送信回路の入力電圧と関係から伝送線路の電
圧を３つの電圧のうちの１つに駆動する送信回路と、前
記３つの電圧の高い方の２つの電圧間と低い方の２つの
電圧間にそれぞれ設定した基準電圧と伝送線路の電圧と
を比較して伝送線路から受信した信号を再生する第一お
よび第二の受信回路と、前記送信回路の入力電圧によっ
て前記第一および第二の受信回路のどちらかの出力を選
択する選択回路とを有し、１本の伝送線路によって同時
かつ独立に双方向信号の送受信が可能な同時双方向送受
信回路であって、前記送信回路を、Ｐ型ＭＯＳトランジ
スタとＮ型ＭＯＳトランジスタのそれぞれのドレインを
共通に接続して抵抗の一端に接続し、前記抵抗の他端を
伝送線路に接続し、前記Ｐ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタのそれぞれのゲートを共通に接続し
て入力端子とし、Ｐ型ＭＯＳトランジスタのソースを電
源に接続しＮ型ＭＯＳトランジスタのソースを接地電源
に接続し、前記抵抗の抵抗値とＰ型ＭＯＳトランジスタ
の導通状態でのソース・ドレイン間の抵抗値との合成抵
抗値と前記抵抗の抵抗値とＮ型ＭＯＳトランジスタの導
通状態でのソース・ドレイン間の抵抗値との合成抵抗値
がそれぞれ伝送線路の特性インピーダンスに一致するよ
うに構成することを特徴とする。
同時双方向送受信回路は、送信すべき信号の入力電圧と
通信相手の送信回路の入力電圧と関係から伝送線路の電
圧を３つの電圧のうちの１つに駆動する送信回路と、前
記３つの電圧の高い方の２つの電圧間と低い方の２つの
電圧間にそれぞれ設定した基準電圧と伝送線路の電圧と
を比較して伝送線路から受信した信号を再生する第一お
よび第二の受信回路と、前記送信回路の入力電圧によっ
て前記第一および第二の受信回路のどちらかの出力を選
択する選択回路とを有し、１本の伝送線路によって同時
かつ独立に双方向信号の送受信が可能な同時双方向送受
信回路であって、前記送信回路を、Ｐ型ＭＯＳトランジ
スタとＮ型ＭＯＳトランジスタのそれぞれのドレインを
共通に接続して抵抗の一端に接続し、前記抵抗の他端を
伝送線路に接続し、前記Ｐ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタのそれぞれのゲートを共通に接続し
て入力端子とし、Ｐ型ＭＯＳトランジスタのソースを電
源に接続しＮ型ＭＯＳトランジスタのソースを接地電源
に接続し、前記抵抗の抵抗値とＰ型ＭＯＳトランジスタ
の導通状態でのソース・ドレイン間の抵抗値との合成抵
抗値と前記抵抗の抵抗値とＮ型ＭＯＳトランジスタの導
通状態でのソース・ドレイン間の抵抗値との合成抵抗値
がそれぞれ伝送線路の特性インピーダンスに一致するよ
うに構成することを特徴とする。
【０００５】本発明の第２のＣＭＯＳ同時双方向送受信
回路は、前記送信回路を、第一のＮ型ＭＯＳトランジス
タのソースと第二のＮ型ＭＯＳトランジスタのドレイン
を共通に接続して抵抗の一端に接続し、前記抵抗の他端
を伝送線路に接続し、前記第二のＮ型ＭＯＳトランジス
タのゲートを入力端子とし、前記第一のＮ型ＭＯＳトラ
ンジスタのゲートに前記入力端子に入力される入力電圧
の逆相を入力し、前記第一のＮ型ＭＯＳトランジスタの
ドレインを電源に接続し第二のＮ型ＭＯＳトランジスタ
のソースを接地電源に接続し、前記抵抗の抵抗値と第一
のＮ型ＭＯＳトランジスタの導通状態でのソース・ドレ
イン間の抵抗値との合成抵抗値と前記抵抗の抵抗値と第
二のＮ型ＭＯＳトランジスタの導通状態でのソース・ド
レイン間の抵抗値との合成抵抗値がそれぞれ伝送線路の
特性インピーダンスに一致するように構成することを特
徴とする。
回路は、前記送信回路を、第一のＮ型ＭＯＳトランジス
タのソースと第二のＮ型ＭＯＳトランジスタのドレイン
を共通に接続して抵抗の一端に接続し、前記抵抗の他端
を伝送線路に接続し、前記第二のＮ型ＭＯＳトランジス
タのゲートを入力端子とし、前記第一のＮ型ＭＯＳトラ
ンジスタのゲートに前記入力端子に入力される入力電圧
の逆相を入力し、前記第一のＮ型ＭＯＳトランジスタの
ドレインを電源に接続し第二のＮ型ＭＯＳトランジスタ
のソースを接地電源に接続し、前記抵抗の抵抗値と第一
のＮ型ＭＯＳトランジスタの導通状態でのソース・ドレ
イン間の抵抗値との合成抵抗値と前記抵抗の抵抗値と第
二のＮ型ＭＯＳトランジスタの導通状態でのソース・ド
レイン間の抵抗値との合成抵抗値がそれぞれ伝送線路の
特性インピーダンスに一致するように構成することを特
徴とする。
【０００６】本発明の第３のＣＭＯＳ同時双方向送受信
回路は、前記送信回路を、Ｐ型ＭＯＳトランジスタとＮ
型ＭＯＳトランジスタのそれぞれのドレインを共通に接
続して伝送線路に接続し、前記Ｐ型ＭＯＳトランジスタ
とＮ型ＭＯＳトランジスタのそれぞれのゲートを共通に
接続して入力端子とし、Ｐ型ＭＯＳトランジスタのソー
スを電源に接続しＮ型ＭＯＳトランジスタのソースを接
地電源に接続し、前記Ｐ型ＭＯＳトランジスタの導通状
態でのソース・ドレイン間の抵抗値と前記Ｎ型ＭＯＳト
ランジスタの導通状態でのソース・ドレイン間の抵抗値
がそれぞれ伝送線路の特性インピーダンスに一致するよ
うに構成することを特徴とする。
回路は、前記送信回路を、Ｐ型ＭＯＳトランジスタとＮ
型ＭＯＳトランジスタのそれぞれのドレインを共通に接
続して伝送線路に接続し、前記Ｐ型ＭＯＳトランジスタ
とＮ型ＭＯＳトランジスタのそれぞれのゲートを共通に
接続して入力端子とし、Ｐ型ＭＯＳトランジスタのソー
スを電源に接続しＮ型ＭＯＳトランジスタのソースを接
地電源に接続し、前記Ｐ型ＭＯＳトランジスタの導通状
態でのソース・ドレイン間の抵抗値と前記Ｎ型ＭＯＳト
ランジスタの導通状態でのソース・ドレイン間の抵抗値
がそれぞれ伝送線路の特性インピーダンスに一致するよ
うに構成することを特徴とする。
【０００７】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【０００８】図１を参照すると、本発明の適用されるシ
ステムは、本発明の一実施例である２つのＣＭＯＳ同時
双方向送受信回路１および１′とこれらの回路１および
１′を接続する伝送線路９とを含む。
ステムは、本発明の一実施例である２つのＣＭＯＳ同時
双方向送受信回路１および１′とこれらの回路１および
１′を接続する伝送線路９とを含む。
【０００９】図１および図３を参照すると、本発明の送
受信回路１は、送信すべき信号を入力する入力端子７、
この入力端子７から入力される信号の電圧と通信相手の
同じ構成の送信回路２の入力電圧との関係から伝送線路
９の電圧を表１に示す３つのうち１つの電圧に駆動する
送信回路２、この送信回路２を介して与えられる３つの
電圧のうち低い方の２つの電圧の間に設定された第一の
基準電圧ＶＲ１と入力される電圧とを比較し受信信号を
再生する第一の受信回路３、上述の３つの電圧のうち高
い方の２つの電圧の間に設定された第二の基準電圧ＶＲ
２と入力される電圧とを比較し受信信号を再生する第二
の受信回路４、送信回路２への入力端子７からの入力電
圧により第一の受信回路３の出力と第二の受信回路４の
出力とのどちらか一方を選択する選択回路５、およびこ
の選択回路５で選択された信号を出力する出力端子８を
含む。ＣＭＯＳ同時双方向送受信回路１が伝送線路９の
両端に接続されている。送信すべき信号は入力端子７に
入力され、送信回路２から端子６をへて伝送線路９に送
信される。伝送線路９から受信した信号は、端子６をへ
て第一の受信回路３と第二の受信回路４で再生され、入
力端子７に入力されている入力電圧によって第一の受信
回路３と第二の受信回路４のどちらかの出力が選択回路
５で選択され、出力端子８から出力される。表１は、図
１のＡ端側のＣＭＯＳ同時双方向送受信回路とＢ端側の
ＣＭＯＳ同時双方向送受信回路１′のそれぞれの入力端
子７および７′と出力端子８および８′の電圧と伝送線
路９の電圧の関係を示したものである。伝送線路９の電
圧は、電圧の高いほうから電源電圧ＶＴＴ、１／２ＶＴ
Ｔ、接地電源ＧＮＤとなっている。またＡ端側の送信回
路２の入力端子７に入力された電圧がＢ端側の出力端子
８′に受信され、同時にＢ端側の送信回路２′の入力端
子７′に入力された電圧がＡ端側の出力端子８に受信さ
れている。表１でＨは２値論理回路の２つの電圧レベル
のうち高い方を表し、Ｌは低い方を表している。
受信回路１は、送信すべき信号を入力する入力端子７、
この入力端子７から入力される信号の電圧と通信相手の
同じ構成の送信回路２の入力電圧との関係から伝送線路
９の電圧を表１に示す３つのうち１つの電圧に駆動する
送信回路２、この送信回路２を介して与えられる３つの
電圧のうち低い方の２つの電圧の間に設定された第一の
基準電圧ＶＲ１と入力される電圧とを比較し受信信号を
再生する第一の受信回路３、上述の３つの電圧のうち高
い方の２つの電圧の間に設定された第二の基準電圧ＶＲ
２と入力される電圧とを比較し受信信号を再生する第二
の受信回路４、送信回路２への入力端子７からの入力電
圧により第一の受信回路３の出力と第二の受信回路４の
出力とのどちらか一方を選択する選択回路５、およびこ
の選択回路５で選択された信号を出力する出力端子８を
含む。ＣＭＯＳ同時双方向送受信回路１が伝送線路９の
両端に接続されている。送信すべき信号は入力端子７に
入力され、送信回路２から端子６をへて伝送線路９に送
信される。伝送線路９から受信した信号は、端子６をへ
て第一の受信回路３と第二の受信回路４で再生され、入
力端子７に入力されている入力電圧によって第一の受信
回路３と第二の受信回路４のどちらかの出力が選択回路
５で選択され、出力端子８から出力される。表１は、図
１のＡ端側のＣＭＯＳ同時双方向送受信回路とＢ端側の
ＣＭＯＳ同時双方向送受信回路１′のそれぞれの入力端
子７および７′と出力端子８および８′の電圧と伝送線
路９の電圧の関係を示したものである。伝送線路９の電
圧は、電圧の高いほうから電源電圧ＶＴＴ、１／２ＶＴ
Ｔ、接地電源ＧＮＤとなっている。またＡ端側の送信回
路２の入力端子７に入力された電圧がＢ端側の出力端子
８′に受信され、同時にＢ端側の送信回路２′の入力端
子７′に入力された電圧がＡ端側の出力端子８に受信さ
れている。表１でＨは２値論理回路の２つの電圧レベル
のうち高い方を表し、Ｌは低い方を表している。
【００１０】
【表１】
【００１１】次に、本発明の第１の実施例について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１２】図２および図４を参照すると、本発明の第
１の実施例は２値Ｈ又はＬの入力信号を入力する入力端
子７；この入力端子７からの電圧をゲート電極に与える
Ｐ型ＭＯＳトランジスタ２１、同じ電圧をゲート電極に
与えるＮ型ＭＯＳトランジスタ２２、およびこのＮ型Ｍ
ＯＳトランジスタ２２のソース電極に接続された抵抗２
３からなる第１の例である送信回路２；伝送線路（図１
の９）および送信回路２からの信号を入力する入力端子
４１、この入力端子４１からの入力電圧を受けるゲート
電極と電源電圧ＶＤＤを受けるソース電極とを有するＰ
型ＭＯＳトランジスタ４３１、このトランジスタ４３１
のドレイン電極に接続されたソース電極と入力端子４１
からの入力電圧を受けるゲート電極とを有するＰ型ＭＯ
Ｓトランジスタ４３２、第一の基準電圧ＶＲ１を受ける
ゲート電極を有するＰ型ＭＯＳトランジスタ４３３、お
よびともにドレイン電極を接地されたＮ型ＭＯＳトラン
ジスタ４４、Ｎ型ＭＯＳトランジスタのソース電極およ
びＰ型ＭＯＳトランジスタ４３２のドレイン電極に接続
されたインバータ４５１、このインバータ４５１に接続
されたインバータ４５２およびこのインバータ４５２に
接続された出力端子４２からなる第一の受信回路３、こ
の第一の受信回路３と同じ構成でＰ型ＭＯＳトランジス
タ４３３のゲート電極に第二の基準電圧ＶＲ２を受ける
第二の受信回路４、入力端子７からの信号と第一の受信
回路、からの信号とを入力する第一のナンドゲート２５
１、この入力端子７からの信号を反転するインバータ２
４、このインバータ２４の出力と第二の受信回路４から
の信号とを入力する第二のナンドゲート２５２、および
これらナンドゲート２５１および２５２の出力を入力す
る第三のナンドゲート２５３からなる選択回路５および
この選択回路５の第三のナンドゲート２５３の出力を入
力し出力する出力端子８を含む。
１の実施例は２値Ｈ又はＬの入力信号を入力する入力端
子７；この入力端子７からの電圧をゲート電極に与える
Ｐ型ＭＯＳトランジスタ２１、同じ電圧をゲート電極に
与えるＮ型ＭＯＳトランジスタ２２、およびこのＮ型Ｍ
ＯＳトランジスタ２２のソース電極に接続された抵抗２
３からなる第１の例である送信回路２；伝送線路（図１
の９）および送信回路２からの信号を入力する入力端子
４１、この入力端子４１からの入力電圧を受けるゲート
電極と電源電圧ＶＤＤを受けるソース電極とを有するＰ
型ＭＯＳトランジスタ４３１、このトランジスタ４３１
のドレイン電極に接続されたソース電極と入力端子４１
からの入力電圧を受けるゲート電極とを有するＰ型ＭＯ
Ｓトランジスタ４３２、第一の基準電圧ＶＲ１を受ける
ゲート電極を有するＰ型ＭＯＳトランジスタ４３３、お
よびともにドレイン電極を接地されたＮ型ＭＯＳトラン
ジスタ４４、Ｎ型ＭＯＳトランジスタのソース電極およ
びＰ型ＭＯＳトランジスタ４３２のドレイン電極に接続
されたインバータ４５１、このインバータ４５１に接続
されたインバータ４５２およびこのインバータ４５２に
接続された出力端子４２からなる第一の受信回路３、こ
の第一の受信回路３と同じ構成でＰ型ＭＯＳトランジス
タ４３３のゲート電極に第二の基準電圧ＶＲ２を受ける
第二の受信回路４、入力端子７からの信号と第一の受信
回路、からの信号とを入力する第一のナンドゲート２５
１、この入力端子７からの信号を反転するインバータ２
４、このインバータ２４の出力と第二の受信回路４から
の信号とを入力する第二のナンドゲート２５２、および
これらナンドゲート２５１および２５２の出力を入力す
る第三のナンドゲート２５３からなる選択回路５および
この選択回路５の第三のナンドゲート２５３の出力を入
力し出力する出力端子８を含む。
【００１３】次に本発明の第一の実施例の動作を詳細に
説明する。
説明する。
【００１４】図２を参照すると、入力端子７の入力信号
電圧がＨの時は、送信回路２のＮ型ＭＯＳトランジスタ
２２が導通状態、Ｐ型ＭＯＳトランジスタ２１が遮断状
態となり端子６を接地（ＧＮＤ）レベルに駆動しようと
する。ここでＮ型ＭＯＳトランジスタ２２の導通状態で
オソース・ドレイン間の抵抗値と抵抗２３の抵抗値との
合計が出力端子６に接続される伝送線路の特性インピー
ダンスに一致するように構成してある。また入力端子７
の入力電圧がＬの時は、送信回路２のＰ型ＭＯＳトラン
ジスタ２１が導通状態、Ｎ型ＭＯＳトランジスタ２２が
遮断状態となり端子６を電源電圧ＶＴＴレベルに駆動し
ようとする。ここでＰ型ＭＯＳトランジスタ２１の導通
状態でのソース・ドレイン間の抵抗値と抵抗２３の抵抗
値との合計が端子６に接続される伝送線路の特性インピ
ーダンスに一致するように構成してある。このＭＯＳト
ランジスタの導通抵抗と抵抗の抵抗値の合計が送信回路
の出力抵抗値となる。
電圧がＨの時は、送信回路２のＮ型ＭＯＳトランジスタ
２２が導通状態、Ｐ型ＭＯＳトランジスタ２１が遮断状
態となり端子６を接地（ＧＮＤ）レベルに駆動しようと
する。ここでＮ型ＭＯＳトランジスタ２２の導通状態で
オソース・ドレイン間の抵抗値と抵抗２３の抵抗値との
合計が出力端子６に接続される伝送線路の特性インピー
ダンスに一致するように構成してある。また入力端子７
の入力電圧がＬの時は、送信回路２のＰ型ＭＯＳトラン
ジスタ２１が導通状態、Ｎ型ＭＯＳトランジスタ２２が
遮断状態となり端子６を電源電圧ＶＴＴレベルに駆動し
ようとする。ここでＰ型ＭＯＳトランジスタ２１の導通
状態でのソース・ドレイン間の抵抗値と抵抗２３の抵抗
値との合計が端子６に接続される伝送線路の特性インピ
ーダンスに一致するように構成してある。このＭＯＳト
ランジスタの導通抵抗と抵抗の抵抗値の合計が送信回路
の出力抵抗値となる。
【００１５】伝送線路の電圧レベルは、伝送線路の両端
に接続されるそれぞれのＣＭＯＳ同時双方向送受信回路
１の端子６の駆動電圧が共にＶＴＴの場合伝送線路の電
圧レベルは電源電圧（ＶＴＴ）レベルとなり、片側が電
源電圧（ＶＴＴ）レベルでその相手側が接地（ＧＮＤ）
レベルの場合は１／２ＶＴＴ、共に接地（ＧＮＤ）レベ
ルの場合は接地（ＧＮＤ）レベルの３つの電圧になる。
これは前述したように、伝送線路の両端に接続されたそ
れぞれの送信回路の出力抵抗を等しくなるようにしてい
るためである。また同時に、この出力抵抗が伝送線路の
特性インピーダンスに等しくなるように構成して、イン
ピーダンスの不整合による信号の反射を抑え、反射によ
るノイズの発生を防いでいる。ただし実際には、製造ば
らつきなどによって、送信回路２の出力抵抗を伝送線路
９の特性インピーダンスに完全に一致させることは困難
である。そのため送信回路２の出力抵抗を伝送線路９の
特性インピーダンスのある範囲内に一致するように構成
する。たとえば相手側からの反射によるノイズを信号電
圧の±１０％以内にするには送信回路２の出力抵抗値が
伝送線路９の特性インピーダンスの±１８％に入るよう
に構成すればよい。またＭＯＳトランジスタの導通抵抗
の抵抗値と抵抗の抵抗値の合計が送信回路２の出力抵抗
値となる。しかし、その配分は製造ばらつきの小さい方
の配分を大きくすることで出力抵抗の製造ばらつきを小
さくすることができる。Ｐ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタの導通状態でのソース・ドレイン間
の抵抗値は、ＭＯＳトランジスタの物理的な寸法によっ
て所望の抵抗値にすることができる。
に接続されるそれぞれのＣＭＯＳ同時双方向送受信回路
１の端子６の駆動電圧が共にＶＴＴの場合伝送線路の電
圧レベルは電源電圧（ＶＴＴ）レベルとなり、片側が電
源電圧（ＶＴＴ）レベルでその相手側が接地（ＧＮＤ）
レベルの場合は１／２ＶＴＴ、共に接地（ＧＮＤ）レベ
ルの場合は接地（ＧＮＤ）レベルの３つの電圧になる。
これは前述したように、伝送線路の両端に接続されたそ
れぞれの送信回路の出力抵抗を等しくなるようにしてい
るためである。また同時に、この出力抵抗が伝送線路の
特性インピーダンスに等しくなるように構成して、イン
ピーダンスの不整合による信号の反射を抑え、反射によ
るノイズの発生を防いでいる。ただし実際には、製造ば
らつきなどによって、送信回路２の出力抵抗を伝送線路
９の特性インピーダンスに完全に一致させることは困難
である。そのため送信回路２の出力抵抗を伝送線路９の
特性インピーダンスのある範囲内に一致するように構成
する。たとえば相手側からの反射によるノイズを信号電
圧の±１０％以内にするには送信回路２の出力抵抗値が
伝送線路９の特性インピーダンスの±１８％に入るよう
に構成すればよい。またＭＯＳトランジスタの導通抵抗
の抵抗値と抵抗の抵抗値の合計が送信回路２の出力抵抗
値となる。しかし、その配分は製造ばらつきの小さい方
の配分を大きくすることで出力抵抗の製造ばらつきを小
さくすることができる。Ｐ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタの導通状態でのソース・ドレイン間
の抵抗値は、ＭＯＳトランジスタの物理的な寸法によっ
て所望の抵抗値にすることができる。
【００１６】伝送線路９からの信号は第一の受信回路３
と第二の受信回路４で再生される。受信回路は、電圧比
較器であり入力電圧が基準電圧より高いとＬを出力し、
入力電圧が基準電圧より低いとＨを出力するように構成
される。この受信回路の詳細な回路例が図４に示され
る。４１は伝送線路からの信号を受信する電圧比較器の
入力端子である。４２は伝送線路からの信号を再生して
出力する出力端子である。第一の受信回路３と第二の受
信回路４に印加する基準電圧は、伝送線路の電圧レベル
のうち高い方の２つの中間の電圧をＶＲ２とし、低い方
の２つの中間の電圧をＶＲ１としたとき、第一の受信回
路３にＶＲ１を第二の受信回路４にＶＲ２をそれぞれ基
準電圧として印加する。この基準電圧が図３に示され
る。
と第二の受信回路４で再生される。受信回路は、電圧比
較器であり入力電圧が基準電圧より高いとＬを出力し、
入力電圧が基準電圧より低いとＨを出力するように構成
される。この受信回路の詳細な回路例が図４に示され
る。４１は伝送線路からの信号を受信する電圧比較器の
入力端子である。４２は伝送線路からの信号を再生して
出力する出力端子である。第一の受信回路３と第二の受
信回路４に印加する基準電圧は、伝送線路の電圧レベル
のうち高い方の２つの中間の電圧をＶＲ２とし、低い方
の２つの中間の電圧をＶＲ１としたとき、第一の受信回
路３にＶＲ１を第二の受信回路４にＶＲ２をそれぞれ基
準電圧として印加する。この基準電圧が図３に示され
る。
【００１７】図２を参照すると、たとえばこちら側のＣ
ＭＯＳ同時双方向送受信回路１の入力端子７にＨが印加
されていると、送信回路２は伝送線路をＧＮＤレベルに
駆動しようとする。このとき選択回路５は第一の受信回
路３からの再生信号を選択している。ここで相手側のＣ
ＭＯＳ同時双方向送受信回路１の入力端子７の入力がＨ
ならば、相手側の送信回路は伝送線路をＧＮＤに駆動し
ようとするため伝送線路の電圧は接地電圧（ＧＮＤ）レ
ベルになる。このとき、こちら側の第一の受信回路３は
受信信号の電圧が第一の基準電圧（ＶＲ１）より低い電
圧のためＨを出力し選択回路５で選択されて出力端子８
にはレベルＨの受信信号が出力される。次に、相手側の
ＣＭＯＳ同時双方向送受信回路１′の入力端子７′の入
力のレベルがＬならば、相手側の送信回路は伝送線路を
電源電圧（ＶＴＴ）に駆動しようとするため伝送線路の
電圧は１／２ＶＴＴになる。すると、こちら側の第一の
受信回路３は受信信号が第一の基準電圧ＶＲ１より高い
電圧のためレベルＬを出力し選択回路５で選択されて出
力端子８にレベルＬの受信信号が出力される。
ＭＯＳ同時双方向送受信回路１の入力端子７にＨが印加
されていると、送信回路２は伝送線路をＧＮＤレベルに
駆動しようとする。このとき選択回路５は第一の受信回
路３からの再生信号を選択している。ここで相手側のＣ
ＭＯＳ同時双方向送受信回路１の入力端子７の入力がＨ
ならば、相手側の送信回路は伝送線路をＧＮＤに駆動し
ようとするため伝送線路の電圧は接地電圧（ＧＮＤ）レ
ベルになる。このとき、こちら側の第一の受信回路３は
受信信号の電圧が第一の基準電圧（ＶＲ１）より低い電
圧のためＨを出力し選択回路５で選択されて出力端子８
にはレベルＨの受信信号が出力される。次に、相手側の
ＣＭＯＳ同時双方向送受信回路１′の入力端子７′の入
力のレベルがＬならば、相手側の送信回路は伝送線路を
電源電圧（ＶＴＴ）に駆動しようとするため伝送線路の
電圧は１／２ＶＴＴになる。すると、こちら側の第一の
受信回路３は受信信号が第一の基準電圧ＶＲ１より高い
電圧のためレベルＬを出力し選択回路５で選択されて出
力端子８にレベルＬの受信信号が出力される。
【００１８】同様にしてこちら側のＣＭＯＳ同時双方向
送受信回路１の入力端子７にレベルＬの電圧が印加され
ていると、送信回路２は伝送線路をＶＴＴレベルに駆動
されようとする。このとき選択回路５は第二の受信回路
４からの再生信号を選択している。ここで相手側のＣＭ
ＯＳ同時双方向送受信回路１′の入力端子７′の入力が
レベルＨならば、相手側の送信回路２′は伝送線路９を
接地電圧（ＧＮＤ）に駆動しようとするため伝送線路の
電圧は１／２ＶＴＴとなる。すると、こちら側の第二の
受信回路４は受信信号が第二の基準電圧ＶＲ２より低い
電圧のためレベルＨを出力し選択回路５で選択されて出
力端子８にはレベルＨの受信信号が出力される。次に、
相手側のＣＭＯＳ同時双方向送受信回路１の入力端子７
の入力がレベルＬならば、相手側の送信回路２′は伝送
線路９を電源電圧（ＶＴＴ）に駆動しようとするため伝
送線路９の電圧は電源電圧（ＶＴＴ）レベルになる。す
ると、こちら側の第二の受信回路４は受信信号が第二の
基準電圧ＶＲ２より高い電圧のためレベルＬを出力し選
択回路５で選択されて出力端子８にレベルＬの受信信号
が出力される。
送受信回路１の入力端子７にレベルＬの電圧が印加され
ていると、送信回路２は伝送線路をＶＴＴレベルに駆動
されようとする。このとき選択回路５は第二の受信回路
４からの再生信号を選択している。ここで相手側のＣＭ
ＯＳ同時双方向送受信回路１′の入力端子７′の入力が
レベルＨならば、相手側の送信回路２′は伝送線路９を
接地電圧（ＧＮＤ）に駆動しようとするため伝送線路の
電圧は１／２ＶＴＴとなる。すると、こちら側の第二の
受信回路４は受信信号が第二の基準電圧ＶＲ２より低い
電圧のためレベルＨを出力し選択回路５で選択されて出
力端子８にはレベルＨの受信信号が出力される。次に、
相手側のＣＭＯＳ同時双方向送受信回路１の入力端子７
の入力がレベルＬならば、相手側の送信回路２′は伝送
線路９を電源電圧（ＶＴＴ）に駆動しようとするため伝
送線路９の電圧は電源電圧（ＶＴＴ）レベルになる。す
ると、こちら側の第二の受信回路４は受信信号が第二の
基準電圧ＶＲ２より高い電圧のためレベルＬを出力し選
択回路５で選択されて出力端子８にレベルＬの受信信号
が出力される。
【００１９】同時に相手側の受信回路３′および４′
も、同様にしてこちら側の送信信号を受信している。こ
のようにしてＣＭＯＳ回路によって、同時かつ独立に双
方向送受信を実現している。
も、同様にしてこちら側の送信信号を受信している。こ
のようにしてＣＭＯＳ回路によって、同時かつ独立に双
方向送受信を実現している。
【００２０】図２の送信回路２の抵抗２３としては、Ｃ
ＭＯＳ ＬＳＩ製造技術ではＭＯＳトランジスタのソー
ス、ドレインを形成する際の拡散層や、ゲートを形成す
る際のポリシリコン層を使用することができる。またＭ
ＯＳトランジスタ自身のソース・ドレイン間導通抵抗も
使用することができる。またその他の抵抗として動作す
るものであれば使用することができる。
ＭＯＳ ＬＳＩ製造技術ではＭＯＳトランジスタのソー
ス、ドレインを形成する際の拡散層や、ゲートを形成す
る際のポリシリコン層を使用することができる。またＭ
ＯＳトランジスタ自身のソース・ドレイン間導通抵抗も
使用することができる。またその他の抵抗として動作す
るものであれば使用することができる。
【００２１】次に、図１に示される送信回路の第二の例
について図５を参照して詳細に説明する。
について図５を参照して詳細に説明する。
【００２２】図５を参照すると、送信回路２の第２の例
の特徴に、第１の例と比較して入力端子５５から与えら
れる信号を反転するインバータ５３を第２のＮ型ＭＯＳ
トランジスタ５２のゲート電極に与えることにある。な
お、入力端子５５から与えられる信号をそのままゲート
電極に受ける第１のＮ型ＭＯＳトランジスタ５１、抵抗
５６、入力端子５５および出力端子５４は図２に示され
た第１の例と同じである。
の特徴に、第１の例と比較して入力端子５５から与えら
れる信号を反転するインバータ５３を第２のＮ型ＭＯＳ
トランジスタ５２のゲート電極に与えることにある。な
お、入力端子５５から与えられる信号をそのままゲート
電極に受ける第１のＮ型ＭＯＳトランジスタ５１、抵抗
５６、入力端子５５および出力端子５４は図２に示され
た第１の例と同じである。
【００２３】次に図５に示される送信回路の第２の例を
図１に示されるＣＭＯＳ同時双方向送受信回路１に組込
んだ場合の動作について詳細に説明する。
図１に示されるＣＭＯＳ同時双方向送受信回路１に組込
んだ場合の動作について詳細に説明する。
【００２４】入力端子７の入力電圧レベルＨの時は、送
信回路２の第一のＮ型ＭＯＳトランジスタ５１が導通状
態となり、入力端子７の入力信号をインバータ５３で反
転した信号が印加されている第二のＮ型ＭＯＳトランジ
スタ５２が遮断状態となり端子６を接地（ＧＮＤ）レベ
ルに駆動しようとする。ここで第一のＮ型ＭＯＳトラン
ジスタ５１の導通状態でのソース・ドレイン間の抵抗値
と抵抗５６の抵抗値との合計が端子６に接続される伝送
線路の特性インピーダンスに一致するように構成され
る。また入力端子７の入力電圧レベルＬの時は、逆に送
信回路の第二のＮ型ＭＯＳトランジスタ５２が導通状
態、第一のＮ型ＭＯＳトランジスタ５１が遮断状態とな
り端子６を電源電圧（ＶＴＴ）レベルに駆動しようとす
る。ここで第二のＮ型ＭＯＳトランジスタ５２の導通状
態でのソース・ドレイン間の抵抗値と抵抗５６の抵抗値
との合計が端子６に接続される伝送線路の特性インピー
ダンスに一致するように構成される。このＭＯＳトラン
ジスタの導通抵抗と抵抗の抵抗値の合計が送信回路の出
力抵抗値となる。このようにＣＭＯＳ同時双方向送受信
回路の送信回路は、２つのＮ型ＭＯＳトランジスタでも
構成することができる。他の動作は、図２に示されるＣ
ＭＯＳ同時双方向送受信回路１の場合の動作と同じであ
る。
信回路２の第一のＮ型ＭＯＳトランジスタ５１が導通状
態となり、入力端子７の入力信号をインバータ５３で反
転した信号が印加されている第二のＮ型ＭＯＳトランジ
スタ５２が遮断状態となり端子６を接地（ＧＮＤ）レベ
ルに駆動しようとする。ここで第一のＮ型ＭＯＳトラン
ジスタ５１の導通状態でのソース・ドレイン間の抵抗値
と抵抗５６の抵抗値との合計が端子６に接続される伝送
線路の特性インピーダンスに一致するように構成され
る。また入力端子７の入力電圧レベルＬの時は、逆に送
信回路の第二のＮ型ＭＯＳトランジスタ５２が導通状
態、第一のＮ型ＭＯＳトランジスタ５１が遮断状態とな
り端子６を電源電圧（ＶＴＴ）レベルに駆動しようとす
る。ここで第二のＮ型ＭＯＳトランジスタ５２の導通状
態でのソース・ドレイン間の抵抗値と抵抗５６の抵抗値
との合計が端子６に接続される伝送線路の特性インピー
ダンスに一致するように構成される。このＭＯＳトラン
ジスタの導通抵抗と抵抗の抵抗値の合計が送信回路の出
力抵抗値となる。このようにＣＭＯＳ同時双方向送受信
回路の送信回路は、２つのＮ型ＭＯＳトランジスタでも
構成することができる。他の動作は、図２に示されるＣ
ＭＯＳ同時双方向送受信回路１の場合の動作と同じであ
る。
【００２５】次に、図１に示された送信回路２の第三の
例について図６を参照して詳細に説明する。
例について図６を参照して詳細に説明する。
【００２６】図６を参照すると、送信回路３の第３の例
は、入力端子６４、この入力端子６４からの信号を受け
るゲート電極と電源電圧ＶＴＴを受けるソース電極を有
すＰ型ＭＯＳトランジスタ６１、入力端子６４からの信
号を受けるゲート電極を有するＮ型ＭＯＳトランジスタ
６２、およびトランジスタ６１のドレイン電極とトラン
ジスタ６２のソース電極に接続された出力端子６３を含
む。
は、入力端子６４、この入力端子６４からの信号を受け
るゲート電極と電源電圧ＶＴＴを受けるソース電極を有
すＰ型ＭＯＳトランジスタ６１、入力端子６４からの信
号を受けるゲート電極を有するＮ型ＭＯＳトランジスタ
６２、およびトランジスタ６１のドレイン電極とトラン
ジスタ６２のソース電極に接続された出力端子６３を含
む。
【００２７】図６に示される送信回路の第３の例を組込
んだ図１に示されるＣＭＯＳ同時双方向送受信回路１の
動作について図面を参照して詳細に説明する。
んだ図１に示されるＣＭＯＳ同時双方向送受信回路１の
動作について図面を参照して詳細に説明する。
【００２８】入力端子７の入力信号電圧がレベルＨの時
は、送信回路のＮ型ＭＯＳトランジスタ６２が導通状
態、Ｐ型ＭＯＳトランジスタ６１が遮断状態となり端子
６を接地（ＧＮＤ）レベルに駆動しようとする。ここで
Ｎ型ＭＯＳトランジスタ６２の導通状態でのソース・ド
レイン間の抵抗値が端子６に接続される伝送線路の特性
インピーダンスに一致するように構成してある。また入
力端子７の入力電圧がレベルＬの時は、送信回路のＰ型
ＭＯＳトランジスタ６１が導通状態、Ｎ型ＭＯＳトラン
ジスタ６２が遮断状態となり６を電源電圧（ＶＴＴ）レ
ベルに駆動されようとする。ここでＰ型ＭＯＳトランジ
スタ６１の導通状態でのソース・ドレイン間が端子６に
接続される伝送線路の特性インピーダンスに一致するよ
うに構成される。このＭＯＳトランジスタの導通抵抗が
送信回路の出力抵抗値となる。このようにＣＭＯＳ同時
双方向送受信回路の送信回路は、抵抗を使用せずに構成
することができる。他の動作は、図２のＣＭＯＳ同時双
方向送受信回路の場合の動作と同じである。
は、送信回路のＮ型ＭＯＳトランジスタ６２が導通状
態、Ｐ型ＭＯＳトランジスタ６１が遮断状態となり端子
６を接地（ＧＮＤ）レベルに駆動しようとする。ここで
Ｎ型ＭＯＳトランジスタ６２の導通状態でのソース・ド
レイン間の抵抗値が端子６に接続される伝送線路の特性
インピーダンスに一致するように構成してある。また入
力端子７の入力電圧がレベルＬの時は、送信回路のＰ型
ＭＯＳトランジスタ６１が導通状態、Ｎ型ＭＯＳトラン
ジスタ６２が遮断状態となり６を電源電圧（ＶＴＴ）レ
ベルに駆動されようとする。ここでＰ型ＭＯＳトランジ
スタ６１の導通状態でのソース・ドレイン間が端子６に
接続される伝送線路の特性インピーダンスに一致するよ
うに構成される。このＭＯＳトランジスタの導通抵抗が
送信回路の出力抵抗値となる。このようにＣＭＯＳ同時
双方向送受信回路の送信回路は、抵抗を使用せずに構成
することができる。他の動作は、図２のＣＭＯＳ同時双
方向送受信回路の場合の動作と同じである。
【００２９】なお、上記の一実施例では基準電圧を伝送
線路上の３つの電圧レベルのうち高い方の２つの中間電
圧と低い方の２つの中間電圧に設定したが、基準電圧は
一実施例のように電圧を限定する必要はなく、伝送線路
上の３つの電圧を識別できる電圧であれば他の基準電圧
を用いることもできる。
線路上の３つの電圧レベルのうち高い方の２つの中間電
圧と低い方の２つの中間電圧に設定したが、基準電圧は
一実施例のように電圧を限定する必要はなく、伝送線路
上の３つの電圧を識別できる電圧であれば他の基準電圧
を用いることもできる。
【００３０】
【発明の効果】以上説明したように、本発明はＣＭＯＳ
回路によって、１本の伝送線路で同時かつ独立に双方向
信号伝送が可能なＣＭＯＳ同時双方向送受信回路を実現
したので、より小型で、高性能な装置の製造が可能とな
るという効果を有する。
回路によって、１本の伝送線路で同時かつ独立に双方向
信号伝送が可能なＣＭＯＳ同時双方向送受信回路を実現
したので、より小型で、高性能な装置の製造が可能とな
るという効果を有する。
【図１】本発明の適用されるシステムを示す図。
【図２】本発明の一実施例を示す図。
【図３】本発明の一実施例における受信回路の基準電圧
を示す図。
を示す図。
【図４】本発明の一実施例における受信回路の詳細な回
路を示す図。
路を示す図。
【図５】本発明の一実施例における送信回路の第二の例
の回路を示す図。
の回路を示す図。
【図６】本発明の一実施例における送信回路の第三の例
の回路を示す図。
の回路を示す図。
１ ＣＭＯＳ同時双方向送受信回路 ２，７２，８２ 送信回路 ３ 第一の受信回路 ４ 第二の受信回路 ５ 選択回路 ６ 端子 ７ 入力端子 ８ 出力端子 ９，７１，８１ 伝送線路 ２１，４３，６１ Ｐ型ＭＯＳトランジスタ ２２，４４，５１，５２，６２ Ｎ型ＭＯＳトランジ
スタ ２３，５６ 抵抗 ２４，４５，５３ インバータ ２５ ＮＡＮＤゲート ４１ 受信回路の入力端子 ４２ 受信回路の出力端子 ５５，６４ 送信回路の入力端子 ５４，６３ 送信回路の出力端子 ７３，８３ 受信回路
スタ ２３，５６ 抵抗 ２４，４５，５３ インバータ ２５ ＮＡＮＤゲート ４１ 受信回路の入力端子 ４２ 受信回路の出力端子 ５５，６４ 送信回路の入力端子 ５４，６３ 送信回路の出力端子 ７３，８３ 受信回路
Claims (4)
- 【請求項１】 送信すべき信号の入力電圧と通信相手の
送信回路の入力電圧と関係から伝送線路の電圧を３つの
電圧のうちの１つに駆動する送信回路と、前記３つの電
圧の高い方の２つの電圧間と低い方の２つの電圧間にそ
れぞれ設定した基準電圧と伝送線路の電圧とを比較して
伝送線路から受信した信号を再生する第一および第二の
受信回路と、前記送信回路の入力電圧によって前記第一
および第二の受信回路のどちらかの出力を選択する選択
回路とを有し、１本の伝送線路によって同時かつ独立に
双方向信号の送受信が可能な同時双方向送受信回路であ
って、 前記送信回路を、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタのそれぞれのドレインを共通に接続して抵
抗の一端に接続し、前記抵抗の他端を伝送線路に接続
し、前記Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジ
スタのそれぞれのゲートを共通に接続して入力端子と
し、Ｐ型ＭＯＳトランジスタのソースを電源に接続しＮ
型ＭＯＳトランジスタのソースを接地電源に接続し、前
記抵抗の抵抗値とＰ型ＭＯＳトランジスタの導通状態で
のソース・ドレイン間の抵抗値との合成抵抗値と前記抵
抗の抵抗値とＮ型ＭＯＳトランジスタの導通状態でのソ
ース・ドレイン間の抵抗値との合成抵抗値がそれぞれ伝
送線路の特性インピーダンスに一致するように構成する
ことを特徴とＣＭＯＳ同時双方向送受信回路。 - 【請求項２】 送信すべき信号の入力電圧と通信相手の
送信回路の入力電圧との関係から伝送線路の電圧を３つ
の電圧のうちの１つに駆動する送信回路と、前記３つの
電圧の高い方の２つの電圧間と低い方の２つの電圧間に
それぞれ設定した基準電圧と伝送線路の電圧とを比較し
て伝送線路から受信した信号を再生する第一と第二の受
信回路と、前記送信回路の入力電圧によって前記第一お
よび第二の受信回路のどちらかの出力を選択する選択回
路を有し、１本の伝送線路によって同時かつ独立に双方
向信号の送受信が可能な同時双方向受信回路であって、 前記送信回路を、第一のＮ型ＭＯＳトランジスタのソー
スと第二のＮ型ＭＯＳトランジスタのドレインを共通に
接続して抵抗の一端に接続し、前記抵抗の他端を伝送線
路に接続し、前記第二のＮ型ＭＯＳトランジスタのゲー
トを入力端子とし、前記第一のＮ型ＭＯＳトランジスタ
のゲートに前記入力端子に入力される入力電圧の逆相を
入力し、前記第一のＮ型ＭＯＳトランジスタのドレイン
を電源に接続し第二のＮ型ＭＯＳトランジスタのソース
を接地電源に接続し、前記抵抗の抵抗値と第一のＮ型Ｍ
ＯＳトランジスタの導通状態でのソース・ドレイン間の
抵抗値との合成抵抗値と前記抵抗の抵抗値と第二のＮ型
ＭＯＳトランジスタの導通状態でのソース・ドレイン間
の抵抗値との合成抵抗値がそれぞれ伝送線路の特性イン
ピーダンスに一致するように構成することを特徴とする
ＣＭＯＳ同時双方向送信回路。 - 【請求項３】 送信すべき信号の入力電圧と通信相手の
送信回路の入力電圧との関係から伝送線路の電圧を３つ
の電圧のうちの１つに駆動する送信回路と、前記３つの
電圧の高い方の２つの電圧間と低い方の２つの電圧間に
それぞれ設定した基準電圧と伝送線路の電圧を比較して
伝送線路から受信した信号を再生する第一および第二の
受信回路と、前記送信回路の入力電圧によって前記第一
および第二の受信回路のどちらかの出力を選択する選択
回路を有し、１本の伝送線路によって同時かつ独立に双
方向信号の送受信が可能な同時双方向送受信回路であっ
て、 前記送信回路を、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタのそれぞれのドレインを共通に接続して伝
送線路に接続し、前記Ｐ型ＭＯＳトランジスタとＮ型Ｍ
ＯＳトランジスタのそれぞれのゲートを共通に接続して
入力端子とし、Ｐ型ＭＯＳトランジスタのソースを電源
に接続しＮ型ＭＯＳトランジスタのソースを接地電源に
接続し、前記Ｐ型ＭＯＳトランジスタの導通状態でのソ
ース・ドレイン間の抵抗値と前記Ｎ型ＭＯＳトランジス
タの導通状態でのソース・ドレイン間の抵抗値がそれぞ
れ伝送線路の特性インピーダンスに一致するように構成
することを特徴とするＣＭＯＳ同時双方向送受信回路。 - 【請求項４】 送信回路の抵抗として、拡散抵抗、ポリ
シリコン抵抗、ＭＯＳトランジスタのソース・ドレイン
間導通抵抗のいずれかを用いることを特徴とする請求項
１、請求項２、または請求項３のＣＭＯＳ同時双方向送
受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33768293A JPH07202863A (ja) | 1993-12-28 | 1993-12-28 | Ｃｍｏｓ同時双方向送受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33768293A JPH07202863A (ja) | 1993-12-28 | 1993-12-28 | Ｃｍｏｓ同時双方向送受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202863A true JPH07202863A (ja) | 1995-08-04 |
Family
ID=18310975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33768293A Pending JPH07202863A (ja) | 1993-12-28 | 1993-12-28 | Ｃｍｏｓ同時双方向送受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202863A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000078550A (ja) * | 1998-04-21 | 2000-03-14 | Tektronix Inc | 双方向性シリアル・ビデオ・ポ―ト |
| JP2003229917A (ja) * | 2002-02-05 | 2003-08-15 | Hitachi Ltd | データ伝送システム |
-
1993
- 1993-12-28 JP JP33768293A patent/JPH07202863A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000078550A (ja) * | 1998-04-21 | 2000-03-14 | Tektronix Inc | 双方向性シリアル・ビデオ・ポ―ト |
| JP2003229917A (ja) * | 2002-02-05 | 2003-08-15 | Hitachi Ltd | データ伝送システム |
| US7260057B2 (en) | 2002-02-05 | 2007-08-21 | Hitachi, Ltd. | Data transmission system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990622 |