JPH0611547A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0611547A JPH0611547A JP4169360A JP16936092A JPH0611547A JP H0611547 A JPH0611547 A JP H0611547A JP 4169360 A JP4169360 A JP 4169360A JP 16936092 A JP16936092 A JP 16936092A JP H0611547 A JPH0611547 A JP H0611547A
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- signal
- input buffer
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Abstract
(57)【要約】
【目的】 内部の入力バッファの動作特性が短時間で正
確に測定することができる半導体集積回路を得る。 【構成】 各入力回路２内の入力バッファＢＦｉ（ｉ＝
１〜ｎ）の入力は、入（出）力ピンＰｉに直接接続さ
れ、入力バッファＢＦｉの出力はＮＭＯＳトランジスタ
Ｑｉのゲートに付与される。ＮＭＯＳトランジスタＱｉ
は、ソースが接地され、ドレインが共通に測定用配線７
に接続される。測定用配線７は、ＮＭＯＳトランジスタ
４０を介してモニタ用出力端子６に接続される。 【効果】 入力バッファの出力レベルをＮＭＯＳトラン
ジスタのオン・オフ状態でモニタすることにより、内部
の入力バッファの動作特性を短時間で正確に測定するこ
とができる。
確に測定することができる半導体集積回路を得る。 【構成】 各入力回路２内の入力バッファＢＦｉ（ｉ＝
１〜ｎ）の入力は、入（出）力ピンＰｉに直接接続さ
れ、入力バッファＢＦｉの出力はＮＭＯＳトランジスタ
Ｑｉのゲートに付与される。ＮＭＯＳトランジスタＱｉ
は、ソースが接地され、ドレインが共通に測定用配線７
に接続される。測定用配線７は、ＮＭＯＳトランジスタ
４０を介してモニタ用出力端子６に接続される。 【効果】 入力バッファの出力レベルをＮＭＯＳトラン
ジスタのオン・オフ状態でモニタすることにより、内部
の入力バッファの動作特性を短時間で正確に測定するこ
とができる。
Description
【０００１】
【産業上の利用分野】この発明は、入力バッファを介し
て外部入力信号を取り込む半導体集積回路に関する。
て外部入力信号を取り込む半導体集積回路に関する。
【０００２】
【従来の技術】一般に、半導体集積回路は、製造メーカ
ーにより、正常な動作を保証するための仕様・規格を満
足するか否かの試験が施された後に出荷される。
ーにより、正常な動作を保証するための仕様・規格を満
足するか否かの試験が施された後に出荷される。
【０００３】図７は、従来の半導体集積回路の入力バッ
ファの動作特性の測定例を示した説明図である。同図に
示すように、半導体集積回路１０１の入力ピンＰ１１、
Ｐ１２、…及びＰ１ｎに、電圧発生器Ｖ１、Ｖ２、…及
びＶｎより発生される電圧がそれぞれ印加される。
ファの動作特性の測定例を示した説明図である。同図に
示すように、半導体集積回路１０１の入力ピンＰ１１、
Ｐ１２、…及びＰ１ｎに、電圧発生器Ｖ１、Ｖ２、…及
びＶｎより発生される電圧がそれぞれ印加される。
【０００４】一方、半導体集積回路１０１の出力ピンＰ
０１、Ｐ０２、…Ｐ０ｍにはそれぞれコンパレータＣＰ
１、ＣＰ２，…ＣＰｍの一方入力がそれぞれ接続され
る。そして、これらのコンパレータＣＰ１、ＣＰ２…Ｃ
Ｐｍの他方入力には、期待値発生回路１０２の出力が接
続される。これらのコンパレータＣＰ１〜ＣＰｍの出力
が判定器１０３に接続される。
０１、Ｐ０２、…Ｐ０ｍにはそれぞれコンパレータＣＰ
１、ＣＰ２，…ＣＰｍの一方入力がそれぞれ接続され
る。そして、これらのコンパレータＣＰ１、ＣＰ２…Ｃ
Ｐｍの他方入力には、期待値発生回路１０２の出力が接
続される。これらのコンパレータＣＰ１〜ＣＰｍの出力
が判定器１０３に接続される。
【０００５】以下、半導体集積回路内部において、入力
ピンＰ１１〜Ｐ１ｎに接続される入力バッファ（図示せ
ず）の動作特性の測定方法を、入力ピンＰ１１に接続さ
れる入力バッファの動作試験を行う場合を例に挙げて説
明する。
ピンＰ１１〜Ｐ１ｎに接続される入力バッファ（図示せ
ず）の動作特性の測定方法を、入力ピンＰ１１に接続さ
れる入力バッファの動作試験を行う場合を例に挙げて説
明する。
【０００６】まず、電圧発生器Ｖ１〜Ｖｎから、Ｈある
いはＬレベルのディジタル信号からなるテストパターン
を入力ピンＰ１１〜Ｐ１ｎにそれぞれ出力する。この
際、試験対象の入力バッファに接続される入力ピンに対
してのみ、正規のＨレベルを規定する電圧と異なる電圧
を与える。
いはＬレベルのディジタル信号からなるテストパターン
を入力ピンＰ１１〜Ｐ１ｎにそれぞれ出力する。この
際、試験対象の入力バッファに接続される入力ピンに対
してのみ、正規のＨレベルを規定する電圧と異なる電圧
を与える。
【０００７】つまり、電圧発生器Ｖ２〜Ｖｎから、Ｈレ
ベルを電源電圧ＶDDとし、Ｌレベルを接地レベルＶSSと
したディジタル信号を出力し、電圧発生器Ｖ１から、Ｈ
レベルを電源電圧ＶDDより低い電圧に設定し、Ｌレベル
を接地レベルＶSSとしたディジタル信号を出力する。
ベルを電源電圧ＶDDとし、Ｌレベルを接地レベルＶSSと
したディジタル信号を出力し、電圧発生器Ｖ１から、Ｈ
レベルを電源電圧ＶDDより低い電圧に設定し、Ｌレベル
を接地レベルＶSSとしたディジタル信号を出力する。
【０００８】このような状態で、所定のビットパターン
からなるテストパターンを、電圧発生器Ｖ１〜Ｖｎから
入力ピンＰ１１〜Ｐ１ｎに付与する。すると、テストパ
ターンの付与に伴い半導体集積回路１０１は動作し、動
作結果が出力ピンＰ０１〜Ｐ０ｍに現れ、コンパレータ
ＣＰ１〜ＣＰｍの一方入力に付与される。
からなるテストパターンを、電圧発生器Ｖ１〜Ｖｎから
入力ピンＰ１１〜Ｐ１ｎに付与する。すると、テストパ
ターンの付与に伴い半導体集積回路１０１は動作し、動
作結果が出力ピンＰ０１〜Ｐ０ｍに現れ、コンパレータ
ＣＰ１〜ＣＰｍの一方入力に付与される。
【０００９】同時に、期待値発生回路１０２から、半導
体集積回路１０１が正常動作した場合の出力ピンＰ０１
〜Ｐ０ｍに現れる期待値をコンパレータＣＰ１〜ＣＰｍ
の他方入力に付与する。したがって、半導体集積回路１
０１がテストパターンに対し正常動作を行った場合は、
コンパレータＣＰ１〜ＣＰｍの出力がすべて一致信号と
なる。
体集積回路１０１が正常動作した場合の出力ピンＰ０１
〜Ｐ０ｍに現れる期待値をコンパレータＣＰ１〜ＣＰｍ
の他方入力に付与する。したがって、半導体集積回路１
０１がテストパターンに対し正常動作を行った場合は、
コンパレータＣＰ１〜ＣＰｍの出力がすべて一致信号と
なる。
【００１０】判定器１０３は、コンパレータＣＰ１〜Ｃ
Ｐｍの出力をチェックし、コンパレータＣＰ１〜ＣＰｍ
の出力がすべて一致信号であれば、入力ピンＰ１１に接
続される入力バッファは正常動作を行ったと判定する。
Ｐｍの出力をチェックし、コンパレータＣＰ１〜ＣＰｍ
の出力がすべて一致信号であれば、入力ピンＰ１１に接
続される入力バッファは正常動作を行ったと判定する。
【００１１】このような状況下で、半導体集積回路が異
常動作を行うまで、入力ピンＰ１１に付与するＨレベル
電圧のみを徐々に低下させていく。半導体集積回路が異
常動作を行うと、判定器１０３により、コンパレータＣ
Ｐ１〜ＣＰｍの出力の少なくとも一つから不一致信号が
検出される。したがって、判定器１０３が不一致信号を
検出した時点における入力ピンＰ１１に付与したＨレベ
ル電圧を、入力ピンＰ１１に接続される入力バッファの
Ｈレベル最低電圧として認識することができる。
常動作を行うまで、入力ピンＰ１１に付与するＨレベル
電圧のみを徐々に低下させていく。半導体集積回路が異
常動作を行うと、判定器１０３により、コンパレータＣ
Ｐ１〜ＣＰｍの出力の少なくとも一つから不一致信号が
検出される。したがって、判定器１０３が不一致信号を
検出した時点における入力ピンＰ１１に付与したＨレベ
ル電圧を、入力ピンＰ１１に接続される入力バッファの
Ｈレベル最低電圧として認識することができる。
【００１２】同様にして、他の入力ピンＰ１２〜Ｐ１ｎ
に接続される入力バッファのＨレベル最低電圧も検出す
ることができる。
に接続される入力バッファのＨレベル最低電圧も検出す
ることができる。
【００１３】一方、電圧発生器Ｖ１から、Ｈレベルを電
源電圧とし、Ｌレベルを接地レベルＶSSより高い電圧に
設定しディジタル信号を出力するように設定する。そし
て、半導体集積回路が異常動作を行うまで、入力ピンＰ
１１に付与するＬレベル電圧のみを徐々に上昇させてい
く。半導体集積回路が異常動作を行うと、判定器１０３
により、コンパレータＣＰ１〜ＣＰｍの出力の少なくと
も一つから不一致信号が検出される。したがって、判定
器１０３が不一致信号を検出した時点における入力ピン
Ｐ１１に付与したＬレベル電圧を、入力ピンＰ１１に接
続される入力バッファのＬレベル最高電圧として認識す
ることができる。
源電圧とし、Ｌレベルを接地レベルＶSSより高い電圧に
設定しディジタル信号を出力するように設定する。そし
て、半導体集積回路が異常動作を行うまで、入力ピンＰ
１１に付与するＬレベル電圧のみを徐々に上昇させてい
く。半導体集積回路が異常動作を行うと、判定器１０３
により、コンパレータＣＰ１〜ＣＰｍの出力の少なくと
も一つから不一致信号が検出される。したがって、判定
器１０３が不一致信号を検出した時点における入力ピン
Ｐ１１に付与したＬレベル電圧を、入力ピンＰ１１に接
続される入力バッファのＬレベル最高電圧として認識す
ることができる。
【００１４】同様にして、他の入力ピンＰ１２〜Ｐ１ｎ
に接続される入力バッファのＬレベル最高電圧も検出す
ることができる。
に接続される入力バッファのＬレベル最高電圧も検出す
ることができる。
【００１５】
【発明が解決しようとする課題】従来の半導体集積回路
の入力ピンに接続される入力バッファの特性（Ｈレベル
最低電圧，Ｌレベル最高電圧）を試験する場合、必ず半
導体集積回路を実動作させ、その動作結果を検証するこ
とにより行っていた。このため、試験時間が長期化して
しまうという問題点があった。また、入力ピンに付与す
る接地レベルが不安定な場合、テストパターン周波数が
高いと、入力ピンに正確な電圧を付与することができな
くなるため、試験結果の信頼性が薄れてしまうという問
題点があった。
の入力ピンに接続される入力バッファの特性（Ｈレベル
最低電圧，Ｌレベル最高電圧）を試験する場合、必ず半
導体集積回路を実動作させ、その動作結果を検証するこ
とにより行っていた。このため、試験時間が長期化して
しまうという問題点があった。また、入力ピンに付与す
る接地レベルが不安定な場合、テストパターン周波数が
高いと、入力ピンに正確な電圧を付与することができな
くなるため、試験結果の信頼性が薄れてしまうという問
題点があった。
【００１６】この発明は上記問題点を解決するためにな
されたもので、入力端子に接続される内部の入力バッフ
ァの動作特性が短時間で正確に測定することができる半
導体集積回路を得ることを目的とする。
されたもので、入力端子に接続される内部の入力バッフ
ァの動作特性が短時間で正確に測定することができる半
導体集積回路を得ることを目的とする。
【００１７】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路は、複数の入力端子と、前記複
数の入力端子それぞれに対応して設けられ、対応の前記
入力端子に入力部が接続された複数の入力バッファと、
前記複数の入力バッファそれぞれに対応して設けられ、
対応の前記入力バッファの出力のＨ／Ｌレベルでオン／
オフが切り換わる１つのトランジスタを有し、該トラン
ジスタのオン／オフに基づき、第１あるいは第２のレベ
ルの信号を検出信号としてそれぞれ出力する複数の検出
手段と、前記複数の検出手段からそれぞれ出力される複
数の検出信号を受け、前記複数の検出信号の少なくとも
１つが第１のレベルの場合に第１の判定信号、前記複数
の検出信号のすべてが第２のレベルの場合に第２の判定
信号を出力する検出信号判定手段と、モニタ用出力端子
と、内部あるいは外部より得られる制御信号並びに前記
第１及び第２の判定信号を受け、該制御信号に従い、前
記第１及び第２の判定信号の前記モニタ用出力端子への
出力の有効／無効を制御するスイッチング手段とを備え
て構成される。
１記載の半導体集積回路は、複数の入力端子と、前記複
数の入力端子それぞれに対応して設けられ、対応の前記
入力端子に入力部が接続された複数の入力バッファと、
前記複数の入力バッファそれぞれに対応して設けられ、
対応の前記入力バッファの出力のＨ／Ｌレベルでオン／
オフが切り換わる１つのトランジスタを有し、該トラン
ジスタのオン／オフに基づき、第１あるいは第２のレベ
ルの信号を検出信号としてそれぞれ出力する複数の検出
手段と、前記複数の検出手段からそれぞれ出力される複
数の検出信号を受け、前記複数の検出信号の少なくとも
１つが第１のレベルの場合に第１の判定信号、前記複数
の検出信号のすべてが第２のレベルの場合に第２の判定
信号を出力する検出信号判定手段と、モニタ用出力端子
と、内部あるいは外部より得られる制御信号並びに前記
第１及び第２の判定信号を受け、該制御信号に従い、前
記第１及び第２の判定信号の前記モニタ用出力端子への
出力の有効／無効を制御するスイッチング手段とを備え
て構成される。
【００１８】また、請求項２記載の半導体集積回路は、
内部信号及び他の制御信号を受け、該他の制御信号に従
い、前記内部信号の前記モニタ用出力端子への出力の有
効／無効を制御する他のスイッチング手段をさらに備え
ている。
内部信号及び他の制御信号を受け、該他の制御信号に従
い、前記内部信号の前記モニタ用出力端子への出力の有
効／無効を制御する他のスイッチング手段をさらに備え
ている。
【００１９】
【作用】この発明の半導体集積回路における複数の検出
手段は、複数の入力バッファそれぞれに対応して設けら
れ、対応の入力バッファの出力のＨ／Ｌレベルでオン／
オフが切り換わる１つのトランジスタを有し、該トラン
ジスタのオン／オフに基づき、第１あるいは第２のレベ
ルの信号を検出信号としてそれぞれ出力する。したがっ
て、検出手段から出力される検出信号のレベルが第１の
レベルか第２のレベルかを検出することは、対応の入力
バッファの出力の論理レベルであるＨ、Ｌレベルを検出
することと等価となる。
手段は、複数の入力バッファそれぞれに対応して設けら
れ、対応の入力バッファの出力のＨ／Ｌレベルでオン／
オフが切り換わる１つのトランジスタを有し、該トラン
ジスタのオン／オフに基づき、第１あるいは第２のレベ
ルの信号を検出信号としてそれぞれ出力する。したがっ
て、検出手段から出力される検出信号のレベルが第１の
レベルか第２のレベルかを検出することは、対応の入力
バッファの出力の論理レベルであるＨ、Ｌレベルを検出
することと等価となる。
【００２０】また、検出信号判定手段は、複数の検出信
号の少なくとも１つが第１のレベルの場合に第１の判定
信号、前記複数の検出信号のすべてが第２のレベルの場
合に第２の判定信号を出力する。
号の少なくとも１つが第１のレベルの場合に第１の判定
信号、前記複数の検出信号のすべてが第２のレベルの場
合に第２の判定信号を出力する。
【００２１】そこで、入力バッファの出力がＨレベルの
とき、検出信号が第１のレベルとなり、Ｌレベルのと
き、検出信号が第２のレベルになる場合を仮定すると、
測定対象外の入力バッファにはＬレベルの信号を付与
し、測定対象の入力バッファに電圧レベルを変化させな
がら試験信号を付与することにより、測定対象の入力バ
ッファの出力がＨレベルのとき第１の判定信号となり、
測定対象の入力バッファの出力がＬレベルのとき第２の
判定信号となるように設定することができる。
とき、検出信号が第１のレベルとなり、Ｌレベルのと
き、検出信号が第２のレベルになる場合を仮定すると、
測定対象外の入力バッファにはＬレベルの信号を付与
し、測定対象の入力バッファに電圧レベルを変化させな
がら試験信号を付与することにより、測定対象の入力バ
ッファの出力がＨレベルのとき第１の判定信号となり、
測定対象の入力バッファの出力がＬレベルのとき第２の
判定信号となるように設定することができる。
【００２２】
【実施例】図１はこの発明の実施例の半導体集積回路の
基本的構成を示す回路図である。同図に示すように、各
入力回路２内の入力バッファＢＦｉの入力は、入力ピン
Ｐｉ（ｉ＝１〜ｎ）に直接接続され、入力バッファＢＦ
ｉの出力は内部信号ＳＩｉとして出力されるとともに、
検出回路３に付与される。なお、入出力ピンＰｎには、
出力バッファＢＦ′ｎの出力も接続される。
基本的構成を示す回路図である。同図に示すように、各
入力回路２内の入力バッファＢＦｉの入力は、入力ピン
Ｐｉ（ｉ＝１〜ｎ）に直接接続され、入力バッファＢＦ
ｉの出力は内部信号ＳＩｉとして出力されるとともに、
検出回路３に付与される。なお、入出力ピンＰｎには、
出力バッファＢＦ′ｎの出力も接続される。
【００２３】各検出回路３の出力は共通に測定用配線７
に接続され、測定用配線７を介してスイッチング回路４
に接続される。スイッチング回路４は、測定用配線７と
モニタ用出力端子６との間に介挿され、制御回路５の制
御下でオン／オフし、測定用配線７に得られる信号のモ
ニタ用出力端子６へ出力の有効／無効を決定する。
に接続され、測定用配線７を介してスイッチング回路４
に接続される。スイッチング回路４は、測定用配線７と
モニタ用出力端子６との間に介挿され、制御回路５の制
御下でオン／オフし、測定用配線７に得られる信号のモ
ニタ用出力端子６へ出力の有効／無効を決定する。
【００２４】検出回路３は、図２に示すように、１つの
ＮＭＯＳトランジスタ８で構成することができる。すな
わち、ＮＭＯＳトランジスタ８のゲートを入力バッファ
ＢＦの出力に接続し、ドレインを測定用配線７に接続
し、ソースを接地する。
ＮＭＯＳトランジスタ８で構成することができる。すな
わち、ＮＭＯＳトランジスタ８のゲートを入力バッファ
ＢＦの出力に接続し、ドレインを測定用配線７に接続
し、ソースを接地する。
【００２５】また、検出回路３は、図３に示すように、
１つのＰＭＯＳトランジスタ９で構成することもでき
る。すなわち、ＰＭＯＳトランジスタ９のゲートに入力
バッファＢＦの出力を接続し、ドレインを測定用配線７
に接続し、ソースを電源ＶDDに接続する。
１つのＰＭＯＳトランジスタ９で構成することもでき
る。すなわち、ＰＭＯＳトランジスタ９のゲートに入力
バッファＢＦの出力を接続し、ドレインを測定用配線７
に接続し、ソースを電源ＶDDに接続する。
【００２６】図４は、この発明の第１の実施例の半導体
集積回路の入力バッファ周辺を示す回路図である。同図
に示すように、各入力回路２内の入力バッファＢＦｉ
（ｉ＝１〜ｎ）の入力は、入（出）力ピンＰｉに直接接
続され、入力バッファＢＦｉの出力は内部信号ＳＩｉと
して出力されるとともに、ＮＭＯＳトランジスタＱｉの
ゲートに付与される。なお、入出力ピンＰｎには出力バ
ッファＢＦ′ｎの出力も接続される。
集積回路の入力バッファ周辺を示す回路図である。同図
に示すように、各入力回路２内の入力バッファＢＦｉ
（ｉ＝１〜ｎ）の入力は、入（出）力ピンＰｉに直接接
続され、入力バッファＢＦｉの出力は内部信号ＳＩｉと
して出力されるとともに、ＮＭＯＳトランジスタＱｉの
ゲートに付与される。なお、入出力ピンＰｎには出力バ
ッファＢＦ′ｎの出力も接続される。
【００２７】ＮＭＯＳトランジスタＱｉは、ソースが接
地され、ドレインが共通に測定用配線７に接続される。
つまり、ＮＭＯＳトランジスタＱ１〜Ｑｎのドレイン出
力は測定用配線７によりワイヤードＯＲ接続される。そ
して、この測定用配線７は、図１のスイッチング回路４
に相当するＮＭＯＳトランジスタ４０を介してモニタ用
出力端子６に接続される。
地され、ドレインが共通に測定用配線７に接続される。
つまり、ＮＭＯＳトランジスタＱ１〜Ｑｎのドレイン出
力は測定用配線７によりワイヤードＯＲ接続される。そ
して、この測定用配線７は、図１のスイッチング回路４
に相当するＮＭＯＳトランジスタ４０を介してモニタ用
出力端子６に接続される。
【００２８】ＮＭＯＳトランジスタ４０のゲートには、
制御回路５の制御信号Ｓ５が印加される。制御回路５は
内部信号Ｓ５０に従い、Ｈ，Ｌレベルの制御信号Ｓ５を
出力する。なお、内部信号Ｓ５０としては、専用の外部
入力端子から直接得られる内部信号、既存の外部入力端
子Ｐ１〜Ｐｎのいずれかから得た信号の論理組合せで決
定する内部信号等が考えられる。
制御回路５の制御信号Ｓ５が印加される。制御回路５は
内部信号Ｓ５０に従い、Ｈ，Ｌレベルの制御信号Ｓ５を
出力する。なお、内部信号Ｓ５０としては、専用の外部
入力端子から直接得られる内部信号、既存の外部入力端
子Ｐ１〜Ｐｎのいずれかから得た信号の論理組合せで決
定する内部信号等が考えられる。
【００２９】このような構成の半導体集積回路におい
て、入力バッファＢＦのスレショルド電圧のテスト方法
を、入力ピンＰ１に接続される入力バッファＢＦ１のス
レショルド電圧をテストする場合を例に挙げて説明す
る。
て、入力バッファＢＦのスレショルド電圧のテスト方法
を、入力ピンＰ１に接続される入力バッファＢＦ１のス
レショルド電圧をテストする場合を例に挙げて説明す
る。
【００３０】まず、Ｈレベルの制御信号Ｓ５を指示する
内部信号５０を制御回路５に付与することにより、制御
回路５からＨレベルの制御信号Ｓ５を発生させ、ＮＭＯ
Ｓトランジスタ４０をオンさせる。その結果、測定用配
線７に得られる信号がモニタ用出力端子６からモニタ可
能となる。
内部信号５０を制御回路５に付与することにより、制御
回路５からＨレベルの制御信号Ｓ５を発生させ、ＮＭＯ
Ｓトランジスタ４０をオンさせる。その結果、測定用配
線７に得られる信号がモニタ用出力端子６からモニタ可
能となる。
【００３１】そして、入力ピンＰ２〜Ｐｎには、正規の
Ｌレベル、すなわち、接地レベルＶSSの電圧を与える。
その結果、ＮＭＯＳトランジスタＱ２〜Ｑｎはすべてオ
フする。
Ｌレベル、すなわち、接地レベルＶSSの電圧を与える。
その結果、ＮＭＯＳトランジスタＱ２〜Ｑｎはすべてオ
フする。
【００３２】上記設定が終了した後、測定対象である入
力バッファＢＦ１に接続される入力ピンＰ１に正規のＨ
レベル、すなわち、電源電圧ＶDDを与え、以降、入力ピ
ンＰ１に付与する試験電圧を電源電圧ＶDDから徐々に低
下させながら、モニタ用出力端子６より得られるモニタ
電圧Ｖ６をモニタする。
力バッファＢＦ１に接続される入力ピンＰ１に正規のＨ
レベル、すなわち、電源電圧ＶDDを与え、以降、入力ピ
ンＰ１に付与する試験電圧を電源電圧ＶDDから徐々に低
下させながら、モニタ用出力端子６より得られるモニタ
電圧Ｖ６をモニタする。
【００３３】入力バッファＢＦ１のスレショルド電圧以
上の電圧が、入力ピンＰ１に付与されている状態では、
入力バッファＢＦ１の出力がＨであり、ＮＭＯＳトラン
ジスタＱ１がオン状態である。したがって、測定用配線
７はＬレベルとなり、このＬレベルがモニタ電圧Ｖ６と
してモニタされることになる。
上の電圧が、入力ピンＰ１に付与されている状態では、
入力バッファＢＦ１の出力がＨであり、ＮＭＯＳトラン
ジスタＱ１がオン状態である。したがって、測定用配線
７はＬレベルとなり、このＬレベルがモニタ電圧Ｖ６と
してモニタされることになる。
【００３４】そして、入力ピンＰ１に付与する試験電圧
の低下に伴い、試験電圧が入力バッファＢＦ１のスレシ
ョルド電圧を下回ると、入力バッファＢＦ１の出力がＬ
に変化し、ＮＭＯＳトランジスタＱ１がオフする。その
結果、測定用配線７の電位が、Ｌレベルから少し電圧が
上昇した不安定な状態である不定レベルとなり、この不
定レベルがモニタ電圧Ｖ６として現れる。
の低下に伴い、試験電圧が入力バッファＢＦ１のスレシ
ョルド電圧を下回ると、入力バッファＢＦ１の出力がＬ
に変化し、ＮＭＯＳトランジスタＱ１がオフする。その
結果、測定用配線７の電位が、Ｌレベルから少し電圧が
上昇した不安定な状態である不定レベルとなり、この不
定レベルがモニタ電圧Ｖ６として現れる。
【００３５】したがって、モニタ電圧Ｖ６をモニタし、
モニタ電圧Ｖ６がＬレベルから不定レベルに変化した時
の入力ピンＰ１に付与した試験電圧が測定することによ
り、入力バッファＢＦ１のＨレベルスレショルド電圧を
検出することができる。
モニタ電圧Ｖ６がＬレベルから不定レベルに変化した時
の入力ピンＰ１に付与した試験電圧が測定することによ
り、入力バッファＢＦ１のＨレベルスレショルド電圧を
検出することができる。
【００３６】このように、測定対象以外の入力バッファ
ＢＦに接続されるすべての入力ピンに正規のＬレベルを
付与し、測定対象の入力バッファに接続される入力ピン
に電源電圧ＶDDから徐々に低下させる試験電圧を付与し
ながらモニタ電圧Ｖ６をモニタし、モニタ電圧Ｖ６のＬ
レベルから不定レベルに変化した時の試験電圧を測定す
ることにより、測定対象の入力バッファのＨレベルスレ
ショルド電圧を検出することができる。
ＢＦに接続されるすべての入力ピンに正規のＬレベルを
付与し、測定対象の入力バッファに接続される入力ピン
に電源電圧ＶDDから徐々に低下させる試験電圧を付与し
ながらモニタ電圧Ｖ６をモニタし、モニタ電圧Ｖ６のＬ
レベルから不定レベルに変化した時の試験電圧を測定す
ることにより、測定対象の入力バッファのＨレベルスレ
ショルド電圧を検出することができる。
【００３７】また、測定対象以外の入力バッファＢＦに
接続されるすべての入力ピンに正規のＬレベルを付与
し、測定対象の入力バッファに接続される入力ピンに接
地レベル電圧ＶSSから徐々に上昇させる試験電圧を付与
しながらモニタ電圧Ｖ６をモニタし、モニタ電圧Ｖ６の
不定レベルからＬレベルに変化した時の入力ピンの電圧
を測定することにより、測定対象の入力バッファのＬレ
ベルスレショルド電圧を検出することができる。
接続されるすべての入力ピンに正規のＬレベルを付与
し、測定対象の入力バッファに接続される入力ピンに接
地レベル電圧ＶSSから徐々に上昇させる試験電圧を付与
しながらモニタ電圧Ｖ６をモニタし、モニタ電圧Ｖ６の
不定レベルからＬレベルに変化した時の入力ピンの電圧
を測定することにより、測定対象の入力バッファのＬレ
ベルスレショルド電圧を検出することができる。
【００３８】これらの入力バッファのＨレベルスレショ
ルド電圧及びＬレベルスレショルド電圧は、従来例で測
定した入力バッファのＨレベル最低電圧及びＬレベル最
高電圧と、ほぼ等価な特性である。なお、Ｈレベルスレ
ショルド電圧及びＬレベルスレショルド電圧のうち、一
方のスレショルド電圧を検出するだけでも、入力バッフ
ァの特性検出としては十分である。
ルド電圧及びＬレベルスレショルド電圧は、従来例で測
定した入力バッファのＨレベル最低電圧及びＬレベル最
高電圧と、ほぼ等価な特性である。なお、Ｈレベルスレ
ショルド電圧及びＬレベルスレショルド電圧のうち、一
方のスレショルド電圧を検出するだけでも、入力バッフ
ァの特性検出としては十分である。
【００３９】なお、半導体集積回路の通常使用時は、制
御回路５がＬレベルの制御信号Ｓ５を出力するように、
内部信号Ｓ５０を付与し、ＮＭＯＳトランジスタ４０を
オフさればよい。
御回路５がＬレベルの制御信号Ｓ５を出力するように、
内部信号Ｓ５０を付与し、ＮＭＯＳトランジスタ４０を
オフさればよい。
【００４０】このように、第１の実施例の半導体集積回
路では、検出回路を内部に備えることにより入力バッフ
ァの出力状態を直接モニタすることができるため、入力
バッファのスレショルド電圧を、半導体集積回路を動作
させることなく、簡単、かつ正確に検出することができ
る。また、入力バッファの出力に１つのＮＭＯＳトラン
ジスタのゲートを接続するという、簡単な構成で検出回
路を実現しているため、検出回路を設けたことにより、
半導体集積回路の集積度を損ねることもない。
路では、検出回路を内部に備えることにより入力バッフ
ァの出力状態を直接モニタすることができるため、入力
バッファのスレショルド電圧を、半導体集積回路を動作
させることなく、簡単、かつ正確に検出することができ
る。また、入力バッファの出力に１つのＮＭＯＳトラン
ジスタのゲートを接続するという、簡単な構成で検出回
路を実現しているため、検出回路を設けたことにより、
半導体集積回路の集積度を損ねることもない。
【００４１】図５は、この発明の第２の実施例である半
導体集積回路の入力バッファ周辺を示す回路図である。
同図に示すように、各入力回路２内の入力バッファＢＦ
ｉ（ｉ＝１〜ｎ）の入力は、入力ピンＰｉに直接接続さ
れ、入力バッファＢＦｉの出力は内部信号ＳＩｉとして
出力されるとともに、ＰＭＯＳトランジスタＱＰｉのゲ
ートに付与される。
導体集積回路の入力バッファ周辺を示す回路図である。
同図に示すように、各入力回路２内の入力バッファＢＦ
ｉ（ｉ＝１〜ｎ）の入力は、入力ピンＰｉに直接接続さ
れ、入力バッファＢＦｉの出力は内部信号ＳＩｉとして
出力されるとともに、ＰＭＯＳトランジスタＱＰｉのゲ
ートに付与される。
【００４２】ＰＭＯＳトランジスタＱＰｉは、ソースが
電源ＶDDに接続され、ドレインが共通に測定用配線７に
接続される。つまり、ＰＭＯＳトランジスタＱＰ１〜Ｑ
Ｐｎのドレイン出力が測定用配線７によりワイヤードＯ
Ｒ接続される。なお、他の構成は、第１の実施例と同様
であるため、説明は省略する。
電源ＶDDに接続され、ドレインが共通に測定用配線７に
接続される。つまり、ＰＭＯＳトランジスタＱＰ１〜Ｑ
Ｐｎのドレイン出力が測定用配線７によりワイヤードＯ
Ｒ接続される。なお、他の構成は、第１の実施例と同様
であるため、説明は省略する。
【００４３】このような構成の半導体集積回路におい
て、入力バッファＢＦのスレショルド電圧のテスト方法
を、入力ピンＰ１に接続される入力バッファＢＦ１のス
レショルド電圧をテストする場合を例に挙げて説明す
る。
て、入力バッファＢＦのスレショルド電圧のテスト方法
を、入力ピンＰ１に接続される入力バッファＢＦ１のス
レショルド電圧をテストする場合を例に挙げて説明す
る。
【００４４】まず、Ｈレベルの制御信号Ｓ５を指示する
内部信号５０を制御回路５に付与することにより、制御
回路５からＨレベルの制御信号Ｓ５を発生させ、測定用
配線７より得られる信号がモニタ用出力端子６のモニタ
電圧Ｖ６としてモニタ可能な状態に設定する。
内部信号５０を制御回路５に付与することにより、制御
回路５からＨレベルの制御信号Ｓ５を発生させ、測定用
配線７より得られる信号がモニタ用出力端子６のモニタ
電圧Ｖ６としてモニタ可能な状態に設定する。
【００４５】そして、入力ピンＰ２〜Ｐｎには、正規の
Ｈレベル、すなわち、電源レベルＶDDの電圧を与える。
その結果、ＰＭＯＳトランジスタＱＰ２〜ＱＰｎはすべ
てオフする。
Ｈレベル、すなわち、電源レベルＶDDの電圧を与える。
その結果、ＰＭＯＳトランジスタＱＰ２〜ＱＰｎはすべ
てオフする。
【００４６】上記設定が終了した後、測定対象である入
力バッファＢＦ１に接続される入力ピンＰ１に正規のＬ
レベル、すなわち、接地レベル電圧ＶSSを与え、以降、
入力ピンＰ１に付与する試験電圧を徐々に上昇させなが
ら、出力端子６より得られるモニタ電圧Ｖ６をモニタす
る。
力バッファＢＦ１に接続される入力ピンＰ１に正規のＬ
レベル、すなわち、接地レベル電圧ＶSSを与え、以降、
入力ピンＰ１に付与する試験電圧を徐々に上昇させなが
ら、出力端子６より得られるモニタ電圧Ｖ６をモニタす
る。
【００４７】入力バッファＢＦ１のＬレベルスレショル
ド電圧以下の電圧が、入力ピンＰ１に付与されている状
態では、入力バッファＢＦ１の出力がＬであり、ＮＭＯ
ＳトランジスタＱＰ１がオン状態である。したがって、
測定用配線７はＨレベルとなり、このＨレベルがモニタ
電圧Ｖ６としてモニタされることになる。
ド電圧以下の電圧が、入力ピンＰ１に付与されている状
態では、入力バッファＢＦ１の出力がＬであり、ＮＭＯ
ＳトランジスタＱＰ１がオン状態である。したがって、
測定用配線７はＨレベルとなり、このＨレベルがモニタ
電圧Ｖ６としてモニタされることになる。
【００４８】そして、入力ピンＰ１に付与する試験電圧
の上昇に伴い、試験電圧が入力バッファＢＦ１のＬレベ
ルスレショルド電圧を上回ると、入力バッファＢＦ１の
出力がＨに変化し、ＰＭＯＳトランジスタＱＰ１がオフ
する。その結果、測定用配線７の電位がＨレベルから低
下した電圧レベルで不安定な状態の不定レベルとなり、
この不定レベルがモニタ電圧Ｖ６として現れる。
の上昇に伴い、試験電圧が入力バッファＢＦ１のＬレベ
ルスレショルド電圧を上回ると、入力バッファＢＦ１の
出力がＨに変化し、ＰＭＯＳトランジスタＱＰ１がオフ
する。その結果、測定用配線７の電位がＨレベルから低
下した電圧レベルで不安定な状態の不定レベルとなり、
この不定レベルがモニタ電圧Ｖ６として現れる。
【００４９】したがって、モニタ電圧Ｖ６をモニタし、
モニタ電圧Ｖ６がＨレベルから不定レベルに変化した時
の入力ピンＰ１に付与した試験電圧を測定することによ
り、入力バッファＢＦ１のＬレベルスレショルド電圧を
検出することができる。
モニタ電圧Ｖ６がＨレベルから不定レベルに変化した時
の入力ピンＰ１に付与した試験電圧を測定することによ
り、入力バッファＢＦ１のＬレベルスレショルド電圧を
検出することができる。
【００５０】このように、測定対象以外の入力バッファ
ＢＦに接続されるすべての入力ピンに正規のＨレベルを
付与し、測定対象の入力バッファに接続される入力ピン
に接地レベル電圧ＶSSから徐々に上昇させる試験電圧を
付与しながらモニタ電圧Ｖ６をモニタし、モニタ電圧Ｖ
６のＨレベルから不定レベルに変化した時の試験電圧を
測定することにより、測定対象の入力バッファのＬレベ
ルスレショルド電圧を検出することができる。
ＢＦに接続されるすべての入力ピンに正規のＨレベルを
付与し、測定対象の入力バッファに接続される入力ピン
に接地レベル電圧ＶSSから徐々に上昇させる試験電圧を
付与しながらモニタ電圧Ｖ６をモニタし、モニタ電圧Ｖ
６のＨレベルから不定レベルに変化した時の試験電圧を
測定することにより、測定対象の入力バッファのＬレベ
ルスレショルド電圧を検出することができる。
【００５１】また、測定対象以外の入力バッファＢＦに
接続されるすべての入力ピンに正規のＨレベルを付与
し、測定対象の入力バッファに接続される入力ピンに電
源電圧ＶDDから徐々に低下させる試験電圧を付与しなが
らモニタ電圧Ｖ６をモニタし、モニタ電圧Ｖ６の不定レ
ベルからＨレベルに変化した時の入力ピンの試験電圧を
測定することにより、測定対象の入力バッファのＨレベ
ルスレショルド電圧を検出することができる。
接続されるすべての入力ピンに正規のＨレベルを付与
し、測定対象の入力バッファに接続される入力ピンに電
源電圧ＶDDから徐々に低下させる試験電圧を付与しなが
らモニタ電圧Ｖ６をモニタし、モニタ電圧Ｖ６の不定レ
ベルからＨレベルに変化した時の入力ピンの試験電圧を
測定することにより、測定対象の入力バッファのＨレベ
ルスレショルド電圧を検出することができる。
【００５２】なお、第２の実施例の半導体集積回路の通
常使用時は、第１の実施例同様、制御回路５がＬレベル
の制御信号Ｓ５を出力するように、内部信号Ｓ５０を付
与させて、ＮＭＯＳトランジスタ４０をオフさせればよ
い。
常使用時は、第１の実施例同様、制御回路５がＬレベル
の制御信号Ｓ５を出力するように、内部信号Ｓ５０を付
与させて、ＮＭＯＳトランジスタ４０をオフさせればよ
い。
【００５３】このように、第２の実施例の半導体集積回
路では、検出回路を内部に備えることにより入力バッフ
ァ出力状態を直接モニタすることができるため、入力バ
ッファのスレショルド電圧を、半導体集積回路を動作さ
せることなく、簡単、かつ正確に検出することができ
る。また、入力バッファの出力に１つのＰＭＯＳトラン
ジスタのゲートを接続するという、簡単な構成で検出回
路を実現しているため、検出回路を設けたことにより、
半導体集積回路の集積度を損ねることもない。
路では、検出回路を内部に備えることにより入力バッフ
ァ出力状態を直接モニタすることができるため、入力バ
ッファのスレショルド電圧を、半導体集積回路を動作さ
せることなく、簡単、かつ正確に検出することができ
る。また、入力バッファの出力に１つのＰＭＯＳトラン
ジスタのゲートを接続するという、簡単な構成で検出回
路を実現しているため、検出回路を設けたことにより、
半導体集積回路の集積度を損ねることもない。
【００５４】図６は、この発明の第３の実施例である半
導体集積回路の入力バッファ周辺を示す回路図である。
同図に示すように、制御回路５′は内部信号Ｓ５０′を
受け、３種類の制御信号Ｓ５ａ、Ｓ５ｂ及びＳ５ｃをそ
れぞれＮＭＯＳトランジスタ４０、４１及び４２のゲー
トに出力する。なお、内部信号Ｓ５０′としては、専用
の入力端子から直接得られる信号、既存の入力端子Ｐ１
〜Ｐｎのいずれかから得た信号の論理組合せで決定する
信号等が考えられる。
導体集積回路の入力バッファ周辺を示す回路図である。
同図に示すように、制御回路５′は内部信号Ｓ５０′を
受け、３種類の制御信号Ｓ５ａ、Ｓ５ｂ及びＳ５ｃをそ
れぞれＮＭＯＳトランジスタ４０、４１及び４２のゲー
トに出力する。なお、内部信号Ｓ５０′としては、専用
の入力端子から直接得られる信号、既存の入力端子Ｐ１
〜Ｐｎのいずれかから得た信号の論理組合せで決定する
信号等が考えられる。
【００５５】ＮＭＯＳトランジスタ４０は、第１及び第
２の実施例同様、測定用配線７とモニタ用出力端子６と
の間に介挿される。ＮＭＯＳトランジスタ４１は、内部
信号Ｓ１とモニタ用出力端子６との間に介挿される。Ｎ
ＭＯＳトランジスタ４２は、内部信号Ｓ２とモニタ用出
力端子６との間に介挿される。内部信号Ｓ１及びＳ２
は、それぞれ半導体集積回路の実動作時に内部に発生す
る信号である。
２の実施例同様、測定用配線７とモニタ用出力端子６と
の間に介挿される。ＮＭＯＳトランジスタ４１は、内部
信号Ｓ１とモニタ用出力端子６との間に介挿される。Ｎ
ＭＯＳトランジスタ４２は、内部信号Ｓ２とモニタ用出
力端子６との間に介挿される。内部信号Ｓ１及びＳ２
は、それぞれ半導体集積回路の実動作時に内部に発生す
る信号である。
【００５６】なお、他の構成は第１の実施例と同様であ
るため、説明は省略する。
るため、説明は省略する。
【００５７】このような構成の第３の実施例の半導体集
積回路において、まず、制御信号Ｓ５ａのみのＨレベル
出力を指示する内部信号５０′を制御回路５に付与する
ことにより、制御回路５からＨレベルの制御信号Ｓ５
ａ、Ｌレベルの制御信号Ｓ５ｂ及びＳ５ｃを発生させ、
ＮＭＯＳトランジスタ４０をオン、ＮＭＯＳトランジス
タ４１及び４２をオフさせる。この状態で、測定用配線
７に得られる信号がモニタ用出力端子６からモニタ可能
となる。
積回路において、まず、制御信号Ｓ５ａのみのＨレベル
出力を指示する内部信号５０′を制御回路５に付与する
ことにより、制御回路５からＨレベルの制御信号Ｓ５
ａ、Ｌレベルの制御信号Ｓ５ｂ及びＳ５ｃを発生させ、
ＮＭＯＳトランジスタ４０をオン、ＮＭＯＳトランジス
タ４１及び４２をオフさせる。この状態で、測定用配線
７に得られる信号がモニタ用出力端子６からモニタ可能
となる。
【００５８】そして、第１の実施例の半導体集積回路と
同様、測定対象以外の入力バッファＢＦに接続されるす
べての入力ピンに正規のＬレベルを付与し、測定対象の
入力バッファに接続される入力ピンに電源電圧ＶDDから
徐々に低下させる試験電圧を付与しながらモニタ電圧Ｖ
６をモニタし、モニタ電圧Ｖ６のＬレベルから不定レベ
ルに変化した時の入力ピンの試験電圧を測定することに
より、測定対象の入力バッファのＨレベルスレショルド
電圧を検出することができる。
同様、測定対象以外の入力バッファＢＦに接続されるす
べての入力ピンに正規のＬレベルを付与し、測定対象の
入力バッファに接続される入力ピンに電源電圧ＶDDから
徐々に低下させる試験電圧を付与しながらモニタ電圧Ｖ
６をモニタし、モニタ電圧Ｖ６のＬレベルから不定レベ
ルに変化した時の入力ピンの試験電圧を測定することに
より、測定対象の入力バッファのＨレベルスレショルド
電圧を検出することができる。
【００５９】また、測定対象以外の入力バッファＢＦに
接続されるすべての入力ピンに正規のＬレベルを付与
し、測定対象の入力バッファに接続される入力ピンに接
地レベル電圧ＶSSから徐々に上昇させる試験電圧を付与
しながらモニタ電圧Ｖ６をモニタし、モニタ電圧Ｖ６の
不定レベルからＬレベルに変化した時の入力ピンの試験
電圧を測定することにより、測定対象の入力バッファの
Ｌレベルスレショルド電圧を検出することができる。
接続されるすべての入力ピンに正規のＬレベルを付与
し、測定対象の入力バッファに接続される入力ピンに接
地レベル電圧ＶSSから徐々に上昇させる試験電圧を付与
しながらモニタ電圧Ｖ６をモニタし、モニタ電圧Ｖ６の
不定レベルからＬレベルに変化した時の入力ピンの試験
電圧を測定することにより、測定対象の入力バッファの
Ｌレベルスレショルド電圧を検出することができる。
【００６０】加えて、実使用時に、制御信号Ｓ５ａをＬ
レベルに、制御信号Ｓ５ｂ及び制御信号Ｓ５ｃのうち、
一方の制御信号をＨレベルに他方の制御信号をＬレベル
に設定することを指示する内部信号Ｓ５０′を制御回路
５′に出力することにより、モニタ出力端子６から、実
動作時に発生する内部信号Ｓ１あるいはＳ２の出力を可
能にする。このように、モニタ出力端子６を実使用時の
出力端子と兼用可能にすることにより、半導体集積回路
の端子数を減らせることができる。
レベルに、制御信号Ｓ５ｂ及び制御信号Ｓ５ｃのうち、
一方の制御信号をＨレベルに他方の制御信号をＬレベル
に設定することを指示する内部信号Ｓ５０′を制御回路
５′に出力することにより、モニタ出力端子６から、実
動作時に発生する内部信号Ｓ１あるいはＳ２の出力を可
能にする。このように、モニタ出力端子６を実使用時の
出力端子と兼用可能にすることにより、半導体集積回路
の端子数を減らせることができる。
【００６１】
【発明の効果】以上説明したように、この発明の請求項
１記載の半導体集積回路における検出手段は、複数の入
力バッファそれぞれに対応して設けられ、対応の入力バ
ッファの出力のＨ／Ｌレベルでオン／オフが切り換わる
１つのトランジスタを有し、該トランジスタのオン／オ
フに基づき、第１あるいは第２のレベルの信号を検出信
号としてそれぞれ出力し、検出信号判定手段は、複数の
検出信号の少なくとも１つが第１のレベルの場合に第１
の判定信号、前記複数の検出信号のすべてが第２のレベ
ルの場合に第２の判定信号を出力する。
１記載の半導体集積回路における検出手段は、複数の入
力バッファそれぞれに対応して設けられ、対応の入力バ
ッファの出力のＨ／Ｌレベルでオン／オフが切り換わる
１つのトランジスタを有し、該トランジスタのオン／オ
フに基づき、第１あるいは第２のレベルの信号を検出信
号としてそれぞれ出力し、検出信号判定手段は、複数の
検出信号の少なくとも１つが第１のレベルの場合に第１
の判定信号、前記複数の検出信号のすべてが第２のレベ
ルの場合に第２の判定信号を出力する。
【００６２】そこで、入力バッファの出力がＨレベルの
とき、検出信号が第１のレベルとなり、Ｌレベルのと
き、検出信号が第２のレベルになる場合を仮定すると、
測定対象外の入力バッファにはＬレベルの信号を付与
し、測定対象の入力バッファに電圧レベルを変化させな
がら試験信号を付与することにより、測定対象の入力バ
ッファの出力がＨレベルのとき第１の判定信号となり、
測定対象の入力バッファの出力がＬレベルのとき第２の
判定信号とすることができる。
とき、検出信号が第１のレベルとなり、Ｌレベルのと
き、検出信号が第２のレベルになる場合を仮定すると、
測定対象外の入力バッファにはＬレベルの信号を付与
し、測定対象の入力バッファに電圧レベルを変化させな
がら試験信号を付与することにより、測定対象の入力バ
ッファの出力がＨレベルのとき第１の判定信号となり、
測定対象の入力バッファの出力がＬレベルのとき第２の
判定信号とすることができる。
【００６３】その結果、制御信号によりスイッチング手
段を制御し、第１及び第２の判定信号のモニタ用出力端
子への出力可能にして、モニタ用出力端子から得られる
信号をモニタすることにより、測定対象の入力バッファ
の動作特性であるスレショルド電圧を、半導体集積回路
の動作検証を行うことなく、直接測定することができる
ため、入力端子に接続される入力バッファの動作特性が
短時間で正確に測定することができる効果を奏する。
段を制御し、第１及び第２の判定信号のモニタ用出力端
子への出力可能にして、モニタ用出力端子から得られる
信号をモニタすることにより、測定対象の入力バッファ
の動作特性であるスレショルド電圧を、半導体集積回路
の動作検証を行うことなく、直接測定することができる
ため、入力端子に接続される入力バッファの動作特性が
短時間で正確に測定することができる効果を奏する。
【００６４】また、請求項２記載の半導体集積回路は、
内部信号及び他の制御信号を受け、該他の制御信号に従
い、内部信号のモニタ用出力端子への出力の有効／無効
を制御する他のスイッチング手段をさらに備えている。
内部信号及び他の制御信号を受け、該他の制御信号に従
い、内部信号のモニタ用出力端子への出力の有効／無効
を制御する他のスイッチング手段をさらに備えている。
【００６５】したがって、制御信号と他の制御信号によ
り、スイッチング手段及び他のスイッチング手段のう
ち、一方を有効にし他方を無効にすることにより、モニ
タ用出力端子を、判定信号モニタ用と、内部信号出力用
とに使い分けることができる。
り、スイッチング手段及び他のスイッチング手段のう
ち、一方を有効にし他方を無効にすることにより、モニ
タ用出力端子を、判定信号モニタ用と、内部信号出力用
とに使い分けることができる。
【図１】この発明の実施例の半導体集積回路の基本的構
成を示す説明図である。
成を示す説明図である。
【図２】この発明の実施例の半導体集積回路の検出回路
の内部構成を示す回路図である。
の内部構成を示す回路図である。
【図３】この発明の実施例の半導体集積回路の検出回路
の内部構成を示す回路図である。
の内部構成を示す回路図である。
【図４】この発明の第１の実施例の半導体集積回路の入
力バッファ周辺を示す回路図である。
力バッファ周辺を示す回路図である。
【図５】この発明の第２の実施例の半導体集積回路の入
力バッファ周辺を示す回路図である。
力バッファ周辺を示す回路図である。
【図６】この発明の第３の実施例の半導体集積回路の入
力バッファ周辺を示す回路図である。
力バッファ周辺を示す回路図である。
【図７】従来の半導体集積回路の入力バッファ特性の測
定方法を示す説明図である。
定方法を示す説明図である。
３ 検出回路 ４ スッチング回路 ５ 制御回路 ６ モニタ用出力端子 ７ 測定用配線 ＢＦ１〜ＢＦｎ 入力バッファ Ｑ１〜Ｑｎ ＮＭＯＳトランジスタ ＱＰ１〜ＱＰｎ ＰＭＯＳトランジスタ
Claims (2)
- 【請求項１】 複数の入力端子と、 前記複数の入力端子それぞれに対応して設けられ、対応
の前記入力端子に入力部が接続された複数の入力バッフ
ァと、 前記複数の入力バッファそれぞれに対応して設けられ、
対応の前記入力バッファの出力のＨ／Ｌレベルでオン／
オフが切り換わる１つのトランジスタを有し、該トラン
ジスタのオン／オフに基づき、第１あるいは第２のレベ
ルの信号を検出信号としてそれぞれ出力する複数の検出
手段と、 前記複数の検出手段からそれぞれ出力される複数の検出
信号を受け、前記複数の検出信号の少なくとも１つが第
１のレベルの場合に第１の判定信号、前記複数の検出信
号のすべてが第２のレベルの場合に第２の判定信号を出
力する検出信号判定手段と、 モニタ用出力端子と、 内部あるいは外部より得られる制御信号並びに前記第１
及び第２の判定信号を受け、該制御信号に従い、前記第
１及び第２の判定信号の前記モニタ用出力端子への出力
の有効／無効を制御するスイッチング手段とを備えた半
導体集積回路。 - 【請求項２】 内部信号及び他の制御信号を受け、該他
の制御信号に従い、前記内部信号の前記モニタ用出力端
子への出力の有効／無効を制御する他のスイッチング手
段をさらに備えた請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169360A JPH0611547A (ja) | 1992-06-26 | 1992-06-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169360A JPH0611547A (ja) | 1992-06-26 | 1992-06-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0611547A true JPH0611547A (ja) | 1994-01-21 |
Family
ID=15885142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169360A Pending JPH0611547A (ja) | 1992-06-26 | 1992-06-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611547A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
| JPH08114653A (ja) * | 1994-10-14 | 1996-05-07 | Nec Corp | 入力レベル試験回路 |
-
1992
- 1992-06-26 JP JP4169360A patent/JPH0611547A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
| JPH08114653A (ja) * | 1994-10-14 | 1996-05-07 | Nec Corp | 入力レベル試験回路 |
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