JP2001135786A - 半導体装置 - Google Patents
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 複数のチップｉｃ１ａ，ｉｃ２ａ，ｉｃ３ａ
を一体に封止して成るスタックドデバイス４１におい
て、少ないピン数で、かつ１回で、バウンダリスキャン
テストを実行可能とする。 【解決手段】 各チップｉｃ１ａ〜ｉｃ３ａには、コア
ロジックの他にＢＳＲなどのレジスタを搭載し、一方そ
のレジスタの制御を行うＴＡＰＣは第１段目のチップｉ
ｃ１ａのみに設け、バウンダリスキャンテストのテスト
命令・データ出力および入力の信号線ＴＤＯ，ＴＤＩを
チップ間を接続するワイヤーＷＯＩを介してループ状に
接続する。テストに用いる他の信号線ＴＣＫ，ＴＭＳ，
ＴＲＳＴは、前記チップｉｃ１ａが、その出力信号線Ｔ
ＡＰ０〜ＴＡＰ４から分配する。これによって、少ない
ピン数で、かつ１回で、テストを実行できるとともに、
ＴＡＰＣを搭載しないチップｉｃ２ａ，ｉｃ３ａの工数
および面積を削減することができる。
を一体に封止して成るスタックドデバイス４１におい
て、少ないピン数で、かつ１回で、バウンダリスキャン
テストを実行可能とする。 【解決手段】 各チップｉｃ１ａ〜ｉｃ３ａには、コア
ロジックの他にＢＳＲなどのレジスタを搭載し、一方そ
のレジスタの制御を行うＴＡＰＣは第１段目のチップｉ
ｃ１ａのみに設け、バウンダリスキャンテストのテスト
命令・データ出力および入力の信号線ＴＤＯ，ＴＤＩを
チップ間を接続するワイヤーＷＯＩを介してループ状に
接続する。テストに用いる他の信号線ＴＣＫ，ＴＭＳ，
ＴＲＳＴは、前記チップｉｃ１ａが、その出力信号線Ｔ
ＡＰ０〜ＴＡＰ４から分配する。これによって、少ない
ピン数で、かつ１回で、テストを実行できるとともに、
ＴＡＰＣを搭載しないチップｉｃ２ａ，ｉｃ３ａの工数
および面積を削減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体集積
回路チップを一体に封止して成る半導体装置に関し、特
にそのテストを行うための構成に関する。
回路チップを一体に封止して成る半導体装置に関し、特
にそのテストを行うための構成に関する。
【０００２】
【従来の技術】近年、半導体集積回路チップの高集積化
に伴って、ＩＣ，ＬＳＩ等のデバイス（半導体装置）の
ピン数が増加している。一方、これらのデバイスを、基
板に高密度に実装したいという要望があり、パッケージ
の小型化が進んでいる。その結果、テストを行うにあた
って、ピン間隔がテスト用のプローブの直径を下回って
しまい、プリント基板のパターン面から前記プローブを
接触させて測定を行う、従来からの、いわゆるインサー
キット手法を用いることが困難であるという問題が生じ
ている。
に伴って、ＩＣ，ＬＳＩ等のデバイス（半導体装置）の
ピン数が増加している。一方、これらのデバイスを、基
板に高密度に実装したいという要望があり、パッケージ
の小型化が進んでいる。その結果、テストを行うにあた
って、ピン間隔がテスト用のプローブの直径を下回って
しまい、プリント基板のパターン面から前記プローブを
接触させて測定を行う、従来からの、いわゆるインサー
キット手法を用いることが困難であるという問題が生じ
ている。
【０００３】このため、テストパッドの位置を工夫する
などして対応しており、余分な基板スペースが必要とな
り、前記高密度実装の妨げとなっている。また、ＢＧＡ
（Ball Glid Array)パッケージでは、パッケージの裏側
にボール状のリードが並んでおり、表面実装した後で
は、前記プローブを接触させること自体が不可能であ
る。
などして対応しており、余分な基板スペースが必要とな
り、前記高密度実装の妨げとなっている。また、ＢＧＡ
（Ball Glid Array)パッケージでは、パッケージの裏側
にボール状のリードが並んでおり、表面実装した後で
は、前記プローブを接触させること自体が不可能であ
る。
【０００４】特に、複数の半導体集積回路チップを、上
下の積層構造から成る、または多層構造から成る、いわ
ゆるスタックドデバイスや、平面に配置して成る、いわ
ゆるマルチチップモジュールでは、前記高集積化に伴う
ピン数の増加によって、上記問題が顕著である。
下の積層構造から成る、または多層構造から成る、いわ
ゆるスタックドデバイスや、平面に配置して成る、いわ
ゆるマルチチップモジュールでは、前記高集積化に伴う
ピン数の増加によって、上記問題が顕著である。
【０００５】そこで、このような問題を解決するため
に、複数のＩＣパッケージを実装した基板の新しいテス
ト法として、ＪＴＡＧテストまたはＩＥＥＥ１１４９．
１準拠のテストと称されるバウンダリスキャンテスト法
が開発された。そして近年では、マイクロプロッセッサ
の殆どがこのバウンダリスキャンテストに対応してお
り、また周辺回路の一部も対応するようになってきてい
る。バウンダリスキャンテストは、プリント基板に実装
されたＩＣやＬＳＩパッケージデバイスのピンが間違い
なく接続されているか否かを、プリント基板外部のホス
トコンピュータ等のテスターから信号を送って調べる手
法である。
に、複数のＩＣパッケージを実装した基板の新しいテス
ト法として、ＪＴＡＧテストまたはＩＥＥＥ１１４９．
１準拠のテストと称されるバウンダリスキャンテスト法
が開発された。そして近年では、マイクロプロッセッサ
の殆どがこのバウンダリスキャンテストに対応してお
り、また周辺回路の一部も対応するようになってきてい
る。バウンダリスキャンテストは、プリント基板に実装
されたＩＣやＬＳＩパッケージデバイスのピンが間違い
なく接続されているか否かを、プリント基板外部のホス
トコンピュータ等のテスターから信号を送って調べる手
法である。
【０００６】前記バウンダリスキャンテストに対応した
デバイスは、たとえば図６で示すように構成されてお
り、デバイス本来の機能を実現するコアロジック１の他
に、バウンダリスキャンレジスタ（以降、ＢＳＲと略称
する）２と、インストラクションレジスタ３と、バイパ
スレジスタ４と、オプションレジスタ５と、それらを制
御するテストアクセスポート（以降、ＴＡＰと略称す
る）６と、前記ＴＡＰ６を制御するコントローラ（以
降、ＴＡＰＣと略称する）７となどを備えて構成されて
おり、前記コアロジック１自体の構成はどのようなもの
であってもよい。
デバイスは、たとえば図６で示すように構成されてお
り、デバイス本来の機能を実現するコアロジック１の他
に、バウンダリスキャンレジスタ（以降、ＢＳＲと略称
する）２と、インストラクションレジスタ３と、バイパ
スレジスタ４と、オプションレジスタ５と、それらを制
御するテストアクセスポート（以降、ＴＡＰと略称す
る）６と、前記ＴＡＰ６を制御するコントローラ（以
降、ＴＡＰＣと略称する）７となどを備えて構成されて
おり、前記コアロジック１自体の構成はどのようなもの
であってもよい。
【０００７】前記ＴＡＰ６は、コアロジック１に対する
命令やデータおよびテスト結果の入出力を行うシリアル
インタフェイスであり、バウンダリスキャンテストの規
格上、下記の５本の信号線ＴＤＩ，ＴＤＯ，ＴＣＫ，Ｔ
ＭＳ，ＴＲＳＴから成る。ただし、ＴＲＳＴは、オプシ
ョンである。前記ＢＳＲ２は、前記コアロジック１の各
入出力端と対応するピン８との間にそれぞれ介在される
セルと称されるシフトレジスタ２ｓを一連に接続したも
のであり、前記シフトレジスタ２ｓが従来のプローブと
等価な働きをし、前記信号線ＴＤＩ，ＴＤＯとコアロジ
ック１の各入出力端とを接続する。また、前記信号線Ｔ
ＤＩ，ＴＤＯ間には、前記バイパスレジスタ４、インス
トラクションレジスタ３およびオプションレジスタ５が
相互に並列に介在される。
命令やデータおよびテスト結果の入出力を行うシリアル
インタフェイスであり、バウンダリスキャンテストの規
格上、下記の５本の信号線ＴＤＩ，ＴＤＯ，ＴＣＫ，Ｔ
ＭＳ，ＴＲＳＴから成る。ただし、ＴＲＳＴは、オプシ
ョンである。前記ＢＳＲ２は、前記コアロジック１の各
入出力端と対応するピン８との間にそれぞれ介在される
セルと称されるシフトレジスタ２ｓを一連に接続したも
のであり、前記シフトレジスタ２ｓが従来のプローブと
等価な働きをし、前記信号線ＴＤＩ，ＴＤＯとコアロジ
ック１の各入出力端とを接続する。また、前記信号線Ｔ
ＤＩ，ＴＤＯ間には、前記バイパスレジスタ４、インス
トラクションレジスタ３およびオプションレジスタ５が
相互に並列に介在される。
【０００８】前記ＴＤＩは前記コアロジック１に対して
命令やデータをシリアル入力する信号線であり、前記Ｔ
ＤＯは前記コアロジック１からのデータをシリアル出力
する信号線であり、前記ＴＣＫは前記コアロジック１に
固有のシステムクロックとは独立したテスト用のクロッ
クを供給する信号線であり、前記ＴＭＳはテスト動作を
制御する信号線であり、前記ＴＲＳＴは前記ＴＡＰＣを
非同期に初期化する信号線である。これらの５本の信号
線を外部のホストコンピュータで制御することによっ
て、前記バウンダリスキャンテストが可能となってい
る。
命令やデータをシリアル入力する信号線であり、前記Ｔ
ＤＯは前記コアロジック１からのデータをシリアル出力
する信号線であり、前記ＴＣＫは前記コアロジック１に
固有のシステムクロックとは独立したテスト用のクロッ
クを供給する信号線であり、前記ＴＭＳはテスト動作を
制御する信号線であり、前記ＴＲＳＴは前記ＴＡＰＣを
非同期に初期化する信号線である。これらの５本の信号
線を外部のホストコンピュータで制御することによっ
て、前記バウンダリスキャンテストが可能となってい
る。
【０００９】バウンダリスキャンテストの内容について
は、たとえば「ＪＴＡＧテストの基礎と応用」（１９９
８．１２．１、ＣＱ出版社）や、特開平５−３２２９８
８号公報などに示されている。
は、たとえば「ＪＴＡＧテストの基礎と応用」（１９９
８．１２．１、ＣＱ出版社）や、特開平５−３２２９８
８号公報などに示されている。
【００１０】図７は、従来のバウンダリスキャンテスト
の手法を説明するための図である。テスト対象のプリン
ト基板１１上には、複数のデバイスＩＣ１，ＩＣ２，
…，ＩＣｎ（以下、総称するときには参照符ＩＣで示
す）が実装されている。プリント基板１１の辺縁部には
コネクタ１２が搭載されており、このコネクタ１２にホ
ストコンピュータ１３が接続される。
の手法を説明するための図である。テスト対象のプリン
ト基板１１上には、複数のデバイスＩＣ１，ＩＣ２，
…，ＩＣｎ（以下、総称するときには参照符ＩＣで示
す）が実装されている。プリント基板１１の辺縁部には
コネクタ１２が搭載されており、このコネクタ１２にホ
ストコンピュータ１３が接続される。
【００１１】各デバイスＩＣにおいて、前記信号線ＴＣ
Ｋ，ＴＭＳ，ＴＲＳＴに対応するピンは、プリント基板
１１上に形成されたパターンを介して、相互に並列に、
前記コネクタ１２の対応するピンに接続される。一方、
前記信号線ＴＤＩ，ＴＤＯ，に対応するピンは、前段側
のデバイスの信号線ＴＤＯに対応するピンが後段側のデ
バイスの信号線ＴＤＩに対応するピンへと順次縦続接続
されてゆき、また第１段目のデバイスの信号線ＴＤＩに
対応するピンおよび最終段のデバイスの信号線ＴＤＯに
対応するピンは、コネクタ１２の対応するピンに接続さ
れている。
Ｋ，ＴＭＳ，ＴＲＳＴに対応するピンは、プリント基板
１１上に形成されたパターンを介して、相互に並列に、
前記コネクタ１２の対応するピンに接続される。一方、
前記信号線ＴＤＩ，ＴＤＯ，に対応するピンは、前段側
のデバイスの信号線ＴＤＯに対応するピンが後段側のデ
バイスの信号線ＴＤＩに対応するピンへと順次縦続接続
されてゆき、また第１段目のデバイスの信号線ＴＤＩに
対応するピンおよび最終段のデバイスの信号線ＴＤＯに
対応するピンは、コネクタ１２の対応するピンに接続さ
れている。
【００１２】このように構成されたプリント基板１１に
おいて、ホストコンピュータ１３によって各デバイスＩ
Ｃを制御することによって、総てのデバイスＩＣに対し
て一斉に、バウンダリスキャンテストが行われる。な
お、各デバイスＩＣ固有のファンクションテストは、上
記ピンとは異なるピンを使用して、各デバイスＩＣ毎に
個別に、順次行われてゆく。
おいて、ホストコンピュータ１３によって各デバイスＩ
Ｃを制御することによって、総てのデバイスＩＣに対し
て一斉に、バウンダリスキャンテストが行われる。な
お、各デバイスＩＣ固有のファンクションテストは、上
記ピンとは異なるピンを使用して、各デバイスＩＣ毎に
個別に、順次行われてゆく。
【００１３】
【発明が解決しようとする課題】しかしながら、前記ス
タックドデバイスやマルチチップモジュールなどの複数
の半導体集積回路チップを一体に封止して成るデバイス
において、既存のチップをそのまま一体に封止しただけ
では、前記バウンダリスキャンテストを可能にするため
に、各チップ毎に前記５本の信号線が必要となってピン
数が増加し、またそのピン数の増加によって基板上での
テストパターン長が長くなる。また、各チップ数分の回
数だけ、テストを行う必要が生じる。
タックドデバイスやマルチチップモジュールなどの複数
の半導体集積回路チップを一体に封止して成るデバイス
において、既存のチップをそのまま一体に封止しただけ
では、前記バウンダリスキャンテストを可能にするため
に、各チップ毎に前記５本の信号線が必要となってピン
数が増加し、またそのピン数の増加によって基板上での
テストパターン長が長くなる。また、各チップ数分の回
数だけ、テストを行う必要が生じる。
【００１４】本発明の目的は、複数の半導体集積回路チ
ップを一体に封止して成る半導体装置において、少ない
ピン数で、かつ１回でテストを行うことができる半導体
装置を提供することである。
ップを一体に封止して成る半導体装置において、少ない
ピン数で、かつ１回でテストを行うことができる半導体
装置を提供することである。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
複数の半導体集積回路チップを一体に封止して成る半導
体装置において、各チップにおけるコアロジックの各入
出力端にそれぞれ介在されるテスト用レジスタと、各チ
ップに搭載され、該チップをテストするために前記各テ
スト用レジスタを制御する制御回路ならびに該制御回路
に接続されるテスト命令・データの入出力端および前記
テストに使用する信号の入力端とを含み、装置のテスト
命令・データ入力端を第１段目のチップのテスト命令・
データ入力端に接続するとともに、前段側のチップのテ
スト命令・データ出力端を後段側のチップのテスト命令
・データ入力端に縦続接続してゆき、最終段のチップの
テスト命令・データ出力端を前記装置のテスト命令・デ
ータ出力端に接続し、装置の前記テストに使用する信号
の入力端を各チップの対応する信号の入力端に接続する
ことを特徴とする。
複数の半導体集積回路チップを一体に封止して成る半導
体装置において、各チップにおけるコアロジックの各入
出力端にそれぞれ介在されるテスト用レジスタと、各チ
ップに搭載され、該チップをテストするために前記各テ
スト用レジスタを制御する制御回路ならびに該制御回路
に接続されるテスト命令・データの入出力端および前記
テストに使用する信号の入力端とを含み、装置のテスト
命令・データ入力端を第１段目のチップのテスト命令・
データ入力端に接続するとともに、前段側のチップのテ
スト命令・データ出力端を後段側のチップのテスト命令
・データ入力端に縦続接続してゆき、最終段のチップの
テスト命令・データ出力端を前記装置のテスト命令・デ
ータ出力端に接続し、装置の前記テストに使用する信号
の入力端を各チップの対応する信号の入力端に接続する
ことを特徴とする。
【００１６】上記の構成によれば、複数の半導体集積回
路チップを一体に封止して成る半導体装置にバウンダリ
スキャンテストなどのテストを行うにあたって、各チッ
プには、バウンダリスキャンテスト対応チップにおける
ＢＳＲなどのテスト用レジスタおよびＴＡＰＣなどの制
御回路を搭載するとともに、ＴＤＩ，ＴＤＯなどのテス
ト命令・データ入出力端およびＴＣＫ，ＴＭＳ，ＴＲＳ
Ｔなどのテストに使用する信号の入力端を搭載する。
路チップを一体に封止して成る半導体装置にバウンダリ
スキャンテストなどのテストを行うにあたって、各チッ
プには、バウンダリスキャンテスト対応チップにおける
ＢＳＲなどのテスト用レジスタおよびＴＡＰＣなどの制
御回路を搭載するとともに、ＴＤＩ，ＴＤＯなどのテス
ト命令・データ入出力端およびＴＣＫ，ＴＭＳ，ＴＲＳ
Ｔなどのテストに使用する信号の入力端を搭載する。
【００１７】一方、装置のテスト命令・データ入力端を
第１段目のチップのテスト命令・データ入力端に接続
し、また最終段のチップのテスト命令・データ出力端を
前記装置のテスト命令・データ出力端に接続するととも
に、チップ間の接続を利用して、前段側のチップのテス
ト命令・データ出力端を後段側のチップのテスト命令・
データ入力端に装置内で縦続接続してゆき、装置の前記
テストに使用する信号の入力端を各チップの対応する信
号の入力端に接続する。
第１段目のチップのテスト命令・データ入力端に接続
し、また最終段のチップのテスト命令・データ出力端を
前記装置のテスト命令・データ出力端に接続するととも
に、チップ間の接続を利用して、前段側のチップのテス
ト命令・データ出力端を後段側のチップのテスト命令・
データ入力端に装置内で縦続接続してゆき、装置の前記
テストに使用する信号の入力端を各チップの対応する信
号の入力端に接続する。
【００１８】したがって、装置のテスト命令・データ入
力端および出力端ならびにテストに使用する信号の入力
端を必要最小限、たとえば前記バウンダリスキャンテス
トに対応する場合には、４または５ピンとし、少ないピ
ン数でテストを行うことができ、基板上でのテストパタ
ーン長を短くすることができる。また、１回でテストを
行うことができる。
力端および出力端ならびにテストに使用する信号の入力
端を必要最小限、たとえば前記バウンダリスキャンテス
トに対応する場合には、４または５ピンとし、少ないピ
ン数でテストを行うことができ、基板上でのテストパタ
ーン長を短くすることができる。また、１回でテストを
行うことができる。
【００１９】また、本発明の半導体装置は、複数の半導
体集積回路チップを一体に封止して成る半導体装置にお
いて、各チップにおけるコアロジックの各入出力端にそ
れぞれ介在されるテスト用レジスタと、各チップに搭載
され、該チップをテストするために前記各テスト用レジ
スタを制御する制御回路ならびに該制御回路に接続され
るテスト命令・データの入出力端および該制御回路に接
続される前記テストに使用する信号の入力端とを含み、
装置のテスト命令・データ入力端を第１段目のチップの
テスト命令・データ入力端に接続し、各チップのテスト
命令・データ出力端を装置の対応する各出力端に接続す
るとともに、該出力端を介して後段側のチップのテスト
命令・データ入力端に縦続接続してゆき、装置の前記テ
ストに使用する信号の入力端を各チップの対応する信号
の入出力端に接続することを特徴とする。
体集積回路チップを一体に封止して成る半導体装置にお
いて、各チップにおけるコアロジックの各入出力端にそ
れぞれ介在されるテスト用レジスタと、各チップに搭載
され、該チップをテストするために前記各テスト用レジ
スタを制御する制御回路ならびに該制御回路に接続され
るテスト命令・データの入出力端および該制御回路に接
続される前記テストに使用する信号の入力端とを含み、
装置のテスト命令・データ入力端を第１段目のチップの
テスト命令・データ入力端に接続し、各チップのテスト
命令・データ出力端を装置の対応する各出力端に接続す
るとともに、該出力端を介して後段側のチップのテスト
命令・データ入力端に縦続接続してゆき、装置の前記テ
ストに使用する信号の入力端を各チップの対応する信号
の入出力端に接続することを特徴とする。
【００２０】上記の構成によれば、複数の半導体集積回
路チップを一体に封止して成る半導体装置にバウンダリ
スキャンテストなどのテストを行うにあたって、各チッ
プには、バウンダリスキャンテスト対応チップにおける
ＢＳＲなどのテスト用レジスタおよびＴＡＰＣなどの制
御回路を搭載するとともに、ＴＤＩ，ＴＤＯなどのテス
ト命令・データ入出力端およびＴＣＫ，ＴＭＳ，ＴＲＳ
Ｔなどのテストに使用する信号の入力端を搭載する。
路チップを一体に封止して成る半導体装置にバウンダリ
スキャンテストなどのテストを行うにあたって、各チッ
プには、バウンダリスキャンテスト対応チップにおける
ＢＳＲなどのテスト用レジスタおよびＴＡＰＣなどの制
御回路を搭載するとともに、ＴＤＩ，ＴＤＯなどのテス
ト命令・データ入出力端およびＴＣＫ，ＴＭＳ，ＴＲＳ
Ｔなどのテストに使用する信号の入力端を搭載する。
【００２１】一方、装置のテスト命令・データ入力端を
第１段目のチップのテスト命令・データ入力端に接続
し、また各チップのテスト命令・データ出力端を前記装
置のテスト命令・データ出力端にそれぞれ接続するとと
もに、直接チップ間の接続を行えないために、前段側の
チップのテスト命令・データ出力端を前記装置の出力端
を介して後段側のチップのテスト命令・データ入力端に
縦続接続してゆき、装置の前記テストに使用する信号の
入力端を各チップの対応する信号の入力端に接続する。
第１段目のチップのテスト命令・データ入力端に接続
し、また各チップのテスト命令・データ出力端を前記装
置のテスト命令・データ出力端にそれぞれ接続するとと
もに、直接チップ間の接続を行えないために、前段側の
チップのテスト命令・データ出力端を前記装置の出力端
を介して後段側のチップのテスト命令・データ入力端に
縦続接続してゆき、装置の前記テストに使用する信号の
入力端を各チップの対応する信号の入力端に接続する。
【００２２】したがって、直接チップ間の接続を行えな
い場合に、装置のテスト命令・データ出力端はチップ数
分必要となるけれども、装置のテスト命令・データ入力
端ならびにテストに使用する信号の入力端を必要最小
限、たとえば前記バウンダリスキャンテストに対応する
場合には、３または４ピンとし、少ないピン数でテスト
を行うことができ、基板上でのテストパターン長を短く
することができる。また、１回でテストを行うことがで
きる。
い場合に、装置のテスト命令・データ出力端はチップ数
分必要となるけれども、装置のテスト命令・データ入力
端ならびにテストに使用する信号の入力端を必要最小
限、たとえば前記バウンダリスキャンテストに対応する
場合には、３または４ピンとし、少ないピン数でテスト
を行うことができ、基板上でのテストパターン長を短く
することができる。また、１回でテストを行うことがで
きる。
【００２３】さらにまた、本発明の半導体装置は、複数
の半導体集積回路チップを一体に封止して成る半導体装
置において、各チップにおけるコアロジックの各入出力
端にそれぞれ介在されるテスト用レジスタと、第１段目
のチップに搭載され、チップをテストするために前記各
テスト用レジスタを制御する制御回路ならびに該制御回
路に接続されるテスト命令・データの中継入出力端およ
び該制御回路から出力される前記テストに使用する信号
の出力端とを含み、装置のテスト命令・データ入力端お
よび出力端を前記第１段目のチップのテスト命令・デー
タ入力端および出力端にそれぞれ接続し、該第１段目の
チップの前記中継出力端を次段のチップのテスト命令・
データ入力端に接続し、以降前段側のチップのテスト命
令・データ出力端を後段側のチップのテスト命令・デー
タ入力端に縦続接続してゆき、最終段のチップのテスト
命令・データ出力端を前記第１段目のチップの中継入力
端に接続してループを形成するとともに、該第１段目の
チップの前記テストに使用する信号の出力端を残余のチ
ップにおける前記テストに使用する信号の入力端に接続
することを特徴とする。
の半導体集積回路チップを一体に封止して成る半導体装
置において、各チップにおけるコアロジックの各入出力
端にそれぞれ介在されるテスト用レジスタと、第１段目
のチップに搭載され、チップをテストするために前記各
テスト用レジスタを制御する制御回路ならびに該制御回
路に接続されるテスト命令・データの中継入出力端およ
び該制御回路から出力される前記テストに使用する信号
の出力端とを含み、装置のテスト命令・データ入力端お
よび出力端を前記第１段目のチップのテスト命令・デー
タ入力端および出力端にそれぞれ接続し、該第１段目の
チップの前記中継出力端を次段のチップのテスト命令・
データ入力端に接続し、以降前段側のチップのテスト命
令・データ出力端を後段側のチップのテスト命令・デー
タ入力端に縦続接続してゆき、最終段のチップのテスト
命令・データ出力端を前記第１段目のチップの中継入力
端に接続してループを形成するとともに、該第１段目の
チップの前記テストに使用する信号の出力端を残余のチ
ップにおける前記テストに使用する信号の入力端に接続
することを特徴とする。
【００２４】上記の構成によれば、複数の半導体集積回
路チップを一体に封止して成る半導体装置にバウンダリ
スキャンテストなどのテストを行うにあたって、各チッ
プには、バウンダリスキャンテスト対応チップにおける
ＢＳＲなどのテスト用レジスタを搭載するとともに、Ｔ
ＤＩ，ＴＤＯなどのテスト命令・データ入出力端および
ＴＣＫ，ＴＭＳ，ＴＲＳＴなどのテストに使用する信号
の入力端を搭載する。
路チップを一体に封止して成る半導体装置にバウンダリ
スキャンテストなどのテストを行うにあたって、各チッ
プには、バウンダリスキャンテスト対応チップにおける
ＢＳＲなどのテスト用レジスタを搭載するとともに、Ｔ
ＤＩ，ＴＤＯなどのテスト命令・データ入出力端および
ＴＣＫ，ＴＭＳ，ＴＲＳＴなどのテストに使用する信号
の入力端を搭載する。
【００２５】一方、ＴＡＰＣなどの制御回路を第１段目
のチップにのみ搭載する。これに合わせて、該第１段目
のチップには、テスト命令・データの中継入出力端およ
び該制御回路から出力される前記テストに使用する信号
の出力端を搭載し、前記テストに使用する信号は、チッ
プ間の接続を利用して、該第１段目のチップから残余の
チップに配分する。また、テスト命令・データに対して
は、チップ間の接続を利用して、第１段目のチップの中
継出力端を次段のチップのテスト命令・データ入力端に
接続し、以降前段側のチップのテスト命令・データ出力
端を後段側のチップのテスト命令・データ入力端に縦続
接続してゆき、最終段のチップのテスト命令・データ出
力端を前記第１段目のチップの中継入力端に接続してル
ープを形成することによって、各チップに供給する。
のチップにのみ搭載する。これに合わせて、該第１段目
のチップには、テスト命令・データの中継入出力端およ
び該制御回路から出力される前記テストに使用する信号
の出力端を搭載し、前記テストに使用する信号は、チッ
プ間の接続を利用して、該第１段目のチップから残余の
チップに配分する。また、テスト命令・データに対して
は、チップ間の接続を利用して、第１段目のチップの中
継出力端を次段のチップのテスト命令・データ入力端に
接続し、以降前段側のチップのテスト命令・データ出力
端を後段側のチップのテスト命令・データ入力端に縦続
接続してゆき、最終段のチップのテスト命令・データ出
力端を前記第１段目のチップの中継入力端に接続してル
ープを形成することによって、各チップに供給する。
【００２６】したがって、装置のテスト命令・データ入
力端および出力端ならびにテストに使用する信号の入力
端を必要最小限、たとえば前記バウンダリスキャンテス
トに対応する場合には、４または５ピンとし、少ないピ
ン数でテストを行うことができ、基板上でのテストパタ
ーン長を短くすることができる。また、１回でテストを
行うことができる。さらにまた、複数のチップに共用さ
れる制御回路は第１段目のチップのみに形成すればよ
く、残余のチップのゲート数を抑えてチップ面積を縮小
することができるとともに、工数を削減することができ
る。
力端および出力端ならびにテストに使用する信号の入力
端を必要最小限、たとえば前記バウンダリスキャンテス
トに対応する場合には、４または５ピンとし、少ないピ
ン数でテストを行うことができ、基板上でのテストパタ
ーン長を短くすることができる。また、１回でテストを
行うことができる。さらにまた、複数のチップに共用さ
れる制御回路は第１段目のチップのみに形成すればよ
く、残余のチップのゲート数を抑えてチップ面積を縮小
することができるとともに、工数を削減することができ
る。
【００２７】
【発明の実施の形態】本発明の実施の一形態について、
図１および図２ならびに前記図６に基づいて説明すれば
以下のとおりである。
図１および図２ならびに前記図６に基づいて説明すれば
以下のとおりである。
【００２８】図１は、本発明の実施の一形態の半導体装
置であるスタックドデバイス２１内の電気回路図であ
る。このスタックドデバイス２１内には、複数のチップ
ｉｃ１，ｉｃ２，ｉｃ３（以下、総称するときには参照
符ｉｃで示す）が相互に一体で封止されている。各チッ
プｉｃは、ともに前記図６で示すデバイス本来の機能を
実現するコアロジック１の他に、前記ＢＳＲ２と、イン
ストラクションレジスタ３と、バイパスレジスタ４と、
オプションレジスタ５と、それらを制御するＴＡＰ６
と、前記ＴＡＰ６を制御するＴＡＰＣ７となどを備えて
構成されており、前記コアロジック１自体の構成はどの
ようなものであってもよい。
置であるスタックドデバイス２１内の電気回路図であ
る。このスタックドデバイス２１内には、複数のチップ
ｉｃ１，ｉｃ２，ｉｃ３（以下、総称するときには参照
符ｉｃで示す）が相互に一体で封止されている。各チッ
プｉｃは、ともに前記図６で示すデバイス本来の機能を
実現するコアロジック１の他に、前記ＢＳＲ２と、イン
ストラクションレジスタ３と、バイパスレジスタ４と、
オプションレジスタ５と、それらを制御するＴＡＰ６
と、前記ＴＡＰ６を制御するＴＡＰＣ７となどを備えて
構成されており、前記コアロジック１自体の構成はどの
ようなものであってもよい。
【００２９】各チップｉｃにおいて、前記信号線ＴＣ
Ｋ，ＴＭＳ，ＴＲＳＴに対応するパッドＡＣ，ＡＭ，Ａ
Ｒは、ワイヤーＷＣ，ＷＭ，ＷＲを介して、相互に並列
に、該スタックドデバイス２１の対応するピンＢＣ，Ｂ
Ｍ，ＢＲにそれぞれ接続される。一方、前記信号線ＴＤ
Ｉ，ＴＤＯに対応するパッドＡＩ，ＡＯは、チップ間を
接続するワイヤーＷＯＩを介して、前段側のデバイスの
信号線ＴＤＯに対応するパッドＡＯが後段側のデバイス
の信号線ＴＤＩに対応するパッドＡＩへと順次縦続接続
されてゆき、また第１段目のチップｉｃ１の信号線ＴＤ
Ｉに対応するパッドＡＩおよび最終段のチップｉｃ３の
信号線ＴＤＯに対応するパッドＡＯは、対応するピンＢ
Ｉ，ＢＯにそれぞれ接続されている。
Ｋ，ＴＭＳ，ＴＲＳＴに対応するパッドＡＣ，ＡＭ，Ａ
Ｒは、ワイヤーＷＣ，ＷＭ，ＷＲを介して、相互に並列
に、該スタックドデバイス２１の対応するピンＢＣ，Ｂ
Ｍ，ＢＲにそれぞれ接続される。一方、前記信号線ＴＤ
Ｉ，ＴＤＯに対応するパッドＡＩ，ＡＯは、チップ間を
接続するワイヤーＷＯＩを介して、前段側のデバイスの
信号線ＴＤＯに対応するパッドＡＯが後段側のデバイス
の信号線ＴＤＩに対応するパッドＡＩへと順次縦続接続
されてゆき、また第１段目のチップｉｃ１の信号線ＴＤ
Ｉに対応するパッドＡＩおよび最終段のチップｉｃ３の
信号線ＴＤＯに対応するパッドＡＯは、対応するピンＢ
Ｉ，ＢＯにそれぞれ接続されている。
【００３０】同様に、通常のコアロジック１のための信
号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡＤ４，ＰＡＤ
５，ＰＡＤ６に対応するパッドＡ１，Ａ２，Ａ３；Ａ
４，Ａ５，Ａ６は、チップ間を接続するワイヤーＷ４
１，Ｗ５２，Ｗ６３をそれぞれ介して、相互に並列に、
前段側のチップの出力信号線ＰＡＤ４，ＰＡＤ５，ＰＡ
Ｄ６に対応するパッドＡ４，Ａ５，Ａ６が後段側のチッ
プの入力信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３に対応す
るパッドＡ１，Ａ２，Ａ３へと接続され、また第１段目
のチップｉｃ１の入力信号線ＰＡＤ１，ＰＡＤ２，ＰＡ
Ｄ３に対応するパッドＡ１，Ａ２，Ａ３および最終段の
チップｉｃ３の出力信号線ＰＡＤ４，ＰＡＤ５，ＰＡＤ
６に対応するパッドＡ４，Ａ５，Ａ６は、ワイヤーＷ
１，Ｗ２，Ｗ３；Ｗ４，Ｗ５，Ｗ６をそれぞれ介して、
相互に並列に、対応するピンＢ１，Ｂ２，Ｂ３；Ｂ４，
Ｂ５，Ｂ６にそれぞれ接続されている。
号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡＤ４，ＰＡＤ
５，ＰＡＤ６に対応するパッドＡ１，Ａ２，Ａ３；Ａ
４，Ａ５，Ａ６は、チップ間を接続するワイヤーＷ４
１，Ｗ５２，Ｗ６３をそれぞれ介して、相互に並列に、
前段側のチップの出力信号線ＰＡＤ４，ＰＡＤ５，ＰＡ
Ｄ６に対応するパッドＡ４，Ａ５，Ａ６が後段側のチッ
プの入力信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３に対応す
るパッドＡ１，Ａ２，Ａ３へと接続され、また第１段目
のチップｉｃ１の入力信号線ＰＡＤ１，ＰＡＤ２，ＰＡ
Ｄ３に対応するパッドＡ１，Ａ２，Ａ３および最終段の
チップｉｃ３の出力信号線ＰＡＤ４，ＰＡＤ５，ＰＡＤ
６に対応するパッドＡ４，Ａ５，Ａ６は、ワイヤーＷ
１，Ｗ２，Ｗ３；Ｗ４，Ｗ５，Ｗ６をそれぞれ介して、
相互に並列に、対応するピンＢ１，Ｂ２，Ｂ３；Ｂ４，
Ｂ５，Ｂ６にそれぞれ接続されている。
【００３１】このように構成されたスタックドデバイス
２１は、前記図７で示すデバイスＩＣ１やＩＣ２とし
て、テスト対象のプリント基板１１上に搭載され、前記
ホストコンピュータ１３によって各チップのＴＡＰ６を
制御することによって、該スタックドデバイス２１内の
総てのチップｉｃに対して一斉に、バウンダリスキャン
テストが行われる。なお、各チップｉｃ固有のファンク
ションテストは、前記ピンＢ１〜Ｂ６などを使用して、
各チップｉｃ毎に個別に、順次行われてゆく。
２１は、前記図７で示すデバイスＩＣ１やＩＣ２とし
て、テスト対象のプリント基板１１上に搭載され、前記
ホストコンピュータ１３によって各チップのＴＡＰ６を
制御することによって、該スタックドデバイス２１内の
総てのチップｉｃに対して一斉に、バウンダリスキャン
テストが行われる。なお、各チップｉｃ固有のファンク
ションテストは、前記ピンＢ１〜Ｂ６などを使用して、
各チップｉｃ毎に個別に、順次行われてゆく。
【００３２】このようにして、デバイスのテスト命令・
データ入力ピンＢＩおよび出力ピンＢＯならびにテスト
に使用する信号の入力ピンＢＣ，ＢＭ，ＢＲを必要最小
限の４（ＢＲを省略した場合）または５ピンとし、少な
いピン数でテストを行うことができ、プリント基板１１
上でのテストパターン長を短くすることができる。ま
た、１回でテストを行うことができる。
データ入力ピンＢＩおよび出力ピンＢＯならびにテスト
に使用する信号の入力ピンＢＣ，ＢＭ，ＢＲを必要最小
限の４（ＢＲを省略した場合）または５ピンとし、少な
いピン数でテストを行うことができ、プリント基板１１
上でのテストパターン長を短くすることができる。ま
た、１回でテストを行うことができる。
【００３３】図２は、前記スタックドデバイス２１の一
構造例を示す断面図である。なお、前記図１では、チッ
プは、ｉｃ１，ｉｃ２，ｉｃ３の３つであったけれど
も、説明の簡略化のために、この図２ではチップは２つ
とする。該スタックドデバイス２１は、基板２２の一方
面側に、２つのチップｉｃ１，ｉｃ２が積層されて構成
され、前記基板２２の他方面側に、半田バンプ２３がマ
トリクス状に配列されたＢＧＡ構造の半導体装置であ
る。各チップｉｃ１，ｉｃ２は、基板２２上のパッド
と、ワイヤーＷによってそれぞれ接続されており、該基
板２２上のパターンを介して、前記半田バンプ２３と接
続されている。各チップｉｃ１，ｉｃ２は、モールド樹
脂２４によって、相互に一体で気密に封止されている。
構造例を示す断面図である。なお、前記図１では、チッ
プは、ｉｃ１，ｉｃ２，ｉｃ３の３つであったけれど
も、説明の簡略化のために、この図２ではチップは２つ
とする。該スタックドデバイス２１は、基板２２の一方
面側に、２つのチップｉｃ１，ｉｃ２が積層されて構成
され、前記基板２２の他方面側に、半田バンプ２３がマ
トリクス状に配列されたＢＧＡ構造の半導体装置であ
る。各チップｉｃ１，ｉｃ２は、基板２２上のパッド
と、ワイヤーＷによってそれぞれ接続されており、該基
板２２上のパターンを介して、前記半田バンプ２３と接
続されている。各チップｉｃ１，ｉｃ２は、モールド樹
脂２４によって、相互に一体で気密に封止されている。
【００３４】このように、このスタックドデバイス２１
では、基板２２の一方面側に２つのチップｉｃ１，ｉｃ
２が積層されており、前記ワイヤーＷＯＩやワイヤーＷ
４１，Ｗ５２，Ｗ６３によってチップｉｃ１，ｉｃ２間
の接続が可能となっている。
では、基板２２の一方面側に２つのチップｉｃ１，ｉｃ
２が積層されており、前記ワイヤーＷＯＩやワイヤーＷ
４１，Ｗ５２，Ｗ６３によってチップｉｃ１，ｉｃ２間
の接続が可能となっている。
【００３５】本発明の実施の他の形態について、図３お
よび図４ならびに前記図６に基づいて説明すれば以下の
とおりである。
よび図４ならびに前記図６に基づいて説明すれば以下の
とおりである。
【００３６】図３は、本発明の実施の他の形態の半導体
装置であるスタックドデバイス３１内の電気回路図であ
る。このスタックドデバイス３１は、上述のスタックド
デバイス２１に類似し、対応する部分には同一の参照符
号を付して、その説明を省略する。２つのチップｉｃ
１，ｉｃ２は、ともに前記図６および図１と同様に、デ
バイス本来の機能を実現するコアロジック１の他に、前
記ＢＳＲ２と、インストラクションレジスタ３と、バイ
パスレジスタ４と、オプションレジスタ５と、それらを
制御するＴＡＰ６と、前記ＴＡＰ６を制御するＴＡＰＣ
７となどを備えて構成されている。
装置であるスタックドデバイス３１内の電気回路図であ
る。このスタックドデバイス３１は、上述のスタックド
デバイス２１に類似し、対応する部分には同一の参照符
号を付して、その説明を省略する。２つのチップｉｃ
１，ｉｃ２は、ともに前記図６および図１と同様に、デ
バイス本来の機能を実現するコアロジック１の他に、前
記ＢＳＲ２と、インストラクションレジスタ３と、バイ
パスレジスタ４と、オプションレジスタ５と、それらを
制御するＴＡＰ６と、前記ＴＡＰ６を制御するＴＡＰＣ
７となどを備えて構成されている。
【００３７】各チップｉｃにおいて、前記信号線ＴＣ
Ｋ，ＴＭＳ，ＴＲＳＴに対応するパッドＡＣ，ＡＭ，Ａ
Ｒは、ワイヤーＷＣ，ＷＭ，ＷＲを介して、相互に並列
に、該スタックドデバイス３１の対応するピンＢＣ，Ｂ
Ｍ，ＢＲにそれぞれ接続される。また、前記信号線ＴＤ
Ｏに対応するパッドＡＯは、ワイヤーＷＯを介して、各
チップｉｃ１，ｉｃ２毎に個別に設けられたピンＢＯに
それぞれ接続されており、バウンダリスキャンテスト出
力が、シリアルでそれぞれ出力される。一方、前記信号
線ＴＤＩに対応するパッドＡＩにおいて、第１段目のチ
ップｉｃ１の信号線ＴＤＩに対応するパッドＡＩは、ワ
イヤーＷＩを介して、対応するピンＢＩに接続されてい
るのに対して、後段のチップｉｃ２の信号線ＴＤＩに対
応するパッドＡＩは、ワイヤーＷＯＩを介して、前段の
チップｉｃ１の信号線ＴＤＯに対応するピンＢＯに接続
されている。
Ｋ，ＴＭＳ，ＴＲＳＴに対応するパッドＡＣ，ＡＭ，Ａ
Ｒは、ワイヤーＷＣ，ＷＭ，ＷＲを介して、相互に並列
に、該スタックドデバイス３１の対応するピンＢＣ，Ｂ
Ｍ，ＢＲにそれぞれ接続される。また、前記信号線ＴＤ
Ｏに対応するパッドＡＯは、ワイヤーＷＯを介して、各
チップｉｃ１，ｉｃ２毎に個別に設けられたピンＢＯに
それぞれ接続されており、バウンダリスキャンテスト出
力が、シリアルでそれぞれ出力される。一方、前記信号
線ＴＤＩに対応するパッドＡＩにおいて、第１段目のチ
ップｉｃ１の信号線ＴＤＩに対応するパッドＡＩは、ワ
イヤーＷＩを介して、対応するピンＢＩに接続されてい
るのに対して、後段のチップｉｃ２の信号線ＴＤＩに対
応するパッドＡＩは、ワイヤーＷＯＩを介して、前段の
チップｉｃ１の信号線ＴＤＯに対応するピンＢＯに接続
されている。
【００３８】また、各チップｉｃの通常のコアロジック
１のための信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡ
Ｄ４，ＰＡＤ５，ＰＡＤ６に対応するパッドＡ１，Ａ
２，Ａ３；Ａ４，Ａ５，Ａ６は、ワイヤーＷ１，Ｗ２，
Ｗ３；Ｗ４，Ｗ５，Ｗ６をそれぞれ介して、相互に並列
に、個別に設けられたピンＢ１，Ｂ２，Ｂ３；Ｂ４，Ｂ
５，Ｂ６にそれぞれ接続されている。
１のための信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡ
Ｄ４，ＰＡＤ５，ＰＡＤ６に対応するパッドＡ１，Ａ
２，Ａ３；Ａ４，Ａ５，Ａ６は、ワイヤーＷ１，Ｗ２，
Ｗ３；Ｗ４，Ｗ５，Ｗ６をそれぞれ介して、相互に並列
に、個別に設けられたピンＢ１，Ｂ２，Ｂ３；Ｂ４，Ｂ
５，Ｂ６にそれぞれ接続されている。
【００３９】このようにして、チップ間が直接接続でき
ない場合にも、ピンＢＯを介してチップ間を接続するこ
とによって、デバイスのテスト命令・データ出力ピンＢ
Ｏは各チップｉｃ１，ｉｃ２毎に個別に必要となるけれ
ども、残余のテスト命令・データ入力ピンＢＩおよびテ
ストに使用する信号の入力ピンＢＣ，ＢＭ，ＢＲを必要
最小限の３（ＢＲを省略した場合）または４ピンとし、
少ないピン数でテストを行うことができ、プリント基板
１１上でのテストパターン長を短くすることができる。
また、１回でテストを行うことができる。
ない場合にも、ピンＢＯを介してチップ間を接続するこ
とによって、デバイスのテスト命令・データ出力ピンＢ
Ｏは各チップｉｃ１，ｉｃ２毎に個別に必要となるけれ
ども、残余のテスト命令・データ入力ピンＢＩおよびテ
ストに使用する信号の入力ピンＢＣ，ＢＭ，ＢＲを必要
最小限の３（ＢＲを省略した場合）または４ピンとし、
少ないピン数でテストを行うことができ、プリント基板
１１上でのテストパターン長を短くすることができる。
また、１回でテストを行うことができる。
【００４０】図４は、前記スタックドデバイス３１の一
構造例を示す断面図である。該スタックドデバイス３１
は、基板３２の表裏両面に、各チップｉｃ２，ｉｃ１が
それぞれ貼合わせられ、一対の両側部からピン３３がそ
れぞれ１列に配列されて形成されるＤＩＬ（Dual In Li
ne）構造の半導体装置である。したがって、前記のよう
に、それぞれ基板３２の表裏各面側となるチップｉｃ
２，ｉｃ１間をワイヤーによって接続できないので、前
記のようにテスト命令・データ出力ピンＢＯを介して接
続される。各チップｉｃ１，ｉｃ２は、モールド樹脂２
４によって、相互に一体で気密に封止されている。
構造例を示す断面図である。該スタックドデバイス３１
は、基板３２の表裏両面に、各チップｉｃ２，ｉｃ１が
それぞれ貼合わせられ、一対の両側部からピン３３がそ
れぞれ１列に配列されて形成されるＤＩＬ（Dual In Li
ne）構造の半導体装置である。したがって、前記のよう
に、それぞれ基板３２の表裏各面側となるチップｉｃ
２，ｉｃ１間をワイヤーによって接続できないので、前
記のようにテスト命令・データ出力ピンＢＯを介して接
続される。各チップｉｃ１，ｉｃ２は、モールド樹脂２
４によって、相互に一体で気密に封止されている。
【００４１】本発明の実施のさらに他の形態について、
図５および前記図２ならびに前記図６に基づいて説明す
れば以下のとおりである。
図５および前記図２ならびに前記図６に基づいて説明す
れば以下のとおりである。
【００４２】図５は、本発明の実施のさらに他の形態の
半導体装置であるスタックドデバイス４１内の電気回路
図である。このスタックドデバイス４１は、上述のスタ
ックドデバイス２１，３１に類似し、対応する部分には
同一の参照符号を付して、その説明を省略する。このス
タックドデバイス４１で用いられるチップｉｃ１ａ；ｉ
ｃ２ａ，ｉｃ３ａは、前記図６を参照して、デバイス本
来の機能を実現するコアロジック１の他に、前記ＢＳＲ
２およびＴＡＰ６をそれぞれ備えている点は、前述のチ
ップｉｃ１，ｉｃ２，ｉｃ３と同様であるけれども、第
２段目以降のチップｉｃ２ａ，ｉｃ３ａにはＴＡＰＣ７
ならびにインストラクションレジスタ３、バイパスレジ
スタ４およびオプションレジスタ５等は設けられておら
ず、第１段目のチップｉｃ１ａのみに設けられている点
で異なる。
半導体装置であるスタックドデバイス４１内の電気回路
図である。このスタックドデバイス４１は、上述のスタ
ックドデバイス２１，３１に類似し、対応する部分には
同一の参照符号を付して、その説明を省略する。このス
タックドデバイス４１で用いられるチップｉｃ１ａ；ｉ
ｃ２ａ，ｉｃ３ａは、前記図６を参照して、デバイス本
来の機能を実現するコアロジック１の他に、前記ＢＳＲ
２およびＴＡＰ６をそれぞれ備えている点は、前述のチ
ップｉｃ１，ｉｃ２，ｉｃ３と同様であるけれども、第
２段目以降のチップｉｃ２ａ，ｉｃ３ａにはＴＡＰＣ７
ならびにインストラクションレジスタ３、バイパスレジ
スタ４およびオプションレジスタ５等は設けられておら
ず、第１段目のチップｉｃ１ａのみに設けられている点
で異なる。
【００４３】このため、チップｉｃ１ａには、信号線Ｔ
ＤＩ，ＴＤＯの中継信号線ＴＤＩａ，ＴＤＯａおよび前
記信号線ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応する出力信号
線ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４
が設けられている。また、チップｉｃ２ａ，ｉｃ３ａに
は、前記信号線ＴＤＩとともに、前記信号線ＴＡＰ０，
ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４が設けられて
いる。
ＤＩ，ＴＤＯの中継信号線ＴＤＩａ，ＴＤＯａおよび前
記信号線ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応する出力信号
線ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４
が設けられている。また、チップｉｃ２ａ，ｉｃ３ａに
は、前記信号線ＴＤＩとともに、前記信号線ＴＡＰ０，
ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４が設けられて
いる。
【００４４】第１段目のチップｉｃ１ａにおいて、前記
信号線ＴＤＩ，ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応するパ
ッドＡＩ，ＡＣ，ＡＭ，ＡＲは、ワイヤーＷＩ，ＷＣ，
ＷＭ，ＷＲを介して、相互に並列に、該スタックドデバ
イス４１の対応するピンＢＩ，ＢＣ，ＢＭ，ＢＲにそれ
ぞれ接続される。また、前記中継信号線ＴＤＯａに対応
するパッドＡＯａは、ワイヤーＷＯを介して、ピンＢＯ
に接続される。
信号線ＴＤＩ，ＴＣＫ，ＴＭＳ，ＴＲＳＴに対応するパ
ッドＡＩ，ＡＣ，ＡＭ，ＡＲは、ワイヤーＷＩ，ＷＣ，
ＷＭ，ＷＲを介して、相互に並列に、該スタックドデバ
イス４１の対応するピンＢＩ，ＢＣ，ＢＭ，ＢＲにそれ
ぞれ接続される。また、前記中継信号線ＴＤＯａに対応
するパッドＡＯａは、ワイヤーＷＯを介して、ピンＢＯ
に接続される。
【００４５】一方、信号線ＴＡＰ０，ＴＡＰ１，ＴＡＰ
２，ＴＡＰ３，ＴＡＰ４に対応するパッドＣ０，Ｃ１，
Ｃ２，Ｃ３，Ｃ４は、チップ間を接続するワイヤーＷ１
０，Ｗ１１，Ｗ１２，Ｗ１３，Ｗ１４を介して、相互に
並列に、チップｉｃ２ａ，ｉｃ３ａの対応する信号線Ｔ
ＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４のパ
ッドＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４にそれぞれ接続され
る。
２，ＴＡＰ３，ＴＡＰ４に対応するパッドＣ０，Ｃ１，
Ｃ２，Ｃ３，Ｃ４は、チップ間を接続するワイヤーＷ１
０，Ｗ１１，Ｗ１２，Ｗ１３，Ｗ１４を介して、相互に
並列に、チップｉｃ２ａ，ｉｃ３ａの対応する信号線Ｔ
ＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４のパ
ッドＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４にそれぞれ接続され
る。
【００４６】また、信号線ＴＤＯに対応するパッドＡＯ
は、チップ間を接続するワイヤーＷＯＩを介して、チッ
プｉｃ２ａの信号線ＴＤＩに対応するパッドＡＩに接続
され、同様に、チップｉｃ２の信号線ＴＤＯに対応する
パッドＡＯは、チップ間を接続するワイヤーＷＯＩを介
して、チップｉｃ３ａの信号線ＴＤＩに対応するパッド
ＡＩに接続される。そして、チップｉｃ３ａの信号線Ｔ
ＤＯに対応するパッドＡＯは、チップ間を接続するワイ
ヤーＷＯＩを介して、チップｉｃ１ａの信号線ＴＤＩａ
に対応するパッドＡＩａに接続されている。こうして、
テスト命令・データ出力および入力の信号線ＴＤＯ，Ｔ
ＤＩがループ状に接続される。
は、チップ間を接続するワイヤーＷＯＩを介して、チッ
プｉｃ２ａの信号線ＴＤＩに対応するパッドＡＩに接続
され、同様に、チップｉｃ２の信号線ＴＤＯに対応する
パッドＡＯは、チップ間を接続するワイヤーＷＯＩを介
して、チップｉｃ３ａの信号線ＴＤＩに対応するパッド
ＡＩに接続される。そして、チップｉｃ３ａの信号線Ｔ
ＤＯに対応するパッドＡＯは、チップ間を接続するワイ
ヤーＷＯＩを介して、チップｉｃ１ａの信号線ＴＤＩａ
に対応するパッドＡＩａに接続されている。こうして、
テスト命令・データ出力および入力の信号線ＴＤＯ，Ｔ
ＤＩがループ状に接続される。
【００４７】各チップｉｃの通常のコアロジック１のた
めの信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡＤ４，
ＰＡＤ５，ＰＡＤ６に対応するパッドＡ１，Ａ２，Ａ
３；Ａ４，Ａ５，Ａ６は、ワイヤーＷ１，Ｗ２，Ｗ３；
Ｗ４，Ｗ５，Ｗ６をそれぞれ介して、相互に並列に、個
別に設けられたピンＢ１，Ｂ２，Ｂ３；Ｂ４，Ｂ５，Ｂ
６にそれぞれ接続されている。
めの信号線ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡＤ４，
ＰＡＤ５，ＰＡＤ６に対応するパッドＡ１，Ａ２，Ａ
３；Ａ４，Ａ５，Ａ６は、ワイヤーＷ１，Ｗ２，Ｗ３；
Ｗ４，Ｗ５，Ｗ６をそれぞれ介して、相互に並列に、個
別に設けられたピンＢ１，Ｂ２，Ｂ３；Ｂ４，Ｂ５，Ｂ
６にそれぞれ接続されている。
【００４８】このように構成されたスタックドデバイス
４１は、前記図７で示すホストコンピュータ１３によっ
てチップｉｃ１ａのＴＡＰＣ７を介して各チップｉｃの
ＴＡＰ６を制御することによって、該スタックドデバイ
ス２１内の総てのチップｉｃに対して一斉に、バウンダ
リスキャンテストが行われる。
４１は、前記図７で示すホストコンピュータ１３によっ
てチップｉｃ１ａのＴＡＰＣ７を介して各チップｉｃの
ＴＡＰ６を制御することによって、該スタックドデバイ
ス２１内の総てのチップｉｃに対して一斉に、バウンダ
リスキャンテストが行われる。
【００４９】このようにして、デバイスのテスト命令・
データ入力ピンＢＩおよび出力ピンＢＯならびにテスト
に使用する信号の入力ピンＢＣ，ＢＭ，ＢＲを必要最小
限の４（ＢＲを省略した場合）または５ピンとし、少な
いピン数でテストを行うことができ、プリント基板１１
上でのテストパターン長を短くすることができる。ま
た、１回でテストを行うことができる。
データ入力ピンＢＩおよび出力ピンＢＯならびにテスト
に使用する信号の入力ピンＢＣ，ＢＭ，ＢＲを必要最小
限の４（ＢＲを省略した場合）または５ピンとし、少な
いピン数でテストを行うことができ、プリント基板１１
上でのテストパターン長を短くすることができる。ま
た、１回でテストを行うことができる。
【００５０】さらにまた、複数のチップｉｃでＴＡＰＣ
７ならびにインストラクションレジスタ３、バイパスレ
ジスタ４およびオプションレジスタ５等を共用するの
で、チップｉｃ２ａ，ｉｃ３ａのゲート数を抑えてチッ
プ面積を縮小することができるとともに、工数を削減す
ることができる。たとえば、ＴＡＰＣ１つは、ＢＳＲの
ほぼ２０〜３０個分のゲート数を有するので、前記チッ
プｉｃ２ａ，ｉｃ３ａでは、そのＢＳＲの２０〜３０個
分のゲート数を削減することができる。また、チップｉ
ｃ２ａ，ｉｃ３ａでは、コアロジック設計の度にバウン
ダリスキャンテストのための専用回路やピンをつけ加え
る必要はなくなり、設計工数としては、たとえば１０日
程度短縮することができる。
７ならびにインストラクションレジスタ３、バイパスレ
ジスタ４およびオプションレジスタ５等を共用するの
で、チップｉｃ２ａ，ｉｃ３ａのゲート数を抑えてチッ
プ面積を縮小することができるとともに、工数を削減す
ることができる。たとえば、ＴＡＰＣ１つは、ＢＳＲの
ほぼ２０〜３０個分のゲート数を有するので、前記チッ
プｉｃ２ａ，ｉｃ３ａでは、そのＢＳＲの２０〜３０個
分のゲート数を削減することができる。また、チップｉ
ｃ２ａ，ｉｃ３ａでは、コアロジック設計の度にバウン
ダリスキャンテストのための専用回路やピンをつけ加え
る必要はなくなり、設計工数としては、たとえば１０日
程度短縮することができる。
【００５１】このスタックドデバイス４１は、チップ間
接続を利用しているので、その構造例は、前記スタック
ドデバイス２１と同様に、前記図２で示すようになる。
接続を利用しているので、その構造例は、前記スタック
ドデバイス２１と同様に、前記図２で示すようになる。
【００５２】
【発明の効果】本発明の半導体装置は、以上のように、
複数の半導体集積回路チップを一体に封止して成る半導
体装置にバウンダリスキャンテストなどのテストを行う
にあたって、各チップにはテスト用レジスタおよび制御
回路を搭載するとともに、装置のテスト命令・データ入
力端を第１段目のチップのテスト命令・データ入力端に
接続し、最終段のチップのテスト命令・データ出力端を
前記装置のテスト命令・データ出力端に接続するととも
に、チップ間の接続を利用して、前段側のチップのテス
ト命令・データ出力端を後段側のチップのテスト命令・
データ入力端に装置内で縦続接続してゆき、装置のテス
トに使用する信号の入力端を各チップの対応する信号の
入力端に接続する。
複数の半導体集積回路チップを一体に封止して成る半導
体装置にバウンダリスキャンテストなどのテストを行う
にあたって、各チップにはテスト用レジスタおよび制御
回路を搭載するとともに、装置のテスト命令・データ入
力端を第１段目のチップのテスト命令・データ入力端に
接続し、最終段のチップのテスト命令・データ出力端を
前記装置のテスト命令・データ出力端に接続するととも
に、チップ間の接続を利用して、前段側のチップのテス
ト命令・データ出力端を後段側のチップのテスト命令・
データ入力端に装置内で縦続接続してゆき、装置のテス
トに使用する信号の入力端を各チップの対応する信号の
入力端に接続する。
【００５３】それゆえ、装置のテスト命令・データ入力
端および出力端ならびにテストに使用する信号の入力端
を必要最小限とし、少ないピン数でテストを行うことが
でき、基板上でのテストパターン長を短くすることがで
きる。また、１回でテストを行うことができる。
端および出力端ならびにテストに使用する信号の入力端
を必要最小限とし、少ないピン数でテストを行うことが
でき、基板上でのテストパターン長を短くすることがで
きる。また、１回でテストを行うことができる。
【００５４】また、本発明の半導体装置は、以上のよう
に、複数の半導体集積回路チップを一体に封止して成る
半導体装置にバウンダリスキャンテストなどのテストを
行うにあたって、各チップにはテスト用レジスタおよび
制御回路を搭載するとともに、装置のテスト命令・デー
タ入力端を第１段目のチップのテスト命令・データ入力
端に接続し、各チップのテスト命令・データ出力端を前
記装置のテスト命令・データ出力端にそれぞれ接続する
とともに、直接チップ間の接続を行えないために、前段
側のチップのテスト命令・データ出力端を前記装置の出
力端を介して後段側のチップのテスト命令・データ入力
端に縦続接続してゆき、装置のテストに使用する信号の
入力端を各チップの対応する信号の入力端に接続する。
に、複数の半導体集積回路チップを一体に封止して成る
半導体装置にバウンダリスキャンテストなどのテストを
行うにあたって、各チップにはテスト用レジスタおよび
制御回路を搭載するとともに、装置のテスト命令・デー
タ入力端を第１段目のチップのテスト命令・データ入力
端に接続し、各チップのテスト命令・データ出力端を前
記装置のテスト命令・データ出力端にそれぞれ接続する
とともに、直接チップ間の接続を行えないために、前段
側のチップのテスト命令・データ出力端を前記装置の出
力端を介して後段側のチップのテスト命令・データ入力
端に縦続接続してゆき、装置のテストに使用する信号の
入力端を各チップの対応する信号の入力端に接続する。
【００５５】それゆえ、直接チップ間の接続を行えない
場合に、装置のテスト命令・データ出力端はチップ数分
必要となるけれども、装置のテスト命令・データ入力端
ならびにテストに使用する信号の入力端を必要最小限と
し、少ないピン数でテストを行うことができ、基板上で
のテストパターン長を短くすることができる。また、１
回でテストを行うことができる。
場合に、装置のテスト命令・データ出力端はチップ数分
必要となるけれども、装置のテスト命令・データ入力端
ならびにテストに使用する信号の入力端を必要最小限と
し、少ないピン数でテストを行うことができ、基板上で
のテストパターン長を短くすることができる。また、１
回でテストを行うことができる。
【００５６】さらにまた、本発明の半導体装置は、以上
のように、複数の半導体集積回路チップを一体に封止し
て成る半導体装置にバウンダリスキャンテストなどのテ
ストを行うにあたって、各チップにはテスト用レジスタ
を搭載し、一方制御回路を第１段目のチップにのみ搭載
し、これに合わせて該第１段目のチップには、テスト命
令・データの中継入出力端および前記制御回路から出力
されるテストに使用する信号の出力端を搭載し、該テス
トに使用する信号は、チップ間の接続を利用して、該第
１段目のチップから残余のチップに配分する。また、テ
スト命令・データに対しては、チップ間の接続を利用し
て、第１段目のチップの中継出力端を次段のチップのテ
スト命令・データ入力端に接続し、以降前段側のチップ
のテスト命令・データ出力端を後段側のチップのテスト
命令・データ入力端に縦続接続してゆき、最終段のチッ
プのテスト命令・データ出力端を前記第１段目のチップ
の中継入力端に接続してループを形成することによっ
て、各チップに供給する。
のように、複数の半導体集積回路チップを一体に封止し
て成る半導体装置にバウンダリスキャンテストなどのテ
ストを行うにあたって、各チップにはテスト用レジスタ
を搭載し、一方制御回路を第１段目のチップにのみ搭載
し、これに合わせて該第１段目のチップには、テスト命
令・データの中継入出力端および前記制御回路から出力
されるテストに使用する信号の出力端を搭載し、該テス
トに使用する信号は、チップ間の接続を利用して、該第
１段目のチップから残余のチップに配分する。また、テ
スト命令・データに対しては、チップ間の接続を利用し
て、第１段目のチップの中継出力端を次段のチップのテ
スト命令・データ入力端に接続し、以降前段側のチップ
のテスト命令・データ出力端を後段側のチップのテスト
命令・データ入力端に縦続接続してゆき、最終段のチッ
プのテスト命令・データ出力端を前記第１段目のチップ
の中継入力端に接続してループを形成することによっ
て、各チップに供給する。
【００５７】それゆえ、装置のテスト命令・データ入力
端および出力端ならびにテストに使用する信号の入力端
を必要最小限とし、少ないピン数でテストを行うことが
でき、基板上でのテストパターン長を短くすることがで
きる。また、１回でテストを行うことができる。さらに
また、複数のチップに共用される制御回路は第１段目の
チップのみに形成すればよく、残余のチップのゲート数
を抑えてチップ面積を縮小することができるとともに、
工数を削減することができる。
端および出力端ならびにテストに使用する信号の入力端
を必要最小限とし、少ないピン数でテストを行うことが
でき、基板上でのテストパターン長を短くすることがで
きる。また、１回でテストを行うことができる。さらに
また、複数のチップに共用される制御回路は第１段目の
チップのみに形成すればよく、残余のチップのゲート数
を抑えてチップ面積を縮小することができるとともに、
工数を削減することができる。
【図１】本発明の実施の一形態の半導体装置であるスタ
ックドデバイス内の電気回路図である。
ックドデバイス内の電気回路図である。
【図２】図１および図５で示すスタックドデバイスの一
構造例を示す断面図である。
構造例を示す断面図である。
【図３】本発明の実施の他の形態の半導体装置であるス
タックドデバイス内の電気回路図である。
タックドデバイス内の電気回路図である。
【図４】図３で示すスタックドデバイスの一構造例を示
す断面図である。
す断面図である。
【図５】本発明の実施のさらに他の形態の半導体装置で
あるスタックドデバイス内の電気回路図である。
あるスタックドデバイス内の電気回路図である。
【図６】バウンダリスキャンテストに対応したデバイス
の一例を示すブロック図である。
の一例を示すブロック図である。
【図７】従来のバウンダリスキャンテストの手法を説明
するためのブロック図である。
するためのブロック図である。
１ コアロジック ２ ＢＳＲ ３ インストラクションレジスタ ４ バイパスレジスタ ５ オプションレジスタ ６ ＴＡＰ ７ ＴＡＰＣ １１ プリント基板 １２ コネクタ １３ ホストコンピュータ ２１，３１，４１ スタックドデバイス ２２，３２ 基板 ２３ 半田バンプ ２４ モールド樹脂 ３３ ピン Ａ１，Ａ２，Ａ３；Ａ４，Ａ５，Ａ６ パッド ＡＩ，ＡＯ，ＡＣ，ＡＭ，ＡＲ パッド ＡＩａ，ＡＯａ パッド Ｂ１，Ｂ２，Ｂ３；Ｂ４，Ｂ５，Ｂ６ ピン ＢＩ，ＢＯ，ＢＣ，ＢＭ，ＢＲ ピン Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４ パッド ｉｃ１，ｉｃ２，ｉｃ３ チップ ｉｃ１ａ；ｉｃ２ａ，ｉｃ３ａ チップ ＰＡＤ１，ＰＡＤ２，ＰＡＤ３；ＰＡＤ４，ＰＡＤ５，
ＰＡＤ６ 信号線 ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ，ＴＲＳＴ 信号線 ＴＤＩａ，ＴＤＯａ 中継信号線 ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４
信号線 Ｗ ワイヤー Ｗ１０，Ｗ１１，Ｗ１２，Ｗ１３，Ｗ１４ ワイヤー Ｗ４１，Ｗ５２，Ｗ６３ ワイヤー ＷＩ，ＷＯ，ＷＣ，ＷＭ，ＷＲ，ＷＯＩ ワイヤー
ＰＡＤ６ 信号線 ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ，ＴＲＳＴ 信号線 ＴＤＩａ，ＴＤＯａ 中継信号線 ＴＡＰ０，ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４
信号線 Ｗ ワイヤー Ｗ１０，Ｗ１１，Ｗ１２，Ｗ１３，Ｗ１４ ワイヤー Ｗ４１，Ｗ５２，Ｗ６３ ワイヤー ＷＩ，ＷＯ，ＷＣ，ＷＭ，ＷＲ，ＷＯＩ ワイヤー
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 21/822 Ｆターム(参考） 2G032 AA01 AC10 AK16 AL05 4M106 AA04 AA14 AB20 AC09 AC13 CA70 5F038 BE05 DT05 DT06 DT15 EZ07
Claims (3)
- 【請求項１】複数の半導体集積回路チップを一体に封止
して成る半導体装置において、 各チップにおけるコアロジックの各入出力端にそれぞれ
介在されるテスト用レジスタと、 各チップに搭載され、該チップをテストするために前記
各テスト用レジスタを制御する制御回路ならびに該制御
回路に接続されるテスト命令・データの入出力端および
前記テストに使用する信号の入力端とを含み、 装置のテスト命令・データ入力端を第１段目のチップの
テスト命令・データ入力端に接続するとともに、前段側
のチップのテスト命令・データ出力端を後段側のチップ
のテスト命令・データ入力端に縦続接続してゆき、最終
段のチップのテスト命令・データ出力端を前記装置のテ
スト命令・データ出力端に接続し、装置の前記テストに
使用する信号の入力端を各チップの対応する信号の入力
端に接続することを特徴とする半導体装置。 - 【請求項２】複数の半導体集積回路チップを一体に封止
して成る半導体装置において、 各チップにおけるコアロジックの各入出力端にそれぞれ
介在されるテスト用レジスタと、 各チップに搭載され、該チップをテストするために前記
各テスト用レジスタを制御する制御回路ならびに該制御
回路に接続されるテスト命令・データの入出力端および
該制御回路に接続される前記テストに使用する信号の入
力端とを含み、 装置のテスト命令・データ入力端を第１段目のチップの
テスト命令・データ入力端に接続し、各チップのテスト
命令・データ出力端を装置の対応する各出力端に接続す
るとともに、該出力端を介して後段側のチップのテスト
命令・データ入力端に縦続接続してゆき、装置の前記テ
ストに使用する信号の入力端を各チップの対応する信号
の入出力端に接続することを特徴とする半導体装置。 - 【請求項３】複数の半導体集積回路チップを一体に封止
して成る半導体装置において、 各チップにおけるコアロジックの各入出力端にそれぞれ
介在されるテスト用レジスタと、 第１段目のチップに搭載され、チップをテストするため
に前記各テスト用レジスタを制御する制御回路ならびに
該制御回路に接続されるテスト命令・データの中継入出
力端および該制御回路から出力される前記テストに使用
する信号の出力端とを含み、 装置のテスト命令・データ入力端および出力端を前記第
１段目のチップのテスト命令・データ入力端および出力
端にそれぞれ接続し、該第１段目のチップの前記中継出
力端を次段のチップのテスト命令・データ入力端に接続
し、以降前段側のチップのテスト命令・データ出力端を
後段側のチップのテスト命令・データ入力端に縦続接続
してゆき、最終段のチップのテスト命令・データ出力端
を前記第１段目のチップの中継入力端に接続してループ
を形成するとともに、該第１段目のチップの前記テスト
に使用する信号の出力端を残余のチップにおける前記テ
ストに使用する信号の入力端に接続することを特徴とす
る半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31848599A JP3763385B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体装置 |
| DE60030391T DE60030391T2 (de) | 1999-11-09 | 2000-07-06 | Halbleiterschaltung mit Prüfungsfähigkeit |
| TW089113402A TW472154B (en) | 1999-11-09 | 2000-07-06 | Semiconductor devices |
| EP00305720A EP1099953B1 (en) | 1999-11-09 | 2000-07-06 | Semiconductor device with testing capability |
| US09/615,956 US7036058B1 (en) | 1999-11-09 | 2000-07-13 | Semiconductor device having integrally sealed integrated circuit chips arranged for improved testing |
| KR10-2000-0040162A KR100392300B1 (ko) | 1999-11-09 | 2000-07-13 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31848599A JP3763385B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体装置 |
Publications (2)
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