JP2013524166A - Tsvベースの3次元積層icのためのテストアーキテクチャ - Google Patents
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Abstract
Description
・IEEE1149.1とは異なり、IEEE1500の焦点は、コア間の配線相互接続をテストすること(のみ)にあるのではない。まず、IPコア間内の相互接続回路は通常、ワイヤのみから成るのではなく、深いシーケンスロジックにより形成されることが多い。更に、IEEE1500は、コア自身のテストもサポートするように意図されており、IPコアは、かなりの大きさの、複雑なデザインのエンティティであることが多い。従って、関連するテストデータの容量は通常、十分に多く、シングルビットテストデータインタフェースは十分ではない。よって、IEEE1500は、(WPI及びWPOという名の)任意のnビット(“パラレル”)テストデータインタフェースを有するのであり、ここでnは、件のIPコアのテストデータボリューム要求に適合するように、ユーザにより見積もられ得る。
・より広範なインタフェースを埋め込み式のIPコアに付加することは、IEEE1149.1内としてチップピンを付加するものではなく、コアターミナルのみを付加するものである。このコアターミナルは、チップピンよりもかなり廉価であると考えられる。
・IEEE1149.1は、2つの(若しくは3つの)標準化されたコントロールピンTCK、TMS、TRSTNであり、これらは、TAPコントローラ12によりチップ内部で拡張する。IEEE1500は、TAPコントローラを有していないが、コントロールシグナルを直接受信する。これらは6つ(7つ)のシグナル:WRCK、WRSTN、SELECTWIR、SHIFTWR、CAPTUREWR、UPDATEWR(及び任意のTRANSFERDR)である。
テスト刺激を受信するための第1のインプットポート及びテストレスポンスを送信するための第1のアウトプットポートであって、前記第1のインプットポート及び前記第1のアウトプットポートは前記ダイスの同じ面(本発明に関しては、「面」は、ダイスの主要な表面として、即ち、多くの場合底面若しくは頂面として定義される。)に位置し、前記第1のインプットポートと前記第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第1のインプットポート及び第1のアウトプットポートと、
別のダイスに向けてテスト刺激を送信するための少なくとも一つの第2のアウトプットポート、及び、別のダイスからテストレスポンスを受信するための少なくとも一つの第2のインプットポートであって、前記第1のインプットポートと前記第2のアウトプットポートのうちの少なくとも一つとの間にてダイス内部にはデータシグナルパスがあり、前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第2のインプットポート及び第2のアウトプットポートとを含む。
前記方法は、
ダイスの第1の面にて、テストシグナルをスタックのダイスに加えるステップと、
前記ダイスと隣接ダイスとの間の相互接続を介して、前記テストシグナルをルート付けするステップと、及び、
前記第1の面にて前記ダイスからテストレスポンスを受信するステップと
を含む方法を提供する。
(1)異種プロダクトの種々のモジュールのための異なるテスト。
(2)ブラックボックスIPのテスト。
(3)分割統治テスト生成及び利用。
(4)テスト再利用。
(5)テストフローのステップ毎にテストセットを最適化する際の柔軟性(我々はモジュールをどのくらいの頻度で再テストするか?)。
(6)一次の診断(スタックのどのモジュールが不良を含むか?)
テスト用のモジュールのバウンダリにおいて制御可能性及び観測可能性を提供するラッパユニット、及び、チップのプローブパッド若しくはピンからテスト用モジュールへ、及びその逆から逆へ、テストデータをトランスポートする(テストアクセスメカニズム(TAM)内に実装される)予め決定された/選択されたテストシグナルを、用いることによって、モジュラーテストは可能となる。
該方法は、
前記ダイスのソフトウエア表示を受信するステップと、
テスト刺激を受信する第1のインプットポートとテストレスポンスを送信する第1のアウトプットポートであって、前記ダイスの同じ面に配置される第1のインプットポートと第1のアウトプットポートを追加することにより、
前記第1のインプットポートと前記第1のアウトプットポートの間にて前記ダイス内部にデータシグナルパスを設けることにより、
別のダイスに向けてテスト刺激を送信するための少なくとも一つの第2のアウトプットポート、及び、前記別のダイスからテストレスポンスを受信するための少なくとも一つの第2のインプットポートを追加することにより、及び、
前記第1のインプットポートと前記第2のアウトプットポートのうちの少なくとも一つの間にて前記ダイス内部にデータシグナルパスを設け、更に前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートの間にて前記ダイス内部にデータシグナルパスを設けることにより、
前記ソフトウエア表示を修正するステップと
を含む。
(1)異種プロダクトの種々のモジュールのための異なるテスト。
(2)ブラックボックスIPのテスト。
(3)分割統治テスト生成及び利用。
(4)テスト再利用。
(5)テストフローのステップ毎にテストセットを最適化する際の柔軟性(我々はモジュールをどのくらいの頻度で再テストするか?)。
(6)一次の診断(スタックのどのモジュールが不良を含むか?)。
多数の会社が、単体の3D−SICの製造に貢献する可能性を考慮すると、後者は一層重要である。本発明の実施形態においては、テスト用のモジュールのバウンダリにおいて制御可能性及び観測可能性を提供するラッパユニットを含むDfTアーキテクチャによって、及び、チップのプローブパッド若しくはピンからテスト用モジュールへ、及びその逆から逆へ、テストデータをトランスポートするテストアクセスメカニズム(TAM)によって、モジュラーテストアプローチは可能となる。ラッパユニットは、スタック内の個別のダイスへのテストアクセスを提供するように調整されたテスト構造である。
(1)プレボンドダイステストを促進するための、非底部のダイス上の拡張性のある数の専用プローブパッド。
(2)ポストボンドスタックテスティングの間に、テストコントロール及びデータシグナルをトランスポートするための、一つのダイスから別のダイスへの、ダイス近傍の、テストエレベータとも称される、シグナルパス。このテストエレベータは非頂部ダイス上で、より高いダイスに向かってのテストインタフェースのイメージのミラーリングを可能にする。
(3)ダイスの一つの側部にてダイスに出入りするシグナルパスとのテストインタフェースを提供する、ダイス内部の、テストターンとも称する、シングルパス。
(4)命令及びデータに対するシリアル(1ビット)テストアクセスメカニズム、並びに、選択により、高帯域幅データに対するパラレル(nビット)テストアクセスメカニズム。及び/又は、
(5)階層ラッパ命令レジスタ(WIR)チェーン。
・専用プレボンドプローブパッドが要求されない。代わりに、機能外部I/Oパッドがプローブアクセスのために用いられ得る。
・ボードレベルテスティングを促進してボードレベルテスト及びデバッグポートを設けるべく、底部ダイスには、標準テストラッパ、例えば、IEEE1149.1が備わってもよい。JTAGバウンダリスキャンチェーンは、3D−SICプロダクトの外部I/Osの全てを含んでもよい。
・シリアルIEEE1500インタフェース(WSC、WSI及びWSO)は、IEEE1149.1テストアクセスポート(TAP)上へマルチプレクスされ得る。これは、別途、専用パッドを省くものであり、3D−SICがPCB上に半田付けされても3Dテストアクセスアーキテクチャをアクセス可能とする。
・2D−SIC内のスキャンチェーン及びパラレルTAMに対して共通するものと同様に、パラレルIEEE1500インタフェース(WPI及びWPO)は、機能外部I/Oパッド上にマルチプレクスされ得る。これは、別途、専用パッドを省くものであるが、テストエレベータ幅を、利用可能な機能I/Oに限定する。
・ダイスは、頂部ダイスのような、更により高いレベルのダイスへのTSVベースの相互接続を有さない。従って、頂部ダイスには、少なくとも一つの第2のアウトプットポートと少なくとも一つのインプットポートを設ける必要は無い。従って、頂部面のテストエレベータWSCs、WSIs、WSOs、WPIs、及びWPOは無くてもよい。
−IEEE1149.1はシリアルメカニズムを有するに過ぎず、より高い帯域幅のパラレルテストアクセスメカニズムを欠く。
−IEEE1500の6ビット(若しくは選択として7ビット)WSCコントロールポートの代わりに、IEEE1149.1は、シグナルTCK、TMS、及び選択としてTRSTNを含む、2ビット(若しくは選択として3ビット)コントロールビットを有する。内部的に、TAPコントローラという名の16ステートの有限状態機械を介して段階を重ねることにより、更なるコントロールシグナルが生成される。
・シリアル/パラレル−シリアル若しくはパラレルテストインタフェースを介して、個々における、非テスト対テストモード。
・プレボンド/ポストボンド−専用テストパッド若しくはテストエレベータの利用。
・バイパス/インテスト/エクステスト−選択されたテストデータレジスタ:バイパス、全チェーン、若しくはWBRチェーンのみ。
・ターン/エレベータ−テストターンを介して直接底部ダイスに向かって、このダイスからのテストレスポンスが供給される、又は、テストエレベータを介して、このダイスからのテストレスポンスが上にトランスポートされ若しくはより高レベルのダイスからのレスポンスが下にトランスポートされる。
ダイス1:パラレルポストボンドバイパスエレベータ。
ダイス2:パラレルポストボンドエクステストエレベータ。
ダイス3:パラレルポストボンドエクステストエレベータ。
ダイス4:パラレルポストボンドインテストターン。
44・・・WBR
49・・・WPI、WPO、WSO、WSC
Claims (17)
- ダイス(ダイス1)をテストするための、及び/又は、ダイス(ダイス1)が積層されるとき、ダイス(ダイス1)と隣接ダイス(ダイス2)との間の相互接続をテストするための、テスト回路を含むダイス(ダイス1)において、
前記テスト回路は、
テスト刺激を受信するための第1のインプットポート(35TDI)及びテストレスポンスを送信するための第1のアウトプットポート(35TDO)であって、前記第1のインプットポート及び前記第1のアウトプットポートは前記ダイス(ダイス1)の同じ面に位置し、前記第1のインプットポートと前記第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第1のインプットポート及び第1のアウトプットポートと、
別のダイス(ダイス2)に向けてテスト刺激を送信するための少なくとも一つの第2のアウトプットポート、及び、別のダイス(ダイス2)からテストレスポンスを受信するための少なくとも一つの第2のインプットポートであって、前記第1のインプットポートと前記第2のアウトプットポートのうちの少なくとも一つとの間にてダイス内部にはデータシグナルパスがあり、前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第2のインプットポート及び第2のアウトプットポートと
を含む
ダイス。 - 前記第1のインプットポートと前記第1のアウトプットポートとの間におけるダイス内部のデータシグナルパスに亘ってシグナルを送信するモードと、前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートとの間におけるダイス内部のデータシグナルパスに亘ってシグナルを送信するモードとの間を、スイッチする複数のスイッチを、更に含む
請求項1に記載のダイス。 - テストレスポンスが、前記第1のアウトプットの一つに向かって、前記第1のインプットの一つと、前記少なくとも一つの第2のインプットポートの一つとのいずれかから、送信されるかどうかを決定する、命令をロードして格納する命令レジスタを、更に含む
請求項1又は2に記載のダイス。 - 前記第1のインプットポートと前記少なくとも一つの第2のアウトプットポートとの間における前記データタシグナルパス内の少なくとも一つの登録エレメントと、前記少なくとも一つの第2のインプットポートと前記第1のアウトプットポートとの間における前記データタシグナルパス内の少なくとも一つの登録エレメントとを、更に含む
請求項1乃至3のうちのいずれか一に記載のダイス。 - プレボンドダイステスティングを促進するための、少なくとも一つの更なるインプットポート及び/又は少なくとも一つの更なるアウトプットポートであって、前記第1のインプットポートと前記第1のアウトプットポートとの間における前記データタシグナルパス、及び/又は、前記第1のインプットポートと前記第2のアウトプットポートのうちの少なくとも一つとの間における前記データタシグナルパス、及び/又は、前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートとの間における前記データタシグナルパスに、接続する、少なくとも一つの更なるインプットポート及び/又は少なくとも一つの更なるアウトプットポートを、更に含む
請求項1乃至4のうちのいずれか一に記載のダイス。
- 前記ダイスがプレボンド構成内にあるのか若しくはポストボンド構成にあるのか、を自動的に判別する検知回路を、更に含む
請求項5に記載のダイス。 - 前記少なくとも一つの第1のインプットポートと前記少なくとも一つの更なるインプットポートとの間を選択するコントロールシグナルを生成するように、前記検知回路が調整されている請求項6に記載のダイス。
- 別のダイスに向けてテスト刺激を送信するための少なくとも二つの第2のアウトプットポート、及び、前記別のダイスからテストレスポンスを受信するための少なくとも二つの第2のインプットポートであって、前記第1のインプットポートと前記第2のアウトプットポートのうちの少なくとも一つとの間にてダイス内部にはデータシグナルパスがあり、前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第2のアウトプットポート及び第2のインプットポートと
を含む
請求項1乃至5のうちのいずれか一に記載のダイス。 - 請求項1乃至8のうちのいずれかに記載の少なくとも一つのダイスを含むスタック。
- 第1のダイスの第2のアウトプットポートが第2のダイスの第1のインプットポートに接続され、前記第2のダイスの第1のアウトプットポートが前記第1のダイスの第2のインプットポートに接続される
請求項9に記載のスタック。 - 少なくとも一つのダイスが、外部インプット/アウトプットポートを含む
請求項9又は10に記載のスタック。 - 異なるダイスに関連する複数の命令レジスタがレジスタチェーン内に連結される
請求項9乃至11のうちのいずれか一に記載のスタック。 - スタック内のダイスの少なくとも一つが、少なくとも一つのコアレベル命令レジスタの設けられた少なくとも一つの埋め込み式コアを含み、ダイスレベル命令レジスタ命令がコアレベル命令レジスタがバイパスされるかどうか決定するように動作すべく、前記レジスタチェーンが調整されている
請求項12に記載のスタック。 - スタック内のダイスの少なくとも一つは、少なくとも一つの他のダイスがその上にスタックされ、ダイスレベル命令レジスタ命令が前記少なくとも一つの他のダイスのダイスレベル命令レジスタがバイパスされるかどうか決定するように動作すべく、
前記レジスタチェーンが調整されている
請求項12又は13に記載のスタック。 - 底部ダイスと、前記底部ダイスの頂部上にスタックされた少なくとも一つのダイスとを含む、ダイスのスタックをテストする方法において、
テストシグナルを前記底部ダイスに加えるステップと、
前記底部ダイスをテストすべきかどうか、前記底部ダイスの頂部上にスタックされた前記少なくとも一つのダイスのうちの一つをテストすべきかどうか、又は、前記スタック内のダイス間の相互接続をテストすべきかどうか、決定するステップと、
前記決定するステップに拠って、前記底部ダイス内部の、若しくは、前記底部ダイスと隣接ダイスとの間の相互接続を介する、データシグナルパスに亘って前記テストシグナルをルート付けするステップと、
前記底部ダイスにて前記スタックからテストレスポンスを受信するステップと
を含む方法。 - テスト可能ダイスを設計するための方法において、
前記ダイスのソフトウエア表示を受信するステップと、
テスト刺激を受信する第1のインプットポートとテストレスポンスを送信する第1のアウトプットポートであって、前記ダイスの同じ面に配置される第1のインプットポートと第1のアウトプットポートを追加することにより、
前記第1のインプットポートと前記第1のアウトプットポートの間にて前記ダイス内部にデータシグナルパスを設けることにより、
別のダイスに向けてテスト刺激を送信するための少なくとも一つの第2のアウトプットポート、及び、前記別のダイスからテストレスポンスを受信するための少なくとも一つの第2のインプットポートを追加することにより、及び、
前記第1のインプットポートと前記第2のアウトプットポートのうちの少なくとも一つの間にて前記ダイス内部にデータシグナルパスを設け、更に前記第2のインプットポートのうちの少なくとも一つと前記第1のアウトプットポートの間にて前記ダイス内部にデータシグナルパスを設けることにより、
前記ソフトウエア表示を修正するステップと
を含む方法。 - プロセッサにより請求項16又は17に記載の方法を実行するコンピュータプログラム。
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