JP2003172764A - バウンダリスキャン回路 - Google Patents
バウンダリスキャン回路Info
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Abstract
(57)【要約】
【課題】 バウンダリスキャン回路において、Ｅｘｔ
ｅｓｔ命令実行前のテストデータの設定とＥｘｔｅｓｔ
命令の命令コードの設定時間を短縮し、バウンダリスキ
ャン回路のテスト時間の短縮を図る。 【解決手段】 バウンダリスキャンを制御する命令コー
ドを保持するメモリ１１と、命令コードを保持するメモ
リ１１から命令レジスタＩＲ１２へ命令コードを転送す
るセレクタＳＬ１２と、目例レジスタＩＲ１２に直列に
接続された１ビットレジスタ１４を備える。
ｅｓｔ命令実行前のテストデータの設定とＥｘｔｅｓｔ
命令の命令コードの設定時間を短縮し、バウンダリスキ
ャン回路のテスト時間の短縮を図る。 【解決手段】 バウンダリスキャンを制御する命令コー
ドを保持するメモリ１１と、命令コードを保持するメモ
リ１１から命令レジスタＩＲ１２へ命令コードを転送す
るセレクタＳＬ１２と、目例レジスタＩＲ１２に直列に
接続された１ビットレジスタ１４を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ボード上に配列さ
れ、かつ、電気的に接続された集積回路と実装状態を確
認するためのＩＥＥＥ１１４９．１標準のバウンダリス
キャン回路に関する。
れ、かつ、電気的に接続された集積回路と実装状態を確
認するためのＩＥＥＥ１１４９．１標準のバウンダリス
キャン回路に関する。
【０００２】
【従来の技術】図２は、ボード２０上に、従来のバウン
ダリスキャン回路を含む集積回路１ｃと１ｄが組み込ま
れた装置の構成例を示す。集積回路１ｃ、１ｄ内部の機
能ブロックは省略している。ボード２０の外部よりシス
テム入力が集積回路１ｃの入力端子ＩＮに入力され、集
積回路１ｃの出力端子ＯＵＴは集積回路１ｄの入力端子
ＩＮに接続され、集積回路１ｄの出力端子ＯＵＴはシス
テム出力となっている。バウンダリスキャン回路として
は、入力端子ＩＮと一対一で接続されている複数の入力
バウンダリスキャンセルＩＮＳ及び出力端子ＯＵＴと一
対一で接続されている複数の出力バウンダリスキャンセ
ルＯＵＴＳと、命令コードやテストデータを入力する入
力端子ＴＤＩと、バウンダリスキャンチェーンを通過し
て出力されるテストデータの出力端子ＴＤＯと、テスト
実行時の内部状態遷移を制御する制御信号ＴＭＳと、バ
ウンダリスキャン回路のクロック信号ＴＣＫと、バウン
ダリスキャン回路のリセット信号ＴＲＳＴと、バウンダ
リスキャン回路を制御するＴＡＰ制御回路１６と、命令
コードを設定する命令レジスタＩＲ１２、及びバイパス
レジスタＢＰ１３と、入力端子ＴＤＩの信号を分配する
スイッチＳ２と、出力端子ＴＤＯに出力する信号を選別
するセレクタＳＬ４とを備えている。集積回路１ｃの出
力端子ＴＤＯはシリアル配線Ｘにより集積回路１ｄの入
力端子ＴＤＩに接続されている。
ダリスキャン回路を含む集積回路１ｃと１ｄが組み込ま
れた装置の構成例を示す。集積回路１ｃ、１ｄ内部の機
能ブロックは省略している。ボード２０の外部よりシス
テム入力が集積回路１ｃの入力端子ＩＮに入力され、集
積回路１ｃの出力端子ＯＵＴは集積回路１ｄの入力端子
ＩＮに接続され、集積回路１ｄの出力端子ＯＵＴはシス
テム出力となっている。バウンダリスキャン回路として
は、入力端子ＩＮと一対一で接続されている複数の入力
バウンダリスキャンセルＩＮＳ及び出力端子ＯＵＴと一
対一で接続されている複数の出力バウンダリスキャンセ
ルＯＵＴＳと、命令コードやテストデータを入力する入
力端子ＴＤＩと、バウンダリスキャンチェーンを通過し
て出力されるテストデータの出力端子ＴＤＯと、テスト
実行時の内部状態遷移を制御する制御信号ＴＭＳと、バ
ウンダリスキャン回路のクロック信号ＴＣＫと、バウン
ダリスキャン回路のリセット信号ＴＲＳＴと、バウンダ
リスキャン回路を制御するＴＡＰ制御回路１６と、命令
コードを設定する命令レジスタＩＲ１２、及びバイパス
レジスタＢＰ１３と、入力端子ＴＤＩの信号を分配する
スイッチＳ２と、出力端子ＴＤＯに出力する信号を選別
するセレクタＳＬ４とを備えている。集積回路１ｃの出
力端子ＴＤＯはシリアル配線Ｘにより集積回路１ｄの入
力端子ＴＤＩに接続されている。
【０００３】このバウンダリスキャン回路においては、
各集積回路１ｃ、１ｄにおける入力バウンダリスキャン
セルＩＮＳ及び出力バウンダリスキャンセルＯＵＴＳ、
テスト用入力端子ＴＤＩ、テスト用出力端子ＴＤＯはバ
ウンダリスキャンチェーンＸ４と配線Ｘとでシリアルに
接続されており、入力端子ＴＤＩもしくは入力端子ＩＮ
から入力されたデータは入力バウンダリスキャンセルＩ
ＮＳに入りバウンダリスキャンチェーンＸ４上をシフト
して出力端子ＴＤＯへ出力される。又、入力端子ＴＤＩ
から入力されたデータはバウンダリスキャンチェーンＸ
４上をシフトして、出力バウンダリスキャンセルＯＵＴ
Ｓを経由して出力端子ＯＵＴから出力される。
各集積回路１ｃ、１ｄにおける入力バウンダリスキャン
セルＩＮＳ及び出力バウンダリスキャンセルＯＵＴＳ、
テスト用入力端子ＴＤＩ、テスト用出力端子ＴＤＯはバ
ウンダリスキャンチェーンＸ４と配線Ｘとでシリアルに
接続されており、入力端子ＴＤＩもしくは入力端子ＩＮ
から入力されたデータは入力バウンダリスキャンセルＩ
ＮＳに入りバウンダリスキャンチェーンＸ４上をシフト
して出力端子ＴＤＯへ出力される。又、入力端子ＴＤＩ
から入力されたデータはバウンダリスキャンチェーンＸ
４上をシフトして、出力バウンダリスキャンセルＯＵＴ
Ｓを経由して出力端子ＯＵＴから出力される。
【０００４】この構成により、ボード２０上の入力端子
ＩＮとテスト入力端子ＴＤＩにテストデータを入力し、
テストの制御信号ＴＭＳ、クロック信号ＴＣＫ、リセッ
ト信号ＴＲＳＴを入力して、ボード２０のスキャンテス
トを行い、出力端子ＴＤＯおよび出力端子ＯＵＴの信号
をテストすることにより、ボード２０の良否を判定する
ことができる。
ＩＮとテスト入力端子ＴＤＩにテストデータを入力し、
テストの制御信号ＴＭＳ、クロック信号ＴＣＫ、リセッ
ト信号ＴＲＳＴを入力して、ボード２０のスキャンテス
トを行い、出力端子ＴＤＯおよび出力端子ＯＵＴの信号
をテストすることにより、ボード２０の良否を判定する
ことができる。
【０００５】ここで、集積回路１ｃの出力端子ＯＵＴと
集積回路１ｄの入力端子ＩＮとの接続線上の断線の有無
をテストする場合について説明する。
集積回路１ｄの入力端子ＩＮとの接続線上の断線の有無
をテストする場合について説明する。
【０００６】まず、テストする前にテストデータの初期
設定を行うために、Ｓａｍｐｌｅ／Ｐｒｅｌｏａｄ命令
により、集積回路１ｃの入力端子ＴＤＩ側からシリアル
にバウンダリスキャンチェーンＸ４にテストデータを送
り、出力バウンダリスキャンセルＯＵＴＳにテストデー
タをセットする。つぎに、テストを実行するＥｘｔｅｓ
ｔ命令により、集積回路１ｄの入力端子ＩＮを経由して
入力バウンダリスキャンセルＩＮＳが集積回路１ｃの出
力バウンダリスキャンセルＯＵＴＳのデータを受け取
る。最後に、集積回路１ｃ、１ｄのバウンダリスキャン
チェーンＸ４を配線Ｘで接続して、すべてのチェーンを
シリアルに接続し、バウンダリスキャンチェーンＸ４の
データを集積回路１ｄの出力端子ＴＤＯより出力し、集
積回路１ｃの出力バウンダリスキャンセルＯＵＴＳのデ
ータと集積回路１ｄの入力バウンダリスキャンセルＩＮ
Ｓのデータが同じであるか否かをテストすることにより
断線の有無を判定する。
設定を行うために、Ｓａｍｐｌｅ／Ｐｒｅｌｏａｄ命令
により、集積回路１ｃの入力端子ＴＤＩ側からシリアル
にバウンダリスキャンチェーンＸ４にテストデータを送
り、出力バウンダリスキャンセルＯＵＴＳにテストデー
タをセットする。つぎに、テストを実行するＥｘｔｅｓ
ｔ命令により、集積回路１ｄの入力端子ＩＮを経由して
入力バウンダリスキャンセルＩＮＳが集積回路１ｃの出
力バウンダリスキャンセルＯＵＴＳのデータを受け取
る。最後に、集積回路１ｃ、１ｄのバウンダリスキャン
チェーンＸ４を配線Ｘで接続して、すべてのチェーンを
シリアルに接続し、バウンダリスキャンチェーンＸ４の
データを集積回路１ｄの出力端子ＴＤＯより出力し、集
積回路１ｃの出力バウンダリスキャンセルＯＵＴＳのデ
ータと集積回路１ｄの入力バウンダリスキャンセルＩＮ
Ｓのデータが同じであるか否かをテストすることにより
断線の有無を判定する。
【０００７】因みにこのようなバウンダリスキャン回路
としては、特開平４−２５０３６９号公報や、特開平８
−２３３９０４号公報に開示されている。
としては、特開平４−２５０３６９号公報や、特開平８
−２３３９０４号公報に開示されている。
【０００８】
【発明が解決しようとする課題】ＩＥＥＥ１１４９．１
標準で定められたバウンダリスキャンには、Ｅｘｔｅｓ
ｔ、Ｂｙｐａｓｓ、Ｓａｍｐｌｅ／Ｐｒｅｌｏａｄの３
つの必須命令がある。このうちのＥｘｔｅｓｔ命令だけ
がその命令を実行する前にＳａｍｐｌｅ／Ｐｒｅｌｏａ
ｄ命令を実行してＥｘｔｅｓｔ命令を実行するための初
期状態を設定しておかなければならない。また上記バウ
ンダリスキャン回路では命令コードとテストデータは入
力端子ＴＤＩからシリアルにクロックに同期して１ビッ
トづつ入力しなければならないため、Ｅｘｔｅｓｔ命令
を実行する場合に他の命令に比べてテスト時間がかかり
命令の実行性能が遅いという欠点があった。
標準で定められたバウンダリスキャンには、Ｅｘｔｅｓ
ｔ、Ｂｙｐａｓｓ、Ｓａｍｐｌｅ／Ｐｒｅｌｏａｄの３
つの必須命令がある。このうちのＥｘｔｅｓｔ命令だけ
がその命令を実行する前にＳａｍｐｌｅ／Ｐｒｅｌｏａ
ｄ命令を実行してＥｘｔｅｓｔ命令を実行するための初
期状態を設定しておかなければならない。また上記バウ
ンダリスキャン回路では命令コードとテストデータは入
力端子ＴＤＩからシリアルにクロックに同期して１ビッ
トづつ入力しなければならないため、Ｅｘｔｅｓｔ命令
を実行する場合に他の命令に比べてテスト時間がかかり
命令の実行性能が遅いという欠点があった。
【０００９】本発明は、このような問題点を解決するた
めになされたもので、Ｅｘｔｅｓｔ命令の実行性能を改
善するためのバウンダリスキャン回路を提供することに
ある。
めになされたもので、Ｅｘｔｅｓｔ命令の実行性能を改
善するためのバウンダリスキャン回路を提供することに
ある。
【００１０】
【課題を解決するための手段】本発明の請求項１記載の
バウンダリスキャン回路は、複数の集積回路をシリアル
に接続して前記集積回路同士間の接続テストを行うＩＥ
ＥＥ１１４９．１標準のバウンダリスキャン機能を持つ
バウンダリスキャン回路において、バウンダリスキャン
を制御する命令コードを保持する手段と、前記命令コー
ドを保持する手段から命令レジスタへ前記命令コードを
転送する手段と、命令レジスタに直列に接続された少な
くとも1ビットのレジスタとを付加して備える。
バウンダリスキャン回路は、複数の集積回路をシリアル
に接続して前記集積回路同士間の接続テストを行うＩＥ
ＥＥ１１４９．１標準のバウンダリスキャン機能を持つ
バウンダリスキャン回路において、バウンダリスキャン
を制御する命令コードを保持する手段と、前記命令コー
ドを保持する手段から命令レジスタへ前記命令コードを
転送する手段と、命令レジスタに直列に接続された少な
くとも1ビットのレジスタとを付加して備える。
【００１１】請求項２記載のバウンダリスキャン回路
は、請求項１記載のバウンダリスキャン回路において、
前記命令コードを保持する手段のビット幅は前記命令レ
ジスタのビット幅と同じであり、１クロックサイクルで
前記命令コードを前記命令レジスタに転送する。
は、請求項１記載のバウンダリスキャン回路において、
前記命令コードを保持する手段のビット幅は前記命令レ
ジスタのビット幅と同じであり、１クロックサイクルで
前記命令コードを前記命令レジスタに転送する。
【００１２】請求項３記載のバウンダリスキャン回路
は、請求項１又は２記載のバウンダリスキャン回路にお
いて、前記集積回路の入力端子に接続された入力バウン
ダリスキャンセルと前記集積回路の出力端子に接続され
た出力バウンダリスキャンセルとを備える回路におい
て、前記入力バウンダリスキャンセルを通る入力バウン
ダリスキャンチェーンと前記入力バウンダリスキャンチ
ェーンをバイパスするバイパススキャンチェーンとを切
り替え、前記出力バウンダリスキャンセルを通る出力バ
ウンダリスキャンチェーンに供給する手段を備える。
は、請求項１又は２記載のバウンダリスキャン回路にお
いて、前記集積回路の入力端子に接続された入力バウン
ダリスキャンセルと前記集積回路の出力端子に接続され
た出力バウンダリスキャンセルとを備える回路におい
て、前記入力バウンダリスキャンセルを通る入力バウン
ダリスキャンチェーンと前記入力バウンダリスキャンチ
ェーンをバイパスするバイパススキャンチェーンとを切
り替え、前記出力バウンダリスキャンセルを通る出力バ
ウンダリスキャンチェーンに供給する手段を備える。
【００１３】本発明の請求項１から３記載のバウンダリ
スキャン回路の構成により、Ｓａｍｐｌｅ／Ｐｒｅｌｏ
ａｄ命令の次にＥｘｔｅｓｔ命令を実行するか否かを指
定する１ビットのコードをＳａｍｐｌｅ／Ｐｒｅｌｏａ
ｄ命令のコードに追加し、Ｓａｍｐｌｅ／Ｐｒｅｌｏａ
ｄ命令を命令レジスタＩＲに格納するときに、命令レジ
スタＩＲに直列に追加した１ビットレジスタに追加した
１ビットのコードを格納する。したがって、Ｓａｍｐｌ
ｅ／Ｐｒｅｌｏａｄ命令の解読時に、追加した１ビット
レジスタを判定することにより、Ｓａｍｐｌｅ／Ｐｒｅ
ｌｏａｄ命令のあとに、Ｅｘｔｅｓｔ命令を実行するか
否かを判定する。
スキャン回路の構成により、Ｓａｍｐｌｅ／Ｐｒｅｌｏ
ａｄ命令の次にＥｘｔｅｓｔ命令を実行するか否かを指
定する１ビットのコードをＳａｍｐｌｅ／Ｐｒｅｌｏａ
ｄ命令のコードに追加し、Ｓａｍｐｌｅ／Ｐｒｅｌｏａ
ｄ命令を命令レジスタＩＲに格納するときに、命令レジ
スタＩＲに直列に追加した１ビットレジスタに追加した
１ビットのコードを格納する。したがって、Ｓａｍｐｌ
ｅ／Ｐｒｅｌｏａｄ命令の解読時に、追加した１ビット
レジスタを判定することにより、Ｓａｍｐｌｅ／Ｐｒｅ
ｌｏａｄ命令のあとに、Ｅｘｔｅｓｔ命令を実行するか
否かを判定する。
【００１４】Ｓａｍｐｌｅ／Ｐｒｅｌｏａｄ命令の実行
時に、追加した１ビットレジスタを解読し、つぎにＥｘ
ｔｅｓｔ命令を実行すると判定された場合、バウンダリ
スキャンセルにデータを転送する経路を入力バウンダリ
スキャンセルのチェーンをバイパスして、出力バウンダ
リスキャンセルのチェーンに転送する経路をセレクタに
より選択される。このことにより、Ｅｘｔｅｓｔ命令実
行前のテストデータ初期設定に必要な時間を短縮するこ
とができる。
時に、追加した１ビットレジスタを解読し、つぎにＥｘ
ｔｅｓｔ命令を実行すると判定された場合、バウンダリ
スキャンセルにデータを転送する経路を入力バウンダリ
スキャンセルのチェーンをバイパスして、出力バウンダ
リスキャンセルのチェーンに転送する経路をセレクタに
より選択される。このことにより、Ｅｘｔｅｓｔ命令実
行前のテストデータ初期設定に必要な時間を短縮するこ
とができる。
【００１５】また、Ｅｘｔｅｓｔ命令の命令コード入力
開始状態になると、集積回路内にあるＥｘｔｅｓｔ命令
のコードを保持されているメモリから命令レジスタに転
送する経路をセレクタが選択し、命令レジスタにパラレ
ルに命令コードが１クロック間に一度に転送される。シ
リアルに命令コードが命令レジスタに転送される場合に
比較して転送時間が短縮できる。
開始状態になると、集積回路内にあるＥｘｔｅｓｔ命令
のコードを保持されているメモリから命令レジスタに転
送する経路をセレクタが選択し、命令レジスタにパラレ
ルに命令コードが１クロック間に一度に転送される。シ
リアルに命令コードが命令レジスタに転送される場合に
比較して転送時間が短縮できる。
【００１６】
【発明の実施の形態】本発明のバウンダリスキャン回路
の実施の形態について、図１を用いて説明する。
の実施の形態について、図１を用いて説明する。
【００１７】図１はボード１０上に本発明のバウンダリ
スキャン回路を含む集積回路１ａ、１ｂがシリアルに接
続されて組み込まれた状態を示す。なお、集積回路１
ａ、１ｂ内部の機能ブロックは省略している。この種の
集積回路の信号の大きな流れはボード１０の外部よりシ
ステム入力が集積回路１ａの入力端子ＩＮに入力され、
集積回路１ａの出力端子ＯＵＴは集積回路１ｂの入力端
子ＩＮに接続され、集積回路１ｂの出力端子ＯＵＴはシ
ステム出力となっている。
スキャン回路を含む集積回路１ａ、１ｂがシリアルに接
続されて組み込まれた状態を示す。なお、集積回路１
ａ、１ｂ内部の機能ブロックは省略している。この種の
集積回路の信号の大きな流れはボード１０の外部よりシ
ステム入力が集積回路１ａの入力端子ＩＮに入力され、
集積回路１ａの出力端子ＯＵＴは集積回路１ｂの入力端
子ＩＮに接続され、集積回路１ｂの出力端子ＯＵＴはシ
ステム出力となっている。
【００１８】バウンダリスキャン回路としては、入力端
子ＩＮと一対一で接続されている複数の入力バウンダリ
スキャンセルＩＮＳおよび出力端子ＯＵＴと一対一で接
続されている複数の出力バウンダリスキャンセルＯＵＴ
Ｓと、命令コードやテストデータを入力する入力端子Ｔ
ＤＩと、バウンダリスキャンチェーンＸ１あるいはＸ２
とＸ３を通過して出力されるテストデータの出力端子Ｔ
ＤＯと、テスト実行時の内部状態遷移を制御する制御信
号ＴＭＳと、バウンダリスキャン回路のクロック信号Ｔ
ＣＫと、バウンダリスキャン回路リセット信号ＴＲＳＴ
と、バウンダリスキャン回路を制御するＴＡＰ制御回路
１５と、命令コードを設定する命令レジスタＩＲ１２及
びバイパスレジスタＢＰ１３と、入力端子ＴＤＩから入
力するデータを振り分けるためのスイッチＳ１と、出力
端子ＴＤＯへの出力データを選びセレクタＳＬ１以外に
命令コードを保持するメモリ１１と、入力端子ＴＤＩか
ら入力する命令コードとメモリ１１から入力する命令コ
ードを振り分けるセレクタＳＬ２と、入力バウンダリス
キャンチェーンＸ１とバイパススキャンチェーンＸ２の
データを振り分けるセレクタＳＬ３と、出力バウンダリ
スキャンチェーンＸ３と、命令レジスタＩＲ１２に直列
に接続された１ビットレジスタ１４とを備えている。
子ＩＮと一対一で接続されている複数の入力バウンダリ
スキャンセルＩＮＳおよび出力端子ＯＵＴと一対一で接
続されている複数の出力バウンダリスキャンセルＯＵＴ
Ｓと、命令コードやテストデータを入力する入力端子Ｔ
ＤＩと、バウンダリスキャンチェーンＸ１あるいはＸ２
とＸ３を通過して出力されるテストデータの出力端子Ｔ
ＤＯと、テスト実行時の内部状態遷移を制御する制御信
号ＴＭＳと、バウンダリスキャン回路のクロック信号Ｔ
ＣＫと、バウンダリスキャン回路リセット信号ＴＲＳＴ
と、バウンダリスキャン回路を制御するＴＡＰ制御回路
１５と、命令コードを設定する命令レジスタＩＲ１２及
びバイパスレジスタＢＰ１３と、入力端子ＴＤＩから入
力するデータを振り分けるためのスイッチＳ１と、出力
端子ＴＤＯへの出力データを選びセレクタＳＬ１以外に
命令コードを保持するメモリ１１と、入力端子ＴＤＩか
ら入力する命令コードとメモリ１１から入力する命令コ
ードを振り分けるセレクタＳＬ２と、入力バウンダリス
キャンチェーンＸ１とバイパススキャンチェーンＸ２の
データを振り分けるセレクタＳＬ３と、出力バウンダリ
スキャンチェーンＸ３と、命令レジスタＩＲ１２に直列
に接続された１ビットレジスタ１４とを備えている。
【００１９】図１を用いて集積回路１ａの出力端子ＯＵ
Ｔと集積回路１ｂの入力端子ＩＮ間で信号が正しく伝達
されているか否かをテストするためのＥｘｔｅｓｔ命令
実行時の動作について説明する。
Ｔと集積回路１ｂの入力端子ＩＮ間で信号が正しく伝達
されているか否かをテストするためのＥｘｔｅｓｔ命令
実行時の動作について説明する。
【００２０】まず、Ｅｘｔｅｓｔ命令を実行するために
は事前にＳａｍｐｌｅ／Ｐｒｅｌｏａｄ命令を実行して
出力バウンダリスキャンセルＯＵＴＳにテストデータを
設定しておく必要がある。制御信号ＴＭＳの操作によ
り、Ｓａｍｐｌｅ／Ｐｒｅｌｏａｄ命令はクロックに同
期して、１ビット毎シリアルに入力端子ＴＤＩから命令
レジスタＩＲ１２に設定される。Ｓａｍｐｌｅ／Ｐｒｅ
ｌｏａｄ命令の命令コードはつぎにＥｘｔｅｓｔ命令を
実行するか否かを指定する１ビットが追加されており、
追加された１ビットは命令レジスタＩＲ１２に直列接続
された１ビットレジスタ１４に格納される。１ビットレ
ジスタ１４に設定されたデータが次にＥｘｔｅｓｔ命令
の実行を指示しているか否かを解読され、その結果が、
次にＥｘｔｅｓｔ命令が実行されることを指示している
場合、ＴＡＰ制御回路１５から信号a（ｃ）が出力され
て、セレクタＳＬ２はメモリ１１に保持されている命令
コードがメモリ１１からパラレルに命令レジスタＩＲ１
２への転送を選択するように、またセレクタＳＬ３は信
号ｂ（ｄ）によりバイパススキャンチェーンＸ２を選択
するようそれぞれに切り替える。なお、Ｅｘｔｅｓｔ命
令が実行されないことを指示している場合は、Ｓａｍｐ
ｌｅ／Ｐｒｅｌｏａｄ命令動作を実行する。
は事前にＳａｍｐｌｅ／Ｐｒｅｌｏａｄ命令を実行して
出力バウンダリスキャンセルＯＵＴＳにテストデータを
設定しておく必要がある。制御信号ＴＭＳの操作によ
り、Ｓａｍｐｌｅ／Ｐｒｅｌｏａｄ命令はクロックに同
期して、１ビット毎シリアルに入力端子ＴＤＩから命令
レジスタＩＲ１２に設定される。Ｓａｍｐｌｅ／Ｐｒｅ
ｌｏａｄ命令の命令コードはつぎにＥｘｔｅｓｔ命令を
実行するか否かを指定する１ビットが追加されており、
追加された１ビットは命令レジスタＩＲ１２に直列接続
された１ビットレジスタ１４に格納される。１ビットレ
ジスタ１４に設定されたデータが次にＥｘｔｅｓｔ命令
の実行を指示しているか否かを解読され、その結果が、
次にＥｘｔｅｓｔ命令が実行されることを指示している
場合、ＴＡＰ制御回路１５から信号a（ｃ）が出力され
て、セレクタＳＬ２はメモリ１１に保持されている命令
コードがメモリ１１からパラレルに命令レジスタＩＲ１
２への転送を選択するように、またセレクタＳＬ３は信
号ｂ（ｄ）によりバイパススキャンチェーンＸ２を選択
するようそれぞれに切り替える。なお、Ｅｘｔｅｓｔ命
令が実行されないことを指示している場合は、Ｓａｍｐ
ｌｅ／Ｐｒｅｌｏａｄ命令動作を実行する。
【００２１】ここで、メモリ１１のビット幅は命令レジ
スタＩＲ１２と同じであり、メモリ１１からの命令コー
ドがパラレルに命令レジスタＩＲ１２へ転送することが
できる。
スタＩＲ１２と同じであり、メモリ１１からの命令コー
ドがパラレルに命令レジスタＩＲ１２へ転送することが
できる。
【００２２】Ｓａｍｐｌｅ／Ｐｒｅｌｏａｄ命令で実行
されるテストデータの初期設定は、入力端子ＴＤＩから
入力したデータは入力バウンダリスキャンセルＩＮＳを
通るチェーンＸ１をバイパスするバイパススキャンチェ
ーンＸ２を通り、セレクタＳＬ３から出力バウンダリス
キャンセルＯＵＴＳの出力バウンダリスキャンチェーン
Ｘ３に入力される。次にＥｘｔｅｓｔ命令の状態が命令
コード入力状態になると、命令レジスタＩＲ１２の入力
の前にあるセレクタＳＬ２によって、命令コードのメモ
リ１１が選ばれて命令レジスタＩＲ１２に命令コードが
１クロックで設定される。そのため、従来では入力端子
ＴＤＩから１クロックに１ビットづつシリアルに命令コ
ードを入力して命令レジスタＩＲ１２に設定していた
が、本発明によりその設定時間が短縮できる。
されるテストデータの初期設定は、入力端子ＴＤＩから
入力したデータは入力バウンダリスキャンセルＩＮＳを
通るチェーンＸ１をバイパスするバイパススキャンチェ
ーンＸ２を通り、セレクタＳＬ３から出力バウンダリス
キャンセルＯＵＴＳの出力バウンダリスキャンチェーン
Ｘ３に入力される。次にＥｘｔｅｓｔ命令の状態が命令
コード入力状態になると、命令レジスタＩＲ１２の入力
の前にあるセレクタＳＬ２によって、命令コードのメモ
リ１１が選ばれて命令レジスタＩＲ１２に命令コードが
１クロックで設定される。そのため、従来では入力端子
ＴＤＩから１クロックに１ビットづつシリアルに命令コ
ードを入力して命令レジスタＩＲ１２に設定していた
が、本発明によりその設定時間が短縮できる。
【００２３】ここで、Ｓａｍｐｌｅ／Ｐｒｅｌｏａｄ命
令により集積回路１ａの出力バウンダリスキャンセルＯ
ＵＴＳにデータがセットされ、Ｅｘｔｅｓｔ命令によ
り、集積回路１ａの出力バウンダリスキャンセルＯＵＴ
Ｓのデータが出力端子ＯＵＴを経由して集積回路１ｂの
入力端子ＩＮを経由して入力バウンダリスキャンセルＩ
ＮＳにセットされる。つぎに、集積回路１ａのバウンダ
リスキャンチェーンＸ１、Ｘ３、とシリアル接続Ｘと、
集積回路１ｂのバウンダリスキャンチェーンＸ１、Ｘ３
をシリアルに接続し、バウンダリスキャンセルのデータ
を集積回路１ｂの出力端子ＴＤＯよりシリアルに読み出
し、集積回路１ａの出力バウンダリスキャンセルＯＵＴ
Ｓのデータと集積回路１ｂの入力バウンダリスキャンセ
ルＩＮＳのデータが同じあるか否かをテストすることに
より、集積回路１ａの出力端子と集積回路１ｂの入力端
子で信号が正しく伝達されているか否かを判定すること
ができる。
令により集積回路１ａの出力バウンダリスキャンセルＯ
ＵＴＳにデータがセットされ、Ｅｘｔｅｓｔ命令によ
り、集積回路１ａの出力バウンダリスキャンセルＯＵＴ
Ｓのデータが出力端子ＯＵＴを経由して集積回路１ｂの
入力端子ＩＮを経由して入力バウンダリスキャンセルＩ
ＮＳにセットされる。つぎに、集積回路１ａのバウンダ
リスキャンチェーンＸ１、Ｘ３、とシリアル接続Ｘと、
集積回路１ｂのバウンダリスキャンチェーンＸ１、Ｘ３
をシリアルに接続し、バウンダリスキャンセルのデータ
を集積回路１ｂの出力端子ＴＤＯよりシリアルに読み出
し、集積回路１ａの出力バウンダリスキャンセルＯＵＴ
Ｓのデータと集積回路１ｂの入力バウンダリスキャンセ
ルＩＮＳのデータが同じあるか否かをテストすることに
より、集積回路１ａの出力端子と集積回路１ｂの入力端
子で信号が正しく伝達されているか否かを判定すること
ができる。
【００２４】本発明は、セレクタＳＬ３と１ビットレジ
スタ１４を設けることによりＳａｍｐｌｅ／Ｐｒｅｌｏ
ａｄ命令の実行時間の短縮ができる。又、命令コードの
メモリ１１とセレクタＳＬ２と１ビットレジスタ１４を
設けることによりＥｘｔｅｓｔ命令の実行時間の短縮が
できる。さらに命令レジスタＩＲ１２への命令コードの
設定が１クロックサイクルであることからＴＡＰ制御回
路の構成が簡単になる。
スタ１４を設けることによりＳａｍｐｌｅ／Ｐｒｅｌｏ
ａｄ命令の実行時間の短縮ができる。又、命令コードの
メモリ１１とセレクタＳＬ２と１ビットレジスタ１４を
設けることによりＥｘｔｅｓｔ命令の実行時間の短縮が
できる。さらに命令レジスタＩＲ１２への命令コードの
設定が１クロックサイクルであることからＴＡＰ制御回
路の構成が簡単になる。
【００２５】なお、本実施の形態では、命令レジスタＩ
Ｒ１２に直列接続したレジスタは1ビットとして説明し
たが、２ビット以上にすることは可能である。例えば、
バイパスの経路を2種類以上に増加させ、その中から必
要に応じて１つの経路を選択する場合などは2ビット以
上のレジスタが必要となる。
Ｒ１２に直列接続したレジスタは1ビットとして説明し
たが、２ビット以上にすることは可能である。例えば、
バイパスの経路を2種類以上に増加させ、その中から必
要に応じて１つの経路を選択する場合などは2ビット以
上のレジスタが必要となる。
【００２６】
【発明の効果】本発明のバウンダリスキャン回路によれ
ば、Ｅｘｔｅｓｔ命令の命令コードの入力にかかる時間
が１サイクルで終了することにより、実行時間が短縮さ
れ、その制御回路が簡単になり、さらにＥｘｔｅｓｔ命
令実行前のデータ設定に必要な準備時間が短縮されるた
め、従来Ｅｘｔｅｓｔ命令実行時に必要としていた命令
の時間を大幅に短縮することができ、ＴＡＰ制御回路も
簡単にすることができる。
ば、Ｅｘｔｅｓｔ命令の命令コードの入力にかかる時間
が１サイクルで終了することにより、実行時間が短縮さ
れ、その制御回路が簡単になり、さらにＥｘｔｅｓｔ命
令実行前のデータ設定に必要な準備時間が短縮されるた
め、従来Ｅｘｔｅｓｔ命令実行時に必要としていた命令
の時間を大幅に短縮することができ、ＴＡＰ制御回路も
簡単にすることができる。
【図１】本発明のバウンダリスキャン回路内臓の集積回
路を搭載したボードの概略図
路を搭載したボードの概略図
【図２】従来のバウンダリスキャン回路内臓の集積回路
を搭載したボードの概略図
を搭載したボードの概略図
１ａ，１ｂ，１ｃ，１ｄ 集積回路
１０，２０ ボード
１１ メモリ
１２ 命令レジスタＩＲ
１３ バイパスレジスタＢＰ
１４ １ビットレジスタ
１５，１６ ＴＡＰ制御回路
ａ，ｂ，ｃ，ｄ 信号
ＩＮＳ 入力バウンダリスキャンセル
ＯＵＴＳ 出力バウンダリスキャンセル
ＩＮ 入力端子
ＯＵＴ 出力端子
Ｘ シリアル配線
Ｘ１，Ｘ２，Ｘ３，Ｘ４ バウンダリスキャンチェーン
Ｓ１，Ｓ２ スイッチ
ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４ セレクタ
ＴＭＳ 制御信号
ＴＣＫ クロック信号
ＴＲＳＴ リセット信号
ＴＤＩ 入力端子
ＴＤＯ 出力端子
Claims (3)
- 【請求項１】 複数の集積回路をシリアルに接続して前
記集積回路同士間の接続テストを行うＩＥＥＥ１１４
９．１標準のバウンダリスキャン機能を持つバウンダリ
スキャン回路において、バウンダリスキャンを制御する
命令コードを保持する手段と、前記命令コードを保持す
る手段から命令レジスタへ前記命令コードを転送する手
段と、命令レジスタに直列に接続された少なくとも1ビ
ットのレジスタとを備えることを特徴とするバウンダリ
スキャン回路。 - 【請求項２】 前記命令コードを保持する手段のビット
幅は前記命令レジスタのビット幅と同じであり、１クロ
ックサイクルで前記命令コードを前記命令レジスタに転
送することを特徴とする請求項１記載のバウンダリスキ
ャン回路。 - 【請求項３】 前記集積回路の入力端子に接続された入
力バウンダリスキャンセルと前記集積回路の出力端子に
接続された出力バウンダリスキャンセルとを備える回路
において、前記入力バウンダリスキャンセルを通る入力
バウンダリスキャンチェーンと前記入力バウンダリスキ
ャンチェーンをバイパスするバイパススキャンチェーン
とを切り替え、前記出力バウンダリスキャンセルを通る
出力バウンダリスキャンチェーンに供給する手段を備え
ることを特徴とする請求項１又は２記載のバウンダリス
キャン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001371261A JP2003172764A (ja) | 2001-12-05 | 2001-12-05 | バウンダリスキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001371261A JP2003172764A (ja) | 2001-12-05 | 2001-12-05 | バウンダリスキャン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003172764A true JP2003172764A (ja) | 2003-06-20 |
Family
ID=19180332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001371261A Pending JP2003172764A (ja) | 2001-12-05 | 2001-12-05 | バウンダリスキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003172764A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008117380A1 (ja) * | 2007-03-23 | 2008-10-02 | Fujitsu Microelectronics Limited | 半導体集積回路装置およびその試験方法 |
| JP2013524166A (ja) * | 2010-03-26 | 2013-06-17 | アイメック | Ｔｓｖベースの３次元積層ｉｃのためのテストアーキテクチャ |
-
2001
- 2001-12-05 JP JP2001371261A patent/JP2003172764A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008117380A1 (ja) * | 2007-03-23 | 2008-10-02 | Fujitsu Microelectronics Limited | 半導体集積回路装置およびその試験方法 |
| JP2013524166A (ja) * | 2010-03-26 | 2013-06-17 | アイメック | Ｔｓｖベースの３次元積層ｉｃのためのテストアーキテクチャ |
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