KR20010053900A - 딜레이 체인 회로를 이용한 반도체 장치의 테스트 회로 및그의 테스트 방법 - Google Patents

딜레이 체인 회로를 이용한 반도체 장치의 테스트 회로 및그의 테스트 방법 Download PDF

Info

Publication number
KR20010053900A
KR20010053900A KR1019990054458A KR19990054458A KR20010053900A KR 20010053900 A KR20010053900 A KR 20010053900A KR 1019990054458 A KR1019990054458 A KR 1019990054458A KR 19990054458 A KR19990054458 A KR 19990054458A KR 20010053900 A KR20010053900 A KR 20010053900A
Authority
KR
South Korea
Prior art keywords
test
input
circuit
delay chain
delay
Prior art date
Application number
KR1019990054458A
Other languages
English (en)
Other versions
KR100697264B1 (ko
Inventor
김태진
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990054458A priority Critical patent/KR100697264B1/ko
Publication of KR20010053900A publication Critical patent/KR20010053900A/ko
Application granted granted Critical
Publication of KR100697264B1 publication Critical patent/KR100697264B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318577—AC testing, e.g. current testing, burn-in
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

본 발명은 반도체 집적 회로의 테스트 회로에 관한 것으로, 바운더리 스캔 체인과 TAP 컨트롤러 및 다수의 레지스터들 등의 JTAG 구조를 갖는 반도체 집적 회로의 인테스트 모드(intest mode)에서 서로 다른 딜레이 체인들을 포함하는 딜레이 체인 회로를 이용하여 반도체 집적 회로의 스피드를 측정한다. 따라서 웨이퍼 내의 모든 칩들에 대한 스피드 특성 파악 및 공정 평가를 할 수 있으며, EDS(Electrical Die Sorting) 시에 칩의 스피드 선별을 통해 일정 스피드 이하의 칩에 대해서는 패키지하지 않으므로서 제작 비용을 효과적으로 줄일 수 있다.

Description

딜레이 체인 회로를 이용한 반도체 장치의 테스트 회로 및 그의 테스트 방법{TEST CIRCUIT USING DELAY CHAIN CIRCUIT IN SEMICONDUCTOR AND TESTING METHOD OF THE SAME}
본 발명은 반도체 장치의 테스트 회로에 관한 것으로, 좀 더 구체적으로 서로 다른 딜레이 체인들을 포함하는 딜레이 체인 회로를 이용하여 웨이퍼 상의 모든 칩 또는 단일 칩의 스피드를 예측할 수 있는 반도체 장치의 테스트 회로 및 그 테스트 방법에 관한 것이다.
반도체 집적 회로의 대규모화, 복잡화 되어감에 따라 이에 대한 테스트 문제가 매우 중요하게 대두되고 있다.
반도체 집적 장치의 집적도가 갈수록 높아지고, 회로의 복잡성이 날로 증가함에 따라 생산되는 소자의 테스트 난이도 및 테스트 소요 시간이 증가하고 있는 추세이다.
이런 이유로 인하여 보드(board) 테스트 방법으로 주로 사용되고 있는 바운더리 스캔 테스트(boundary scan test) 회로를 이용한 집적 회로 테스트 방법이 있다.
JTAG(Joint Test Action Group)의 "IEEE Standard Test Access Port and Boundary Scan Architecture : IEEE Std.1149.1-1990" 표준안에서 정의된 여러 테스트 모드 중에서 집적 회로 내부를 테스트하기 위한 간단한 표준안으로 '인테스트 모드(intest mode)'를 정의하고 있는데, 이를 이용하여 집적 회로 설계자가 원하는데로 테스트할 수 있어 널리 사용된다.
대부분의 반도체 제조 회사에서는 공정 평가용으로 집적 회로에 사용되는 단위 소자(예를 들어, 저항, 캐패시터, 트랜지스터 등) 및 이들을 조합한 형태의 회로를 포함하는 TEG(Test Element Group)을 이용하여 설계된 집적 회로의 공정 평가 및 스피드 특성을 예측하고 있다.
도 1을 참조하면, 반도체 집적 회로(20)는 예를 들어, 마이크로프로세서, 마이크로컨트롤러 등의 패키지(package) 또는 칩(chip)으로서, 공정 단계에서 이들을 테스트하기 위하여 디버그 호스트(debug host)(10)와 특정 인터페이스(30)를 통하여 연결된다. 디버그 호스트(10)는 컴퓨터 시스템으로서, 예를 들어, 퍼스널 컴퓨터 등으로 구비되며 테스트를 위한 디버깅 프로그램(debugging program)(12)을 구비하고 있다. 그리고 특정 인터페이스(예를 들어, RS 232 등)(30)는 프로토콜 컨버터 등으로 구비되어, 디버그 호스트(10)와 반도체 집적 회로(20) 간의 테스트를 위한 프로토콜을 구비하여 인터페이스 신호들을 변환한다.
도 2를 참조하면, 일반적인 바운더리 스캔(boundary scan) 테스트 회로를 구비한 반도체 집적 회로(40)(예를 들어, 마이크로프로세서, 마이크로컨트롤러 등)는 상기 'IEEE Std.1149.1-1990' 표준안에서 제안된 JTAG 회로의 구조로 구비된다. 그리고 JTAG 회로는 필요한 핀(pin) 수를 최소화하기 위해 직렬 방식을 통해 데이터를 처리한다.
따라서 반도체 집적 회로(40)는 시스템 로직(50)과 JTAG 회로(46a, 46b, 60 ~ 90) 및 다수의 입출력 단자들(TDI, TDO, TCK, TMS, TRST)을 포함하고 있다.
JTAG 회로는 적어도 하나 이상(예컨대, 2 ~ 4개 정도)의 스캔 체인들(46a, 46b)과 5 개의 바운더리 스캔 테스트를 위한 입출력 단자(TDI, TDO, TCK, TMS, TRST) 및 TAP(Test Access Port) 컨트롤러(70)를 구비하고 있다. 그리고 데이터 레지스터로 바이패스(bypass) 레지스터(62)와 사용자 레지스터(user specific register)(64) 및 다수의 레지스터들(미도시됨)을 포함한다. 또한 명령어 디코더(90) 및 명령어 레지스터(80)를 포함한다.
테스트 데이터 입력 단자인 TDI(Test Data In) 단자와 테스트 데이터 출력 단자인 TDO(Test Data Out) 단자는 테스트를 위한 직렬 데이터를 입출력하는 단자이다.
스캔 체인들(46a, 46b)은 다수의 바운더리 스캔 레지스터들(또는 셀)(44)로 구비되어 있다. 그리고 바운더리 스캔 레지스터(44)는 TDI 단자로부터 반도체 집적 회로의 입력 단자들(42)로 테스트를 위한 적정의 데이터를 받아서 직렬로 쉬프팅(shifting)하고, 집적 회로의 출력 단자들로 출력 데이터를 제공한다. 이 때, 출력 데이터를 직렬로 쉬프팅하여 TDO 단자를 통해 집적 회로 외부로 출력한다.
TAP(Test Access Port) 컨트롤러(70)는 TMS 단자로부터 선택된 동작 모드에 따라서 JTAG 회로 전체의 동작을 제어하는데, 예를 들어, 총 16 상태(state)를 갖는 유한 상태 머신(finite state machine)으로 구성되며, 레지스터들로 명령을 보내거나 데이터를 쉬프팅하기 위하여 이들 중 하나를 선택한다.
TCK(Test ClocK) 단자는 테스트를 위한 TAP 컨트롤러(70)의 클럭 신호를 입력하는 단자이고, TMS(Test Mode Select) 단자는 각 상태(state)를 구분하는 테스트 동작에 따른 동작 모드를 위한 신호, 즉 테스트 모드 선택 신호를 입력하는 단자이다. 또한 TRST 단자는 반도체 집적 회로(40)에 전원이 공급되면 올바른 동작을 수행하도록 TAP 컨트롤러(70)를 리셋(reset)시키는 테스트 리셋 신호를 입력하는 단자이다.
명령어 레지스터(80)는 TDI 단자로부터 입력되는 명령어들을 받아서 명령 디코더(90)로 보내고, 명령어 디코더(90)는 명령어들을 디코딩한다.
또한 JTAG 회로는 두 개의 멀티플렉서(72, 74)와 출력 버퍼(76)를 포함한다. 멀티플렉서(72, 74)는 TAP 컨트롤러(70)의 제어를 받아서 해당 레지스터의 출력을 선택하고, 출력 버퍼(76)는 TDO 단자에 연결되어 출력 데이터를 칩 외부로 출력하도록 구동한다.
그리고 사용자 레지스터(user specific register)(64)는 표준안에서 규정하는 데이터 레지스터인 바운더리 스캔 체인(46a, 46b)과 바이패스 레지스터(62)와는 달리 설계자가 표준안에서 제시한 표준 동작 외에 임의의 목적을 위해서 사용할 수 있는 레지스터이다. 예를 들어, 사용자 레지스터는 BIST(Built In Self Test) 회로의 트리거링(triggering) 기능 또는 테스트 결과를 독출하기 위한 기능 등을 제공한다.
따라서 JTAG 회로는 디버그 호스트로(미도시됨)부터 TDI 단자를 통해 원하는 명령어를 로드한다. 그리고 이 명령어가 디코딩되어 해당 데이터 레지스터를 TDI와 TDO 사이에 연결하여 원하는 테스트 동작을 직렬로 반복 수행한다.
상술한 바와 같이, 이 방법은 웨이퍼에 할당된 전체 칩(chip)이 아닌 일부 칩에 대한 특성을 기능상으로 테스트하기 때문에, 공정 단계에서 웨이퍼 내의 모든 칩 또는 단일 칩의 스피드를 정확히 예측하지 못하는 문제점이 있다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 반도체 집적 회로의 바운더리 스캔 아키텍쳐의 내부 테스트 모드를 이용하여 웨이퍼 전체 칩 또는 대형 칩에서의 온-칩 등의 스피드를 예측할 수 있는 테스트 회로를 구현하는데 있다.
본 발명의 또 다른 목적은 상술한 문제점을 해결하기 위한 것으로, 반도체 집적 회로의 바운더리 스캔 아키텍쳐의 내부 테스트 모드를 이용하여 웨이퍼 전체 칩 또는 대형 칩에서의 온-칩 등의 스피드 예측 및 공정 평가를 할 수 있는 테스트 방법을 제공하는데 있다.
도 1은 반도체 집적 회로를 테스트 하기 위한 개략적인 구성을 도시한 블록도;
도 2는 일반적인 바운더리 스캔 테스트를 위한 집적 회로의 구성을 도시한 블록도;
도 3은 본 발명에 따른 바운더리 스캔 테스트를 위한 집적 회로의 구성을 도시한 블록도;
도 4는 도 3에 도시된 딜레이 체인 회로의 상세한 구성을 도시한 블록도;
도 5a 내지 도 5c는 본 발명의 실시예에 따른 서로 다른 딜레이 시간을 갖는다양한 딜레이 체인 회로의 구성을 보여주는 회로도;
도 6은 본 발명의 실시예에 따른 명령어 레지스터에 정의된 명령어들과 이에 대응하는 바이너리 코드들을 보여주는 도면 및;
도 7은 본 발명에 따른 딜레이 체인 회로를 이용한 테스트 방법을 도시한 흐름도이다.
* 도면의 주요 부분에 대한 부호 설명*
100 : 반도체 집적 회로 102 : 입출력 단자
104 : 바운더리 스캔 셀 106a, 106b : 바운더리 스캔 체인
110 : 시스템 로직 120 : 데이터 레지스터
130 : 바이패스 레지스터 140 : 딜레이 체인 회로
142 ~ 148 : 딜레이 체인 170 : TAP 컨트롤러
172 : 버퍼 172, 174 : 멀티플렉서
180 : 명령어 레지스터 190 : 명령어 디코더
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 디버깅 호스트와 상호 연결되고, 상기 호스트의 테스트 처리에 대응하여 테스트 데이터를 입력 및출력하는 입출력 단자를 구비하는 반도체 집적 회로의 테스트 회로에 있어서: 상기 입력 및 출력 단자 사이에 구비되어 적어도 하나 이상의 서로 다른 딜레이 체인들을 구비하는 딜레이 체인 회로와; 상기 입력 단자로부터 상기 딜레이 체인들 중 어느 하나를 선택하는 명령어를 구비하는 명령어 레지스터와; 상기 명령 레지스터로부터 상기 명령어를 받아서 상기 어느 하나의 딜레이 체인을 선택하도록 디코딩하여 출력하는 명령어 디코더 및; 상기 입력 단자로 상기 명령어가 입력되면, 상기 딜레이 체인들 중에 어느 하나를 상기 입력 및 출력 단자 사이에 전기적으로 연결하고, 상기 선택된 딜레이 체인를 통해 상기 반도체 집적 회로를 테스트하도록 제어하는 컨트롤러를 포함하되; 상기 호스트는 상기 테스트 데이터의 입력에서 출력 시간 까지의 소요 시간을 판별하고, 이를 통해 상기 반도체 집적 회로의 속도를 판별한다.
이 특징의 바람직한 실시예에 있어서, 상기 명령어 디코더의 제어를 받아서 상기 선택된 딜레이 체인을 상기 입출력 단자에 연결되어 테스트 결과를 출력하는 멀티플렉서를 더욱 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 딜레이 체인 회로는 상기 딜레이 체인들이 상호 병렬로 구비된다.
상술한 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 디버깅 호스트와 적어도 하나 이상의 반도체 집적 회로들과 상호 연결되고, 상기 호스트의 테스트 처리 과정에 따른 테스트 테이터를 입출력하는 입출력 단자와 바운더리 스캔 체인들 및 TAP 컨트롤러 등의 JTAG 아키텍쳐를 구비하고, 적어도 하나 이상의 서로다른 딜레이 체인들을 포함하는 딜레이 체인 회로와 상기 딜레이 체인들중에 어느 하나를 선택하기 위한 명령어들을 구비하는 명령어 레지스터 및 상기 명령어들을 디코딩하는 명령어 디코더를 갖는 반도체 집적 회로에 있어서, 상기 반도체 집적 회로의 테스트 방법에 있어서: 상기 컨트롤러를 리셋시키는 단계와; 상기 테스트 개시를 위한 명령어를 상기 명령어 레지스터에 로드하는 단계와; 상기 명령어에 응답하여 상기 딜레이 체인들 중에 어느 하나를 선택하는 단계와; 상기 입력 단자로 테스트 데이터를 입력하는 단계; 상기 입력된 데이터를 상기 선택된 딜레이 체인을 경유하여 상기 출력 단자로 상기 테스트 결과를 출력하는 단계 및; 상기 테스트 테이터의 입력 시간에서부터 출력 시간까지의 시간을 측정하는 단계를 포함하여; 상기 호스트는 상기 반도체 집적 회로의 스피드를 판별한다.
따라서 본 발명에 의하면, 반도체 집적 회로의 인테스트 모드에서 명령어 레지스터에 입력된 바이너리 코드를 통하여 딜레이 체인들 중에 어느 하나를 선택한다. 이어서 테스트 데이터의 입출력 시간을 계산하여 반도체 집적 회로의 스피드를 측정한다.
(실시예)
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 3는 본 발명에 따른 바운더리 스캔 테스트 회로를 구비한 반도체 집적 회로의 구성을 도시한 것이다.
도면을 참조하면, 상기 반도체 집적 회로(100)는 본 발명에 따른 신규한 딜레이 체인 회로(140)를 구비한다. 그리고 시스템 로직(110)과 JTAG 테스트 회로(106a, 106b, 120 ~ 190)및 다수의 입출력 단자들(TDI, TDO, TMS, TCK, TRST)을 포함하고 있다.
JTAG 회로는 적어도 하나 이상의 스캔 체인들(106a, 106b)과 바운더리 스캔 테스트를 위한 입출력 단자(TDI, TDO, TMS, TCK, TRST) 및 TAP 컨트롤러(170)를 구비하고 있다. 그리고 바이패스 레지스터(130)와 명령어 디코더(190) 및 명령어 레지스터(180)를 포함한다. 또한 상기 JTAG 회로는 두 개의 멀티플렉서(172, 174)와 출력 버퍼(176)를 포함한다.
상기 명령어 레지스터(180)는 내부에 정의된 명령어들을 구비하고 있다. 예를 들어, 도 6에 도시된 표(182)와 같이, 상기 명령어 레지스터(180)는 5 비트의 길이를 갖는 코드에 대응하여 다수의 명령어들을 구비하고 있다. 따라서 TDI 단자로부터 입력되는 코드들을 받아서 해당 명령어를 상기 명령어 디코더(190)로 보내고, 상기 명령어 디코더(190)는 해당 명령어를 디코딩하여 상기 제 1 의 멀티플렉서(172)로 전송한다. 그 결과, 상기 제 1 의 멀티플렉서(172)에 의해서 딜레이 체인들(142~148) 중의 어느 하나의 딜레이 체인을 선택하여 입출력 단자(TDI, TDO)에 연결된다.
상기 제 1 및 제 2 멀티플렉서(172, 174)는 상기 명령어 디코더(190) 및 상기 TAP 컨트롤러(170)의 제어를 받아서 해당 레지스터의 출력을 선택하고, 출력 버퍼(176)는 TDO 단자에 연결되어 출력 데이터를 반도체 집적 회로(100) 외부로 출력하도록 구동한다.
따라서 JTAG 회로는 먼저 TDI 단자를 통해 원하는 명령어를 로드한다. 그리고 이 명령어가 디코딩되어 해당 데이터 레지스터를 TDI와 TDO 사이에 연결하여 원하는 테스트 동작을 직렬로 반복 수행한다. 이 때, 반도체 집적 회로(100)의 인테스트 모드에서 명령어 레지스터(180)로 입력되는 바이너리 코드에 의해서 하나의 딜레이 체인을 선택한다. 그리고 선택된 딜레이 체인을 멀티플렉서(172, 174)를 통하여 입출력 단자(TDI, TDO)에 연결하여 테스트 결과를 출력한다. 따라서 테스트 데이터의 입출력에 의한 경과 시간을 측정함으로서 반도체 집적 회로의 스피드를 예측한다.
구체적으로 도 4를 참조하면, 상기 딜레이 체인 회로(140)는 다수의 딜레이 체인들(142, 144, 146, 148)을 포함하고 있다. 그리고 이들에 대응하여 테스트의 여러 동작 모드를 설정한다. 또한 상기 딜레이 체인들(142, 144, 146, 148)은 각각 테스트 데이터 입력 단자(TDI)와 테스트 데이터 출력 단자(TDO) 사이에 상기 제 1의 멀티플렉서(172)를 통해 상호 병렬로 구비된다.
상기 딜레이 체인들(142, 144, 146, 148)은 도 5a 내지 도 5c에 도시된 바와 같이 서로 다른 딜레이 시간들을 갖도록 다양한 형태로 구비된다. 즉, 각각의 딜레이 체인들은 다수의 인버퍼 버퍼들의 직렬로 구비되며, 이들 인버터 버퍼의 개수를 조정하여 딜레이 시간을 조정하거나 각각의 인버터 버퍼 사이에 구비되는 저항 또는/및 캐패시터 등의 수동 소자들을 이용하여 서로 다른 딜레이 시간을 조정한다.
따라서 반도체 집적 회로(100)의 인테스트 모드(intest mode)에서 스피드 테스트를 위한 데이터가 상기 명령어 레지스터(180)에 입력되면, 해당 데이터 즉, 바이너리 코드를 받은 상기 명령어 레지스터(180)은 바이너리 코드에 대응하는 명령어를 상기 명령어 디코더(190)로 보내고, 이에 의해서 딜레이 체인들(142, 144, 146, 148) 중에 어느 하나를 선택하여 입출력 단자(TDI, TDO)에 연결된다. 이어서 선택된 딜레이 체인을 경유하여 테스트 결과가 출력된다.
도 6은 본 발명의 일 실시예에 따른 명령어 레지스터에 정의된 다수의 명령어들과 이들에 대응되는 바이너리 코드들을 보여주는 표를 도시하고 있다. 이들 명령어들은 이 기술 분야에서는 공지된 것이므로 여기서 상세한 설명은 생략한다.
상기 표(182)에 의하면, 상기 명령어 레지스터(180)는 5 비트(bit)의 길이(IR[4:0])를 가진다. 예컨대, 상기 TAP 컨트롤러(170)로부터 상기 명령어 레지스터(180)에 '00000'의 바이너리 코드가 입력되면, 상기 명령어 레지스터(180)는 'EXTEST' 명령어를 상기 명령어 디코더(190)로 보낸다. 여기서 'EXTEST' 명령어는 반도체 집적 회로의 내부 디바이스(inter-devices)들을 테스트하는 모드를 실행하는 명령어이다.
따라서 본 발명에 의하면, 상기 TAP 컨트롤러(170)로부터 테스트를 위한 어떤 모드에 대응하여 특정 데이터가 입력되면, 상기 특정 데이터에 대응하는 명령어를 이용하여 딜레이 체인들(142, 144, 146, 148) 중에 해당 딜레이 체인을 선택하게 된다. 즉, '01000' 내지 '01111'의 바이너리 코드 중에 어느 하나가 입력되어 해당 딜레이 체인을 선택하게 된다.
계속해서 도 7은 본 발명의 일 실시예에 따른 디버그 호스트(debug host)와 상호 연결되는 반도체 집적 회로의 스피드를 측정하기 위한 테스트 수순을 도시한흐름도이다. 이 수순은 상기 호스트에 구비된 디버깅 프로그램에서 처리하는 것으로, 테스트 동작에 대응하여 상기 TAP 컨트롤러(170)를 제어한다.
도면을 참조하면, 단계 S200에서 상기 반도체 집적 회로(100)에 전원이 공급되면, 상기 TAP 컨트롤러(170)를 리셋(reset)시키기 위하여 TRST 단자를 통해서 리셋 신호를 입력한다. 따라서 상기 TAP 컨트롤러(170)는 테스트 로직 리셋(TEST-LOGIC-RESET) 상태로 설정된다. 이어서 단계 S210에서는 테스트 시작을 위한 명령어를 입력한다. 즉, 도 6의 '00001'의 바이너리 코드를 상기 명령어 레지스터(180)에 전송하여 SAMPLE/RELOAD 명령어를 로드한다. 여기서 SAMPLE/RELOAD 명령어는 상기 명령어 레지스터(180)에 정의되어 있으며, 테스트를 위한 명령어이다. 단계 S220에서 딜레이 체인들(142, 144, 146, 148) 중에 어느 하나를 선택하기 위한 명령어를 상기 명령어 레지스터(180)에 로드한다. 즉, 도 6에 도시된 DELAY CHAIN 1 ~ DELAY CHAIN (N) 명령어 중에 어느 하나에 대응되는 바이너리 코드(01000 ~ 01111)를 상기 명령어 레지스터(180)에 로드시킨다. 따라서 호스트로부터 결정된 테스트 모드에 대응해서 해당 명령어를 받아들이고 그 결과 해당 딜레이 체인이 선택된다.
이어서 단계 S230에서 상기 TAP 컨트롤러(170)를 RUN-TEST/IDLE 상태를 유지하면서 데이터 입력 단자(TDI)로 테스트 데이터를 입력하여 테스트를 실행한다. 단계 S240에서 입력된 테스트 데이터가 선택된 딜레이 체인을 경유하여 출력 단자(TDO)로 출력된다. 그 결과 단계 S250에서 테스트 데이터가 데이터 입력 단자(TDI)로부터 데이터 출력 단자(TDO)까지 경유하는 동안의 시간을 측정할 수 있다. 따라서 반도체 집적 회로의 스피드를 예측한다.
상술한 바와 같이, 본 발명은 다양한 딜레이 체인들을 이용하여 반도체 집적 회로를 테스트함으로서 공정의 변화에 대한 칩의 동작 특성을 분석할 수 있으며, 이에 따른 동작 스피드를 예측할 수 있다.
또한 바운더리 스캔 아키텍쳐의 인테스트 모드를 이용하여 테스트함으로서 웨이퍼 내의 모든 칩에 대한 스피드 특성 파악 및 공정 평가를 할 수 있으며, EDS(Electrical Die Sorting) 시에 칩의 스피드 선별을 통해 일정 스피드 이하의 칩에 대해서는 패키지하지 않으므로서 제작 비용을 효과적으로 줄일 수 있다.

Claims (4)

  1. 디버깅 호스트(debugging host)와 상호 연결되고, 상기 호스트의 테스트 처리에 대응하여 테스트 데이터를 입력 및 출력하는 입출력 단자를 구비하는 반도체 집적 회로의 테스트 회로에 있어서:
    상기 입력 및 출력 단자 사이에 구비되어 적어도 하나 이상의 서로 다른 딜레이 체인들을 구비하는 딜레이 체인 회로와;
    상기 입력 단자로부터 상기 딜레이 체인들 중 어느 하나를 선택하는 명령어를 구비하는 명령어 레지스터와;
    상기 명령 레지스터로부터 상기 명령어를 받아서 상기 어느 하나의 딜레이 체인을 선택하도록 디코딩하여 출력하는 명령어 디코더 및;
    상기 입력 단자로 상기 명령어가 입력되면, 상기 선택된 딜레이 체인을 상기 입력 및 출력 단자 사이에 전기적으로 연결하고, 상기 선택된 딜레이 체인를 통해 상기 반도체 집적 회로를 테스트하도록 제어하는 컨트롤러를 포함하되;
    상기 호스트는 상기 테스트 데이터의 입력에서 출력까지의 소요 시간을 측정하고, 이를 통해 상기 반도체 집적 회로의 속도를 판별하는 것을 특징으로 하는 반도체 집적 회로의 테스트 회로.
  2. 제 1 항에 있어서,
    상기 명령어 디코더의 제어를 받아서 상기 선택된 딜레이 체인을 상기 입출력 단자에 연결되어 테스트 결과를 출력하는 멀티플렉서를 더욱 포함하는 것을 특징으로 하는 반도체 장치의 테스트 회로.
  3. 제 1 항에 있어서,
    상기 딜레이 체인 회로는 상기 딜레이 체인들이 상호 병렬로 구비되는 것을 특징으로 하는 반도체 장치의 테스트 회로.
  4. 디버깅 호스트와 적어도 하나 이상의 반도체 집적 회로들과 상호 연결되고, 상기 호스트의 테스트 처리 과정에 따른 테스트 테이터를 입출력하는 입출력 단자와 바운더리 스캔 체인들 및 TAP 컨트롤러 등의 JTAG 아키텍쳐를 구비하고, 적어도 하나 이상의 서로 다른 딜레이 체인들을 포함하는 딜레이 체인 회로와 상기 딜레이 체인들중에 어느 하나를 선택하기 위한 명령어들을 구비하는 명령어 레지스터 및 상기 명령어들을 디코딩하는 명령어 디코더를 갖는 반도체 집적 회로에서, 상기 반도체 집적 회로의 테스트 방법에 있어서:
    상기 컨트롤러를 리셋시키는 단계와;
    상기 테스트 개시를 위한 명령어를 상기 명령어 레지스터에 로드하는 단계와;
    상기 명령어에 응답하여 상기 딜레이 체인들 중에 어느 하나를 선택하는 단계와;
    상기 입력 단자로 테스트 데이터를 입력하는 단계;
    상기 입력된 데이터를 상기 선택된 딜레이 체인을 경유하여 상기 출력 단자로 상기 테스트 결과를 출력하는 단계 및;
    상기 테스트 테이터의 입력에서부터 출력까지의 경과 시간을 측정하는 단계를 포함하여;
    상기 호스트는 상기 경과 시간을 이용하여 상기 반도체 집적 회로의 스피드를 측정하는 것을 특징으로 하는 테스트 방법.
KR1019990054458A 1999-12-02 1999-12-02 딜레이 체인 회로를 이용한 반도체 장치의 테스트 회로 및그의 테스트 방법 KR100697264B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990054458A KR100697264B1 (ko) 1999-12-02 1999-12-02 딜레이 체인 회로를 이용한 반도체 장치의 테스트 회로 및그의 테스트 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990054458A KR100697264B1 (ko) 1999-12-02 1999-12-02 딜레이 체인 회로를 이용한 반도체 장치의 테스트 회로 및그의 테스트 방법

Publications (2)

Publication Number Publication Date
KR20010053900A true KR20010053900A (ko) 2001-07-02
KR100697264B1 KR100697264B1 (ko) 2007-03-21

Family

ID=19623184

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990054458A KR100697264B1 (ko) 1999-12-02 1999-12-02 딜레이 체인 회로를 이용한 반도체 장치의 테스트 회로 및그의 테스트 방법

Country Status (1)

Country Link
KR (1) KR100697264B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100486275B1 (ko) * 2002-04-30 2005-04-29 삼성전자주식회사 핀을 공유를 이용한 다중 스캔 체인 및 설계 방법.
KR20150026202A (ko) * 2013-09-02 2015-03-11 삼성전자주식회사 스캔-체인으로 연결된 플립-플롭들의 값들을 jtag 인터페이스를 이용하여 재구성할 수 있는 집적 회로, 이의 동작 방법, 및 상기 집적 회로를 포함하는 장치들
US9606182B2 (en) 2014-06-16 2017-03-28 Samsung Electronics Co., Ltd. System on chip

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6018815A (en) * 1996-10-18 2000-01-25 Samsung Electronics Co., Ltd. Adaptable scan chains for debugging and manufacturing test purposes
US6049901A (en) * 1997-09-16 2000-04-11 Stock; Mary C. Test system for integrated circuits using a single memory for both the parallel and scan modes of testing
KR100399355B1 (ko) * 2001-03-12 2003-09-26 삼성전자주식회사 로컬 모니터 회로를 포함하는 반도체 집적 회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100486275B1 (ko) * 2002-04-30 2005-04-29 삼성전자주식회사 핀을 공유를 이용한 다중 스캔 체인 및 설계 방법.
KR20150026202A (ko) * 2013-09-02 2015-03-11 삼성전자주식회사 스캔-체인으로 연결된 플립-플롭들의 값들을 jtag 인터페이스를 이용하여 재구성할 수 있는 집적 회로, 이의 동작 방법, 및 상기 집적 회로를 포함하는 장치들
US9606182B2 (en) 2014-06-16 2017-03-28 Samsung Electronics Co., Ltd. System on chip

Also Published As

Publication number Publication date
KR100697264B1 (ko) 2007-03-21

Similar Documents

Publication Publication Date Title
US5109190A (en) Semiconductor apparatus including semiconductor integrated circuit and operating method thereof
US6446230B1 (en) Mechanism for enabling compliance with the IEEE standard 1149.1 for boundary-scan designs and tests
US5570375A (en) IEEE Std. 1149.1 boundary scan circuit capable of built-in self-testing
US5396170A (en) Single chip IC tester architecture
US11041905B2 (en) Combinatorial serial and parallel test access port selection in a JTAG interface
JP2005503563A (ja) 電子デバイス
CA2329597A1 (en) Method for scan controlled sequential sampling of analog signals and circuit for use therewith
US6163864A (en) Method for cost-effective production testing of input voltage levels of the forwarded clock interface of high performance integrated circuits
EP0849678B1 (en) A system and method for testing electronic devices
KR100394575B1 (ko) 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적출력방법 및 그에 따른 출력회로
US20020145441A1 (en) Semiconductor integrated circuit and test board
US8754668B2 (en) Integrated circuit and a method for testing a multi-tap integrated circuit
US7284174B2 (en) Enhanced JTAG interface
US9599673B2 (en) Structural testing of integrated circuits
US20030046625A1 (en) Method and apparatus for efficient control of multiple tap controllers
JP4401039B2 (ja) 半導体集積回路
KR100697264B1 (ko) 딜레이 체인 회로를 이용한 반도체 장치의 테스트 회로 및그의 테스트 방법
Park et al. A new IEEE 1149.1 boundary scan design for the detection of delay defects
Ono et al. Integrated and automated design-for-testability implementation for cell-based ICs
KR100694315B1 (ko) 다중 시스템 클럭 및 이종 코어를 포함하는 시스템 온 칩용연결선 지연 고장 테스트 제어기
KR100707297B1 (ko) 시스템 버스를 이용한 제이티에이지 테스트 장치
US6865703B2 (en) Scan test system for semiconductor device
US10890619B2 (en) Sequential test access port selection in a JTAG interface
KR20010082321A (ko) 집적 회로 동작 모드를 종료시키거나 또는 변경하기 위한경계 주사 방법
JPH11258304A (ja) システムロジックのテスト回路およびテスト方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110302

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee