KR100486275B1 - 핀을 공유를 이용한 다중 스캔 체인 및 설계 방법. - Google Patents

핀을 공유를 이용한 다중 스캔 체인 및 설계 방법. Download PDF

Info

Publication number
KR100486275B1
KR100486275B1 KR10-2002-0065939A KR20020065939A KR100486275B1 KR 100486275 B1 KR100486275 B1 KR 100486275B1 KR 20020065939 A KR20020065939 A KR 20020065939A KR 100486275 B1 KR100486275 B1 KR 100486275B1
Authority
KR
South Korea
Prior art keywords
scan
clock signals
scan clock
chains
output terminal
Prior art date
Application number
KR10-2002-0065939A
Other languages
English (en)
Other versions
KR20030085459A (ko
Inventor
심규찬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20030085459A publication Critical patent/KR20030085459A/ko
Application granted granted Critical
Publication of KR100486275B1 publication Critical patent/KR100486275B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2891—Features relating to contacting the IC under test, e.g. probe heads; chucks related to sensing or controlling of force, position, temperature
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318552—Clock circuits details

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

스캔 디자인 구조는 핀의 수, 테스트 시간 및 전력 소모를 감소시키고, 하나의 스캔 입력으로부터 다중 스캔 체인을 구동하고 다중 스캔 클럭들을 사용함에 의하여 기존의 입증된 스캔 벡터를 사용할 수 있다. 다중 스캔 체인들로 스캔 벡터들을 전송하기 위하여 다중 스캔 체인의 스캔 벡터들은 스캔 입력으로 연속적으로 인가된다. 그러나 다중 스캔 클럭들 중 대응되는 스캔 클럭에 의하여 하나의 스캔 체인을 위한 몇 비트들만이 선택적으로 동기 되어 그 스캔 체인으로 입력된다.
출력 멀티플렉서는 테스트 핀의 총 수를 줄이기 위하여 사용될 수 있다. 하나의 스캔 클럭 입력으로부터 다중 스캔 클럭들을 발생하기 위한 스캔 클럭 발생기 및 출력 멀티플렉서를 제어하기 위한 선택 신호를 발생하는 선택 신호 발생기를 사용함에 의하여 핀의 수를 더욱 줄일 수 있다.

Description

핀을 공유를 이용한 다중 스캔 체인 및 설계 방법.{Multiple scan chains with pin sharing and design method thereof}
본 발명은 일반적으로 회로 테스트에 관한 것으로서, 특히 핀 공유를 이용한 다중 스캔 체인을 가지는 테스트 방법 및 장치에 관한 것이다.
일반적으로 스캔 디자인은 메모리나 상태 소자를 스캔 소자(스캔 셀이라고 불리기도 한다.)로 전환하고, 많은 수의 스캔 소자들을 테스트되는 회로(Circuit Under Test)에 배치된 하나 또는 많은 수의 직렬 쉬프트 레지스터(스캔 체인이라고 불리기도 한다.)에 연결하는 것과 관련된 회로 테스트 방식이다.
각각의 스캔 체인은 전형적으로 스캔 입력에서 시작되고 많은 수의 스캔 소자들을 추적하며, 스캔 출력에서 끝난다. 스캔 구조는 테스트되는 회로(CUT)가 스캔 클럭의 제어 하에 스캔 입력을 통하여 스캔 체인으로 테스트 데이터 패턴(테스트 벡터 또는 스캔 벡터라고 불리기도 한다.)을 직렬적으로 쉬프팅 함에 의하여 알려진 데이터 상태에 놓이도록 한다.
테스트되는 회로의 동작은 스캔 출력을 통하여 데이터 출력을 이동하는 동일한 스캔 체인을 사용함에 의하여 관찰될 수 있다.
스캔 디자인은 집적 회로와 같은 곳에 장착된 복잡한 회로들을 테스트하는 방법으로서 가장 널리 사용되는 디자인이 되었다. 스캔 디자인은 테스트 벡터를 생성하여 효율적인 결함 검출을 제공하고 집적 회로들을 테스트하는 비용을 감소시키는 자동 테스트 패턴 발생(ATPG) 방식의 사용을 가능하게 한다.
그러나 집적회로는 점점 복잡해지고 테스트 비용의 감소나 테스트 시간의 감소는 매우 중요해지고 있다. 시스템 온 칩(SOC)과 같은 초대규모 집적(VLSI: very large-scale integration) 제품에 있어서 테스트 비용은 칩 자체를 제조하는 비용의 2배 내지는 3배, 심지어는 4배가 될 수도 있다.
테스트 응용 시간을 줄이기 위하여 다중 스캔 체인의 사용에 관련된 기술들이 개발되어 왔다. 이 기술들은 단일 스캔 체인을 다중 스캔 체인으로 나누어 더 짧은 테스트 벡터들이 테스트되는 회로로 병렬로 쉬프트 되도록 한다. 그러면 테스트 시간을 줄일 수 있다.
그러나 현재의 다중 스캔 체인 기술들은 스캔 입출력으로 사용되는데 할당되는 추가적인 입출력 터미널들이 요구된다. 단일 입력으로부터 다중 스캔 체인을 구동하기 위한 노력은 자동 테스트 패턴 발생(ATPG) 방식이 사용되기 전에 실질적인 회로들의 재구성을 포함하여, 스캔 체인 회로 및 테스트 벡터의 복잡한 분석을 요구하는 기술들을 발생시켰다. 이것은 약간의 스캔 테스트 시간의 절약을 제공함에 비하여 테스트 부하를 급진적으로 증가시키는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는, 핀 수의 증가 없이 테스트 응용 시간을 줄일 수 있는 다중 스캔 체인 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 핀 수의 증가 없이 테스트 응용 시간을 줄일 수 있는 다중 스캔 체인 회로의 테스트 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 회로는 입력 단자에 연결되는 복수개의 스캔 입력들을 가지는 복수개의 스캔 체인과, 복수개의 스캔 클럭 신호들에 연결되는 복수개의 스캔 클럭 입력을 구비하는 것을 특징으로 한다.
상기 회로는 단일 스캔 클럭 신호에 응답하여 복수개의 스캔 클럭 신호들을 발생시키며, 상기 복수개의 스캔 체인들에 연결되는 스캔 클럭 신호 발생기를 더 구비하는 것을 특징으로 한다.
상기 복수개의 스캔 클럭 신호들은 겹치지 않는 활성 에지 또는 레벨을 가지는 것을 특징으로 하며, 상기 회로는 하나 또는 그 이상의 선택 신호들에 응답하여 상기 스캔 체인의 복수개의 스캔 출력들을 출력 단자에 연결하는 멀티플렉서를 더 구비하는 것을 특징으로 한다.
상기 회로는 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 패드일 수 있으며, 또는 상기 회로는 패키지에 장착된 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 핀인 것을 특징으로 한다.
상기 각각의 스캔 체인은 복수개의 다중 스캔 소자들을 구비하거나 또는 상기 각각의 스캔 체인은 복수개의 동기 된 스캔 소자들을 구비하는 것을 특징으로 한다.
상기 각각의 스캔 체인은 복수개의 레벨 감도 스캔 디자인(Level Sensitivity Scan Design) 소자를 구비하고, 상기 복수개의 스캔 클럭 입력들은 마스터 스캔 클럭 입력들이고, 상기 복수개의 스캔 클럭 신호들은 마스터 스캔 클럭 신호들이고, 상기 복수개의 스캔 체인들은 복수개의 슬레이브 스캔 클럭 신호들을 수신하여 연결하는 복수개의 스캔 클럭 입력들을 구비하는 것을 특징으로 한다.
상기 스캔 클럭 신호 발생기는 지연 체인을 구비하는 것을 특징으로 한다. 상기 스캔 클럭 신호 발생기는 위상 동기 루프, 상기 위상 동기 루프에 연결되는 카운터 및 상기 카운터에 연결되는 시퀀스 검출기를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 회로는 멀티플렉서를 통하여 복수개의 스캔 출력들이 출력 단자로 연결되는 복수개의 스캔 체인들을 구비하는 것을 특징으로 한다.
상기 복수개의 스캔 체인들은 입력 단자에 연결되는 복수개의 스캔 입력들 및 복수개의 스캔 클럭 신호들을 수신하여 연결하는 복수개의 스캔 클럭 입력들을 구비하는 것을 특징으로 한다. 상기 회로는 하나의 스캔 클럭 신호에 응답하여 복수개의 스캔 클럭 신호들을 발생하며, 복수개의 스캔 체인들에 연결되는 스캔 클럭 신호 발생기를 더 구비하는 것을 특징으로 한다.
상기 복수개의 스캔 클럭 신호들은 겹치지 않는 활성 에지 또는 레벨을 가지는 것을 특징으로 한다. 상기 회로는 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 패드이거나 또는 상기 회로는 패키지에 장착된 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 핀인 것을 특징으로 한다.
상기 각각의 스캔 체인은 복수개의 다중 스캔 소자들을 구비하거나 또는 상기 각각의 스캔 체인은 복수개의 동기 된 스캔 소자들을 구비하는 것을 특징으로 한다.
상기 각각의 스캔 체인은 복수개의 레벨 감도 스캔 디자인(Level Sensitivity Scan Design) 소자를 구비하고 상기 복수개의 스캔 클럭 입력들은 마스터 스캔 클럭 입력들이고, 상기 복수개의 스캔 클럭 신호들은 마스터 스캔 클럭 신호들이고, 상기 복수개의 스캔 체인들은 복수개의 슬레이브 스캔 클럭 신호들을 수신하여 연결하는 복수개의 스캔 클럭 입력들을 구비하는 것을 특징으로 한다.
상기 스캔 클럭 신호 발생기는 지연 체인을 구비하는 것을 특징으로 한다.
상기 스캔 클럭 신호 발생기는 위상 동기 루프, 상기 위상 동기 루프에 연결되는 카운터 및 상기 카운터에 연결되는 시퀀스 검출기를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 복수개의 스캔 입력들과 복수개의 스캔 출력들을 가지는 복수개의 스캔 체인들을 구비하는 회로를 테스트하는 방법에 있어서, 상기 방법은, 상기 복수개의 스캔 입력들을 입력 단자로 인가하는 단계 및 상기 복수개의 스캔 체인들을 복수개의 스캔 클럭 신호들에 동기 시키는 단계를 구비하는 것을 특징으로 한다.
상기 테스트 방법은 상기 복수개의 스캔 출력들로부터 데이터를 출력 단자를 통하여 이동시키는 단계를 더 구비하는 것을 특징으로 한다.
상기 복수개의 스캔 출력들로부터 데이터를 출력 단자를 통하여 이동시키는 단계는, 상기 복수개의 스캔 출력들 중 하나를 연속적으로 선택하는 단계 및 상기 출력 단자를 통하여, 상기 선택된 스캔 출력으로부터 데이터를 이동시키는 단계를 구비하는 것을 특징으로 한다.
상기 테스트 방법은 겹치지 않는 활성 에지 또는 레벨을 가지는 상기 복수개의 스캔 클럭 신호들을 발생하는 단계를 더 구비하는 것을 특징으로 한다. 상기 테스트 방법에 있어서, 상기 회로는 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 패드이거나 또는 상기 회로는 패키지에 장착된 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 핀인 것을 특징으로 한다.
상기 복수개의 스캔 체인들을 복수개의 스캔 클럭 신호들에 동기 시키는 단계는, 상기 복수개의 스캔 체인들을 복수개의 마스터 스캔 클럭 신호들 및 복수개의 슬레이브 스캔 클럭 신호들에 동기 시키는 단계를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 복수개의 스캔 입력들과 복수개의 스캔 출력들을 가지는 복수개의 스캔 체인들을 구비하는 회로를 테스트하는 방법에 있어서, 상기 방법은, 상기 복수개의 스캔 출력들로부터 데이터를 출력 단자를 통하여 이동시키는 단계를 구비하는 것을 특징으로 한다.
상기 복수개의 스캔 출력들로부터 데이터를 출력 단자를 통하여 이동시키는 단계는, 상기 복수개의 스캔 출력들 중 하나를 연속적으로 선택하는 단계 및 상기 출력 단자를 통하여, 상기 선택된 스캔 출력으로부터 데이터를 이동시키는 단계를 구비하는 것을 특징으로 한다.
상기 테스트 방법은 상기 복수개의 스캔 입력들을 입력 단자로 인가하는 단계 및 상기 복수개의 스캔 체인들을 복수개의 스캔 클럭 신호들에 동기 시키는 단계를 더 구비하는 것을 특징으로 한다.
상기 테스트 방법은 겹치지 않는 활성 에지 또는 레벨을 가지는 상기 복수개의 스캔 클럭 신호들을 발생하는 단계를 더 구비하는 것을 특징으로 한다.
상기 테스트 방법에 있어서, 상기 회로는 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 패드이거나 또는 상기 회로는 패키지에 장착된 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 핀인 것을 특징으로 한다.
상기 복수개의 스캔 체인들을 복수개의 스캔 클럭 신호들에 동기 시키는 단계는, 상기 복수개의 스캔 체인들을 복수개의 마스터 스캔 클럭 신호들 및 복수개의 슬레이브 스캔 클럭 신호들에 동기 시키는 단계를 구비하는 것을 특징으로 한다.
삭제
삭제
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 스캔 체인 구조의 실시예를 나타내는 도면이다.
도 1의 디자인은 N 개의 스캔 체인을 구비한다. 제 1 스캔 체인은 스캔 셀들(10, 11, 12)로 구성된다. 제 2 스캔 체인은 스캔 셀들(20, 21, 22)로 구성된다. 그와 같은 순서로, 마지막 스캔 체인은 스캔 셀들(N0, N1, N2)로 구성된다.
좀더 설명하면, 도 1의 스캔 셀들은 D 타입 다중 스캔 플립 플롭들이며, 각각의 플립 플롭들은 초기 입력(D), 초기 출력(Q), 스캔 입력(SDI), 스캔 인에이블(SE) 그리고 스캔 클럭 입력(SCK)으로 기능하는 클럭 입력을 가진다.
각 스캔 체인의 첫 번째 셀의 스캔 입력(SDI)은 단일 스캔 입력 단자(30)에 모두 연결되어 있어서, 각 스캔 체인의 첫 번째 셀의 스캔 입력(SDI)은 동일한 스캔 입력 신호(SI)를 수신한다.
각 스캔 셀의 초기 출력(Q)은 각각의 스캔 체인 안에서 다음에 연결되는 스캔 셀의 스캔 입력(SDI)에 연결된다. 본 발명의 실시예에서, 각 스캔 체인의 마지막 스캔 셀의 초기 출력(Q)은 N 대 1 멀티플렉서(32)의 대응되는 입력에 연결된다.
멀티플렉서(32)의 출력은 선택 신호(Sj)(여기서,j 는 1에서 [N] 까지의 수이고, [X]는 X의 상한을 지시한다.)의 제어에 의하여 스캔 출력 단자(34)로 스캔 출력 신호(SO)를 제공한다.
각각의 스캔 체인의 스캔 셀들은 대응되는 스캔 클럭 신호(SCKi)(i 는 1부터 N 까지의 수이다.)를 수신하여 공통으로 연결되는 각각의 스캔 클럭 입력(SCK)을 가지며, 각 스캔 체인마다 자기 자신의 스캔 클럭 신호(SCKi)를 가진다. 도 1에는 나타나있지 않으나, 모든 스캔 체인의 스캔 셀의 스캔 인에이블 입력(SE)은 스캔 셀들이 스캔 로드/언로드, 스캔 데이터 입력 및 스캔 샘플 등과 같은 기능적인 동작 모드에서 동작되도록 연결되어 있다.
도 1의 실시예에 따른 스캔 동작이 도 2를 참조하여 설명된다.
스캔 체인이 스캔 모드에 있도록 스캔 인에이블 신호(SE)가 활성화 된 후, 제 1 스캔 체인을 위한 스캔 벡터의 첫 번째 비트(SI1)가 SI 입력으로 인가되어 제 1 스캔 클럭 신호(SCK1)의 펄스에 응답하여 제 1 스캔 셀(10)로 동기 되어 입력된다. 나머지 스캔 체인을 위한 각각의 스캔 벡터의 첫 번째 비트들(SI2...SIN)도 순서대로 SI 입력으로 인가되어 대응되는 스캔 클럭 신호들(SCK2...SCKN)의 펄스에 응답하여 동기 되어 입력된다.
이러한 시퀀스(SEQUENCE)는 각 스캔 벡터의 다음 비트가 대응되는 스캔 체인으로 동기 되어 입력되는 것과 함께 완전한 스캔 벡터가 실릴 때까지 반복된다 따라서, 다중 스캔 벡터들은 다중 스캔 체인의 입력들로 전송된다. 그러나 대응되는 스캔 클럭 신호들 중 하나에 의하여 하나의 특정된 스캔 체인을 위한 비트들이 선택적으로 동기 되어 상기 특정된 스캔 체인으로 입력된다.
도 1의 선택 신호에 응답하는 멀티플렉서(32)를 사용하여 스캔 체인 출력을 순서대로 선택함에 의하여 스캔 이동 출력 동작이 수행된다. 그리고, 선택된 스캔 체인 출력은 스캔 출력 단자(34)를 통하여 출력된다.
도 2의 T0 시간에서 T1 시간까지 사이의 구간은 종래의 스캔 체인 디자인에서 단일 비트를 입력하는 사이클 시간과 동일하다. 즉, 테스트 데이터(SI1, SI2, SI3...SIN)는 각각의 스캔 체인이 스캔 체인 자신의 입력을 가지는 시스템에서보다 N 배 빠른 비율로 SI 입력으로 인가된다.
그러므로, 테스트 데이터는 테스트되는 회로로 종래 기술보다 N 배 빠르게 이동된다. 그러나 각각의 스캔 체인을 위한 클럭 신호(SCKi)는 본래 설계된 것과 동일한 주파수에서 동작된다. 따라서, 본 발명에 따른 장치가 다중 스캔 체인을 구비하도록 하는 것이 용이하다.
도 1에 도시된 실시예는 여러 가지로 수정될 수 있으며, 본 발명은 도 1의 실시예에 한정되는 것이 아니다. 예를 들면, 도 1의 실시예에서 각각의 스캔 셀의 초기 출력(Q)은 동일한 스캔 체인의 다음 스캔 셀의 스캔 입력(SD1)으로 연결된다. 그러나, 다른 실시예에서는 스캔 셀은 분리된 스캔 출력(SDO)을 가질 수 있으며, 분리된 스캔 출력(SDO)은 다음 셀의 스캔 입력(SDI)에 연결될 수 있다.
또한 멀티플렉서(32)는 스캔 출력을 제공하기 위하여 추가적인 출력 단자들이 필요할 수 있음에도 불구하고 도 1의 실시예에서 생략될 수 있다. 또 다른 예로서, 스캔 체인들은 이하에서 설명될 레벨 감도 스캔 설계(LSSD: Level Sensitive Scan Design) 셀과 같은 다른 종류의 스캔 셀로 구성될 수 있다.
만일 스캔 체인이 동일한 스캔 클럭으로 구동되는 양 및 음의 에지 트리거 플립 플롭들로 이루어진다면, 클럭 신호가 도 2에 도시된 대로 하이 레벨 활성 신호인 경우에는 음의 에지 트리거 플립 플롭이 양의 에지 트리거 플립 플롭보다 선행되어야 한다.
또한 다양한 스캔 클럭 신호의 활성 에지는 오버랩(overlap)되지 않아야 한다. 왜냐하면 테스트 데이터의 단지 한 비트만이 한번에 스캔 입력으로 실릴 수 있기 때문이다. (만일 레벨 감도 스캔 설계(LSSD: Level Sensitive Scan Design)의 경우 레벨이 오버랩(overlap)되지 않아야 한다.)
스캔 클럭 신호들은 최소한의 펄스 폭을 가진다. 그리고, 스트로브 동작을 수행하기 위한 출력 포트에 요구되는 시간은 출력 데이터가 출력 포트에 도달할 때까지 스캔 클럭이 인가되는 시간들 사이의 지연을 고려하여 정해져야 한다.
위에서 설명된 대로, 도1의 실시예는 다중 스캔 체인 설계를 구동하기 위하여 요구되는 입력 단자들의 수를 감소시킬 수 있다. 그러나, 개개의 스캔 클럭 신호들(SCK1, SCK2...SCKN)을 공급하기 위하여 N 입력 단자들이 요구되며, 선택 신호(Sj)를 공급하기위한 추가적인 입력 단자들이 필요하다.
본 발명에 따른 스캔 디자인을 위하여 요구되는 입력 단자들의 수는 4개의 스캔 체인들(100, 102, 104, 106)(즉 N 은 4 인경우)을 사용하는 본 발명에 따른 스캔 체인 구조의 다른 실시예를 설명하는 도 3의 클럭 신호 발생기(36) 및/또는 선택 신호 발생기(38)를 사용함으로 인하여 더 감소될 수 있다.
클럭 신호 발생기(36)는 단일 스캔 클럭 신호(SCK)를 수신하여 다중 클럭 신호들(SCK1, SCK2, SCK3, SCK4)을 발생한다. 따라서 입력 단자의 수를 감소시킨다. 선택 신호 발생기(38)는 다중 클럭 신호들(SCK1, SCK2, SCK3, SCK4)에 응답하여 선택 신호들(S1,S2)을 발생하여 대응되는 스캔 클럭 신호들과 멀티플렉서(32)에 의하여 TJSOXR된 스캔 체인 출력을 동기시킨다.
본 발명에 따른 스캔 클럭 신호 발생기의 한 예가 도 4에 도시되어 있다.
도 4의 스캔 클럭 신호 발생기(36A)는 4개의 직렬 연결된 지연 소자들(40, 42, 44, 46)을 구비한다. 제 1 지연 소자(40)의 입력은 메인 스캔 클럭 신호(SCK)를 수신한다. 지연 소자들은 지연 소자들의 체인으로부터 독립적이고 오버랩되지 않는 스캔 클럭 신호들(SCK1, SCK2, SCK3, SCK4)이 발생되도록 만들어져 있다.
본 발명에 따른 스캔 클럭 신호 발생기의 다른 예가 도 5에 도시되어 있다.
도 5의 스캔 클럭 신호 발생기(36B)는 스캔 클럭 신호(SCK)의 4배의 주파수를 가지는 중간 스캔 클럭 신호(ISCK)를 발생시킨다. 중간 스캔 클럭 신호(ISCK)는 4개의 앤드 게이트(48, 50, 52, 54)의 각각의 입력들 중 하나로 인가된다. 중간 스캔 클럭 신호(ISCK)는 또한 차례로 시퀀스 검출기(58)를 구동하는 카운트 신호(C1, C2)를 발생시키는 2 비트 카운터를 구동시킨다.
시퀀스 검출기(58)의 4개의 출력들(SQ1, SQ2, SQ3, SQ4)은 스캔 클럭 신호들(SCK1, SCK2, SCK3, SCK4)을 발생하는 앤드 게이트의 대응되는 입력으로 인가된다. 시퀀스 검출기(58)의 예가 도 6에 도시되었으며, 시퀀스 검출기(58)는 1입력 4출력 디코더일 수 있다.
본 발명에 따른 선택 신호 발생기의 실시예가 도 7에 도시되어 있다.
도 7의 선택 신호 발생기(38)는 스캔 클럭 신호들(SCK1, SCK2, SCK3, SCK4)을 4개의 입력으로서 수신하고, 출력이 두 개의 D 플립 플롭(62, 64)의 클럭 입력(CK)으로 연결된다. 선택 신호들(S1, S2)은 제 1 플립 플롭(62) 및 제 2 플립 플롭(64)의 출력(Q)으로부터 각각 얻어진다.
제 1 플립 플롭(62)의 출력(Q)은 인버터(66)에 의하여 반전되어 오아 게이트(68) 및 낸드 게이트(70)의 출력뿐 아니라 제 1 플립 플롭(62)의 입력(D)으로 피드백 된다. 제 2 플립 플롭(64)의 출력(Q)은 오아 게이트(68)와 낸드 게이트(70)의 다른 입력으로 인가된다.
또 하나의 낸드 게이트(72)는 두 입력이 각각 오아 게이트(68)와 낸드 게이트(70)의 출력에 연결되고, 출력이 D 플립 플롭(64)의 입력(D)에 연결된다. 플립 플롭들(62, 64)의 리셋 입력은 테스트되는 회로의 범용 리셋 신호(SET)에 공통적으로 연결되고, 따라서 입력 단자의 수의 감소가 될 수 있다.
도 3의 구조를 가지는 4입력 1출력 멀티플렉서(32A)의 실시예가 도 8에 도시되어 있다. 도 9는 도 8의 멀티플렉서의 진리표이다.
도 3의 실시예의 전체적인 동작이 도 10을 참조하여 이하에서 설명된다.
먼저, 스캔 활성 신호(SET)가 스캔 체인들을 스캔 모드로 놓기위하여 활성화된다. 그러면 각각의 스캔 체인을 위한 스캔 벡터의 첫 번째 비트(SI1, SI2 등)가 스캔 입력 단자(30)로 연속적으로 인가되고 스캔 클럭 신호(SCK)에 응답하여 클럭 신호 발생기(36)에 의하여 발생되는 개개의 스캔 클럭들(SCK1, SCK2, SCK3, SCK4)의 펄스에 응답하여 대응되는 스캔 체인으로 동기 되어 입력된다.
네 번째 스캔 체인을 위한 스캔 벡터의 첫 번째 비트(SI4)가 동기되어 입력된 후, 클럭 신호 발생기(36)는 개개의 스캔 클럭 신호들(SCK1, SCK2, SCK3, SCK4)에 연속적인 펄스를 발생하고, 가각의 스캔 체인을 위한 두 번째 비트가 연속적으로 대응되는 스캔 체인으로 동기 되어 입력된다. 이러한 주기적 동작은 대응되는 스캔 체인으로 스캔 벡터의 모든 비트가 동기되어 입력될 때까지 계속된다.
스캔 벡터들이 대응되는 스캔 체인들로 동기되어 입력될 때, 멀티플렉서(32)는 선택 신호 발생기(38)에서 발생되는 선택 신호(S1,S2)에 응답하여 스캔 체인의 출력을 연속적으로 선택하여 출력 데이터(SO1, SO2, SO3, SO4)를 출력 단자(34)를 통하여 연속적으로 출력시킨다.
도 1의 실시예와 마찬가지로, 도 3의 실시예도 여러 방법으로 수정될 수 있으며, 본 발명은 이 실시예에 한정되는 것은 아니다. 예를 들어, 스캔 체인의 수는 4개로 한정되는 것이 아니고, 실용적인 견지에서, N은 좀더 큰 숫자 일 수 있다. 또한 본 발명은 도 3에 도시된 클럭 신호 발생기(36)나 선택 신호 발생기(38)의 실시예에 한정되는 것이 아니다.
클럭 신호 발생기(36) 및 서택 신호 발생기(38)는 각각 독립적인 사용이 가능하며, 따라서 실제적인 실시예는 둘중의 하나만 구비할 수도 있고, 둘다 구비할 수도 있으며, 둘다 구비하지 않을 수도 있다. 멀티플렉서(32)에 대하여도 마찬가지이다. 예를 들어, 클럭 신호 발생기(36)만 사용되더라도 선택 신호(S1, S2)는 입력 단자를 통하여 제공될 수 있고, 또는 선택 신호(S1, S2)는 선택 신호 발생기(38)를 이용하여 내부에서 발생될 수도 있다.
멀티플렉서(32)도 또한 독립적인 사용이 가능하며, 멀티플렉서(32)는 다중 스캔 클럭들이 사용되지 않더라도 스캔 디자인을 위하여 요구되는 핀들의 수를 감소시킬 수 있다. 따라서, 본 발명의 실시예에서는 다중 스캔 체인들과 함께 멀티플렉서만 사용될 수도 있고, 또는 다중 스캔 체인들과 함께 클럭 신호 발생기나 선택 신호 발생기와 함께 사용되는 멀티플렉서가 사용될 수도 있다.
만일 본 발명에 다른 실시예에서 선택 신호 발생기가 멀티플렉서 출력을 제어하기 위하여 사용된다면 멀티플렉서는 스캔 동작동안에 테스트 데이터를 출력하는 것이 바람직함에도 보통 동작 데이터를 출력할 가능성이 있다. 이것은 자동 테스트 패턴 발생(ATPG) 장치에 의해 사용되는 포스트 클럭 모니터 방법(post-clock monitoring method)을 설명하는 타이밍도인 도 11을 참조하면 더 잘 이해할 수 있다.
스캔 보통 동작 후에 한 클럭 주기동안 첫 번째 스캔 출력 값이 측정된다. 그러나, 이 클럭 주기동안 스캔 클럭은 입력되지 않는다. 그러므로, 스캔 보통 동작동안 각각의 스캔 체인의 마지막 스캔 셀에서 측정되는 값은 출력 단자로 인가되지 않는다. 스캔 클럭이 인가되고, 다른 이동 동작이 발생되면 출력 테스트 데이터의 첫 번째 비트는 사라진다.
이러한 문제를 극복하기 위하여, 스캔 보통 동작동안 측정되는 첫 번째 스캔 출력 값은 다음 사이클까지 유지되어야 한다. 한가지 해결책은 도 12에 도시된 것처럼 각각의 스캔 체인에 추가 스캔 셀(또는 더미 스캔 셀)을 삽입하는 것이다. 도 12에 예로 든 회로는 두 개의 스캔 체인의 끝단에 더미 스캔 셀(13, 23)을 구비한다. 각 스캔 체인으로부터 출력되는 첫 번째 출력 비트는 버려진다.
본 발명에 따른 스캔 디자인에서 입력 단자를 줄이는 추가적인 방법은 도 1을 수정하여 각 스캔 클럭 신호에 의하여 두 개의 스캔 체인이 구동되도록 하는 것이다. 이것은 하나의 스캔 체인에는 음의 에지 트리거 스캔 플립 플롭을 사용하고,다른 하나의 스캔 체인에는 양의 에지 트리거 스캔 플립 플롭을 사용함에 의하여 완성될 수 있다.
그러면, 도 2에 도시된 두 개의 스캔 클럭 입력들(예컨대,SCK1, SCK2)은 SI1 데이터가 유효할 때는 상승 에지를 가지고 SI2 데이터가 유효할 때에는 하강 에지를 가지는 단일 스캔 클럭 신호로 대체될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 스캔 체인 구조의 도면이다.
도 13의 실시예는 단지 2개의 스캔 체인만을 구비하기 때문에 단일 스캔 클럭 신호(SCK)가 첫 번째 스캔 체인의 제 1 클럭 신호(SCK1)로 사용되고, 인버터(74)가 나머지 스캔 체인을 위한 제 2 클럭 신호(SCK2) 및 2입력 1출력 멀티플렉서(32)를 위한 선택 신호(S)를 발생할 수 있다. 그러므로, 스캔 클럭 발생기와 선택 신호 발생기가 하나의 구성요소로서 결합되어 있다.
도 14는 도 13의 실시예의 동작을 설명하는 타이밍도이다. 이 경우 스캔 체인당 필요한 핀의 수는 증가되나 필요한 회로는 더 감소된다.
본 발명에 따른 스캔 체인 구조는 특히 VLSI 반도체를 테스트하기 위한 장치에 적합하다. 만일 본 발명에 따른 스캔 체인 회로가 집적 회로 상에 제조된다면 스캔 체인 호로의 입력 및 출력 단자를 위하여 매우 적은 수의 입력, 출력 패드가 필요하다. 즉, 칩이 패키지에 장착되면 테스트 목적을 위한 단자 핀이나 볼이 거의 요구되지 않는다.
본 발명의 다른 장점들도 있는데, 일부는 간단하게 앞에서 설명된 바 있다. 테스트 데이터가 고 속도로 단일 스캔 입력으로 인가된다고 하더라도 개개의 스캔 체인을 위한 스캔 클럭 신호의 주파수는 증가되지 않는다. 따라서, 어떤 일정한 주파수에서 생성되어 동작되는 스캔 벡터는 수정 없이 사용될 수 있다. 그러므로, 스캔 클럭 신호의 주파수를 증가시키거나 스캔 벡터를 재 계산하기 위한 다른 기술들과 관련하여 부하의 증가가 없다.
본 발명의 또 하나의 이익은 본 발명이 종래의 자동 테스트 패턴 발생(ATPG) 장치와 함께 사용될 수 있다는 것이다. 이것은 자동 테스트 패턴 발생 장치와 함께 사용하기 위한 회로를 만듦에 의하여 이루어질 수 있다. 그 회로는 바람직하게는 각 스캔 체인이 독립적인 스캔 클럭에 의하여 구동되는 다중 스캔 체인을 가지는 종래의 스캔 디자인 회로이다.
스캔 클럭들은 일정한 시간 간격을 가지는 것이 보장되어야 하고 자동 테스트 패턴이 발생되는 동안 클럭 타이밍에 대한 적절한 제한이 이루어져야 한다. 그러므로, 클럭 신호의 상승과 하강의 천이 시간에 대한 구성이 테스트 제한에서 기술되어야 한다. 스캔 클럭 타이밍 구성은 선택 신호 발생기에서 사용되는 클럭 타이밍과 양립할 수 있는 것이 바람직하다.
상기 회로를 위한 스캔 벡터들이 생성된 후에, 스캔 벡터들은 본 발명에 따른 단일 스캔 입력으로 인가될 수 있는 단일 스캔 벡터로 합쳐진다. 만일 본 발명에 따른 클럭 신호 발생기 및/또는 선택 신호 발생기가 사용된다면 다른 클럭 신호들은 제거되는 반면 스캔 벡터를 위한 하나의 클럭 신호만이 정의될 것이다. 그렇지 않으면, 스캔 출력 값을 측정하는 지점을 결정하는 선택 신호들이 스캔 벡터들에 추가될 것이다.
본 발명의 또 다른 이점은, 개개의 스캔 클럭들의 펄스가 서로 엇갈리므로 모든 스캔 셀들이 동시에 동기 되는 종래의 시스템에 비하여 스캔 테스트 동작동안 피크 파워의 소모가 줄어든다.
본 발명의 또 다른 이점은, 본 발명은 하나의 스캔 체인을 사용할 수 있는 스캔 디자인의 경계까지 확장될 수 있다는 것이다. 따라서, 긴 테스트 벡터 응용 시간을 제거할 수 있다.
앞서 설명된 것과 같이 본 발명은 스캔 디자인을 위하여 요구되는 입력 및 출력 단자의 수를 감소시킨다. 종래의 N-체인 스캔 디자인에서는 N 개의 스캔 입력 핀들, N 개의 스캔 출력 핀들, 하나의 스캔 활성화 핀 및 하나의 클럭 핀이 요구된다. 그러므로, 테스트 핀의 총 수는 2N + 2가된다.
반면에, 출력 멀티플렉서를 사용하고 하지만 스캔 클럭과 선택 신호를 분리된 핀을 통하여 인가하는 N-체인을 가지는 본 발명의 실시예는 하나의 스캔 입력 핀, 하나의 스캔 출력 핀, 하나의 스캔 활성화 핀, N 개의 스캔 클럭 입력 핀들 및 N 개의 선택 신호 핀들이 필요하며, 총 N + 3 +N 개의 핀들이 요구된다.
만일 본 발명에 따른 스캔 클럭 발생기가 추가된다면 단지 하나의 스캔 클럭 입력 핀이 필요하고, 결국 필요한 핀의 총 수가 N +4 + N 개로 떨어진다.
만일 선택 신호 발생기가 추가된다면 스캔 체인의 수가 얼마나 많은가에 상관없이 필요한 테스트 핀들의 총 수는 4이다. 그러므로, N = 32인 스캔 디자인에 있어서, 종래에는 66개의 핀이 필요했으나 본 발명에서는 4개의 핀이 요구된다.
본 발명의 실시예에 대한 실험 데이터가 이하에서 설명된다. 1862 개의 플립 플롭을 구비하는 30,000개의 게이트를 가지는 디지털 코어에 대하여 실험이 수행되었다. 다음의 세가지 경우가 테스트 되었다.
케이스 1 : 하나의 체인을 가지는 종래의 스캔 회로.
케이스 2 : 2개의 스캔 체인을 가지는 본 발명에 따른 스캔 회로. 2 입력 1출력 멀티플렉서가 스캔 체인들의 출력을 단일 출력 핀으로 연결하기 위하여 사용되었다. 2 입력 1 출력 멀티플렉서를 제어하기 위하여 도 15의 선택 신호 발생기가 사용되었다. 각각의 스캔 체인에 더미 이동 레지스터가 사용되었다.
케이스 3 : 4개의 스캔 체인을 가지는 본 발명에 따른 스캔 회로. 4 입력 1출력 멀티플렉서가 스캔 체인들의 출력을 단일 출력 핀으로 연결하기 위하여 사용되었다. 4 입력 1 출력 멀티플렉서를 제어하기 위하여 도 16의 선택 신호 발생기가 사용되었다. 각각의 스캔 체인에 더미 이동 레지스터가 사용되었다.
케이스 2와 케이스 3에서, 스캔 입력들이 입력 신호를 결합함에 의하여 입력 핀을 공유한다. 개개의 스캔 클럭 신호들이 사용되었다. 즉, 클럭 신호 발생기는 사용되지 않았다.
스캔 분석 장치를 사용하여, 케이스 1의 스캔 회로와 케이스 2 및 3을 위한 회로들이 발생되었다. 그리고, 자동 테스트 패턴 발생(ATPG) 장치에 의하여 각 회로들을 위한 스캔 벡터들이 발생되었다.
자동 테스트 패턴 발생(ATPG) 장치가 동작되는 동안에 케이스 2 및 3을 우하여 다중 스캔 클럭들을 구비하는 다중 스캔 체인을 위한 시간 제한 조건이 사용되었다. 케이스 2 및 3의 스캔 벡터들은 단일 스캔 벡터를 형성하기 위하여 결합되었다.
세가지 경우 모두에서, 결합된 스캔 벡터들을 유효하게 하고 테스트 응용 시간을 비교하기 위하여 스캔 벡터들을 이용하여 로직 시뮬레이션이 수행되었다. 각 경우의 결함을 부분을 조사하기 위하여 결함 시뮬레이션도 수행되었다. 마지막으로, 각 케이스의 최대 전류를 측정하기 위하여 전력 측정도 수행되었다.
도 17에 도시된 표는 세가지 경우에 있어서의 로직 시뮬레이션 시간을 나타낸다. 두 번째 행에 나타난 로직 시뮬레이션 시간은 테스트 응용 시간이다. 도 17은 케이스 2 및 3의 테스트 응용 시간이 케이스 1의 테스트 응용 시간의 절반 그리고 1/4 보다 적음을 보여준다. 로직 시뮬레이션을 위한 CPU 시간도 실제 수행시간에 있어서 비슷한 감소율을 보이고 있다.
도 18은 모든 경우의 결함 시뮬레이션의 통계를 보여준다. 검출된 결함들은 Drop_detected 및 Drop_potential로 나타나있다. 결함의 총 수가 회로의 차이에 따라 약간씩 다르지만 결함 부분은 세 경우가 거의 비슷하다.
마지막으로, 도 19의 표는 주기적인 평균 전력 측정법을 사용한 경우, 세 케이스의 피크 파워 소모를 보여준다. 비교를 위하여 스캔 벡터들을 발생하기 위하여 사용된 회로들의 전력 소모가 나타나있다. 도 19에서 알 수 있듯이, 본 발명의 실시예에 따른 스캔 체인들의 수가 증가 될 수록 피크 전력 소모는 현저하게 줄어든다.
본 발명의 실시예에서 본 발명의 원리를 설명하였듯이, 본 발명은 상기 원리를 지키면서도 다양하게 변형될 수 있다. 예를 들어, 앞서 설명된 실시예는 다중 스캔 소자들을 나타내고 있으나, 레벨 감도 스캔 디자인(LSSD)이나 동기된 스캔 셀(Clocked-Scan cells)과 같이 다른 타입의 스캔 셀들이 사용될 수도 있다.
마지막으로, 도 20은 본 발명이 각각의 스캔 셀이 마스터 클럭 신호들(MSCK) 및 슬레이브 클럭 신호들(SSCK)을 위한 입력을 구비하는 레벨 감도 스캔 디자인(LSSD) 스캔 셀을 구비하는 경우에 어떻게 구현되는 지를 나타낸다.
도 20의 회로는 도 11 및 도 12에서 설명된 데이터를 잃어버리는 문제를 방지하기 위한 더미 셀(76)들을 구비한다. 마스터 클럭 신호들은 MSCK로 표시되어 있고, 슬레이브 클럭 신호들은 SSCK로 표시되어 있다. 즉, 위와 같은 변형 및 수정은 이하의 청구항의 범위 내에서 고려된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 핀을 공유하는 다중 스캔 체인 및 다중 스캔 체인을 이용한 테스트 방법은 핀 수의 증가 없이 테스트 응용 시간을 줄일 수 있고 나아가 소모되는 전력도 감소시킬 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 스캔 체인 구조의 실시예를 나타내는 도면이다.
도 2는 도 1의 실시예의 동작을 설명하는 타이밍도이다.
도 3은 본 발명에 따른 스캔 체인 구조의 다른 실시예를 나타내는 도면이다.
도 4는 본 발명에 따른 클럭 신호 발생기의 실시예를 나타내는 도면이다.
도 5는 본 발명에 따른 클럭 신호 발생기의 다른 실시예를 나타내는 도면이다.
도 6은 도 5의 클럭 신호 발생기와 함께 사용되는 본 발명의 실시예에 따른 시퀀스 검출기의 실시예를 나타내는 도면이다.
도 7은 본 발명에 따른 선택 신호 발생기의 실시예를 나타내는 도면이다.
도 8은 도 3의 스캔 체인 구조에 함께 사용되는 멀티플렉서의 실시예를 나타내는 도면이다.
도 9는 도 8의 멀티프렉서의 진리표이다.
도 10은 도 3의 실시예의 동작을 설명하는 타이밍도이다.
도 11은 전형적인 자동 테스트 패턴 발생(Auto Test Pattern Generation)장치에 사용되는 포스트 클럭 모니터링 방법(post-clock monitoring method)을 설명하는 도면이다.
도 12는 본 발명에 따른 더미 스캔 셀을 가지는 스캔 체인 구조의 실시예를 설명하는 도면이다.
도 13은 본 발명에 따른 스캔 체인 구조의 다른 실시예를 나타내는 도면이다.
도 14는 도 13의 실시예의 동작을 설명하는 타이밍도이다.
도 15는 본 발명에 따른 2 입력 1출력 멀티플렉서를 위한 선택 신호 발생기의 실시예를 나타내는 도면이다.
도 16은 본 발명에 따른 4 입력 1출력 멀티플렉서를 위한 선택 신호 발생기의 실시예를 나타내는 도면이다.
도 17은 본 발명에 따른 스캔 체인 구조의 실시예를 위한 실험적인 로직 시뮬레이션 시간을 나타내는 표이다.
도 18은 본 발명에 따른 스캔 체인 구조의 실시예를 위한 실험적인 결함 시뮬레이션 통계를 나타내는 표이다.
도 19는 본 발명에 따른 스캔 체인 구조의 실시예를 위한 실험적인 피크 전력 소모를 나타내는 표이다.
도 20은 본 발명에서 레벨 감도 스캔 디자인(LSSD) 스캔 셀이 어떻게 사용되는 지를 나타내는 도면이다.

Claims (38)

  1. 입력 단자에 연결되는 복수개의 스캔 입력들과 복수개의 스캔 클럭 신호들에 연결되는 복수개의 스캔 클럭 입력을 구비하는 복수개의 스캔 체인 ; 및
    하나 또는 그 이상의 선택 신호들에 응답하여 상기 스캔 체인의 복수개의 스캔 출력들을 출력 단자에 연결하는 멀티플렉서를 구비하며,
    상기 복수개의 스캔 클럭 신호들은,
    겹치지 않는 활성 에지 또는 레벨을 구비하는 것을 특징으로 하는 회로.
  2. 제 1항에 있어서,
    단일 스캔 클럭 신호에 응답하여 복수개의 스캔 클럭 신호들을 발생시키며, 상기 복수개의 스캔 체인들에 연결되는 스캔 클럭 신호 발생기를 더 구비하는 것을 특징으로 하는 회로.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 회로는 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 패드인 것을 특징으로 하는 회로.
  6. 제 1항에 있어서,
    상기 회로는 패키지에 장착된 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 핀인 것을 특징으로 하는 회로.
  7. 제 1항에 있어서, 상기 각각의 스캔 체인은,
    복수개의 다중 스캔 소자들을 구비하는 것을 특징으로 하는 회로.
  8. 제 1 항에 있어서, 상기 각각의 스캔 체인은,
    복수개의 동기 된 스캔 소자들을 구비하는 것을 특징으로 하는 회로.
  9. 제 1 항에 있어서,
    상기 각각의 스캔 체인은 복수개의 레벨 감도 스캔 디자인(Level Sensitivity Scan Design) 소자를 구비하고,
    상기 복수개의 스캔 클럭 입력들은 마스터 스캔 클럭 입력들이고,
    상기 복수개의 스캔 클럭 신호들은 마스터 스캔 클럭 신호들이고,
    상기 복수개의 스캔 체인들은 복수개의 슬레이브 스캔 클럭 신호들을 수신하여 연결하는 복수개의 스캔 클럭 입력들을 구비하는 것을 특징으로 하는 회로.
  10. 제 2 항에 있어서, 상기 스캔 클럭 신호 발생기는,
    지연 체인을 구비하는 것을 특징으로 하는 회로.
  11. 제 2 항에 있어서, 상기 스캔 클럭 신호 발생기는,
    위상 동기 루프 ;
    상기 위상 동기 루프에 연결되는 카운터 ; 및
    상기 카운터에 연결되는 시퀀스 검출기를 구비하는 것을 특징으로 하는 회로.
  12. 입력 단자에 연결되는 복수개의 스캔 입력들 및 복수개의 스캔 클럭 신호들을 수신하여 연결하는 복수개의 스캔 클럭 입력들을 구비하는 복수개의 스캔 체인들 ;
    상기 복수개의 스캔 체인들의 복수개의 스캔 출력들을 출력 단자로 연결시키는 멀티플렉서 ; 및
    하나의 스캔 클럭 신호에 응답하여 상기 복수개의 스캔 클럭 신호들을 발생하며, 상기 복수개의 스캔 체인들에 연결되는 스캔 클럭 신호 발생기를 구비하는 것을 특징으로 하는 회로.
  13. 삭제
  14. 삭제
  15. 제 12 항에 있어서, 상기 복수개의 스캔 클럭 신호들은,
    겹치지 않는 활성 에지 또는 레벨을 가지는 것을 특징으로 하는 회로.
  16. 제 12항에 있어서,
    상기 회로는 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 패드인 것을 특징으로 하는 회로.
  17. 제 12항에 있어서,
    상기 회로는 패키지에 장착된 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 핀인 것을 특징으로 하는 회로.
  18. 제 12항에 있어서, 상기 각각의 스캔 체인은,
    복수개의 다중 스캔 소자들을 구비하는 것을 특징으로 하는 회로.
  19. 제 12 항에 있어서, 상기 각각의 스캔 체인은,
    복수개의 동기 된 스캔 소자들을 구비하는 것을 특징으로 하는 회로.
  20. 제 12 항에 있어서,
    상기 각각의 스캔 체인은 복수개의 레벨 감도 스캔 디자인(Level Sensitivity Scan Design) 소자를 구비하고,
    상기 복수개의 스캔 클럭 입력들은 마스터 스캔 클럭 입력들이고,
    상기 복수개의 스캔 클럭 신호들은 마스터 스캔 클럭 신호들이고,
    상기 복수개의 스캔 체인들은 복수개의 슬레이브 스캔 클럭 신호들을 수신하여 연결하는 복수개의 스캔 클럭 입력들을 구비하는 것을 특징으로 하는 회로.
  21. 제 12 항에 있어서, 상기 스캔 클럭 신호 발생기는,
    지연 체인을 구비하는 것을 특징으로 하는 회로.
  22. 제 12 항에 있어서, 상기 스캔 클럭 신호 발생기는,
    위상 동기 루프 ;
    상기 위상 동기 루프에 연결되는 카운터 ; 및
    상기 카운터에 연결되는 시퀀스 검출기를 구비하는 것을 특징으로 하는 회로.
  23. 복수개의 스캔 입력들과 복수개의 스캔 출력들을 가지는 복수개의 스캔 체인들을 구비하는 회로를 테스트하는 방법에 있어서, 상기 방법은,
    상기 복수개의 스캔 입력들을 입력 단자로 인가하는 단계 ;
    상기 복수개의 스캔 체인들을 복수개의 스캔 클럭 신호들에 동기시키는 단계 ;
    상기 복수개의 스캔 출력들로부터 데이터를 출력 단자를 통하여 이동시키는 단계를 구비하고,
    상기 복수개의 스캔 클럭 신호들은 겹치지 않는 활성 에지 또는 레벨을 가지는 것을 특징으로 하는 테스트 방법.
  24. 삭제
  25. 제 23 항에 있어서, 상기 복수개의 스캔 출력들로부터 데이터를 출력 단자를 통하여 이동시키는 단계는,
    상기 복수개의 스캔 출력들 중 하나를 연속적으로 선택하는 단계;
    상기 출력 단자를 통하여, 상기 선택된 스캔 출력으로부터 데이터를 이동시키는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
  26. 삭제
  27. 제 23항에 있어서,
    상기 회로는 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 패드인 것을 특징으로 하는 테스트 방법.
  28. 제 23항에 있어서,
    상기 회로는 패키지에 장착된 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 핀인 것을 특징으로 하는 테스트 방법.
  29. 제 23 항에 있어서, 상기 복수개의 스캔 체인들을 복수개의 스캔 클럭 신호들에 동기 시키는 단계는,
    상기 복수개의 스캔 체인들을 복수개의 마스터 스캔 클럭 신호들 및 복수개의 슬레이브 스캔 클럭 신호들에 동기 시키는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
  30. 복수개의 스캔 입력들과 복수개의 스캔 출력들을 가지는 복수개의 스캔 체인들을 구비하는 회로를 테스트하는 방법에 있어서, 상기 방법은,
    상기 복수개의 스캔 출력들로부터 데이터를 출력 단자를 통하여 이동시키는 단계를 구비하고,
    상기 복수개의 스캔 출력들로부터 데이터를 출력 단자를 통하여 이동시키는 단계는,
    상기 복수개의 스캔 출력들 중 하나를 연속적으로 선택하는 단계; 및
    상기 출력 단자를 통하여, 상기 선택된 스캔 출력으로부터 데이터를 이동시키는 단계를 구비하며,
    상기 복수개의 스캔 클럭 신호들은 겹치지 않는 활성 에지 또는 레벨을 가지는 것을 특징으로 하는 테스트 방법.
  31. 삭제
  32. 제 30 항에 있어서,
    상기 복수개의 스캔 입력들을 입력 단자로 인가하는 단계 ; 및
    상기 복수개의 스캔 체인들을 복수개의 스캔 클럭 신호들에 동기 시키는 단계를 더 구비하는 것을 특징으로 하는 테스트 방법.
  33. 삭제
  34. 제 32항에 있어서,
    상기 회로는 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 패드인 것을 특징으로 하는 테스트 방법.
  35. 제 32항에 있어서,
    상기 회로는 패키지에 장착된 집적 회로이며, 상기 입력 단자 및 상기 출력 단자는 핀인 것을 특징으로 하는 테스트 방법.
  36. 제 32 항에 있어서, 상기 복수개의 스캔 체인들을 복수개의 스캔 클럭 신호들에 동기 시키는 단계는,
    상기 복수개의 스캔 체인들을 복수개의 마스터 스캔 클럭 신호들 및 복수개의 슬레이브 스캔 클럭 신호들에 동기 시키는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
  37. 삭제
  38. 삭제
KR10-2002-0065939A 2002-04-30 2002-10-28 핀을 공유를 이용한 다중 스캔 체인 및 설계 방법. KR100486275B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/136,670 US7249298B2 (en) 2002-04-30 2002-04-30 Multiple scan chains with pin sharing
US10/136,670 2002-04-30

Publications (2)

Publication Number Publication Date
KR20030085459A KR20030085459A (ko) 2003-11-05
KR100486275B1 true KR100486275B1 (ko) 2005-04-29

Family

ID=22473846

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0065939A KR100486275B1 (ko) 2002-04-30 2002-10-28 핀을 공유를 이용한 다중 스캔 체인 및 설계 방법.

Country Status (7)

Country Link
US (1) US7249298B2 (ko)
JP (1) JP4202165B2 (ko)
KR (1) KR100486275B1 (ko)
FR (1) FR2839156B1 (ko)
GB (1) GB2388199B (ko)
NL (1) NL1021104C2 (ko)
TW (1) TWI231372B (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7082560B2 (en) * 2002-05-24 2006-07-25 Sun Microsystems, Inc. Scan capable dual edge-triggered state element for application of combinational and sequential scan test patterns
JP4274806B2 (ja) * 2003-01-28 2009-06-10 株式会社リコー 半導体集積回路およびスキャンテスト法
US7975197B2 (en) * 2003-03-31 2011-07-05 Lsi Corporation On-chip scan clock generator for ASIC testing
US7584392B2 (en) * 2003-05-23 2009-09-01 Cadence Design Systems, Inc. Test compaction using linear-matrix driven scan chains
US7657809B1 (en) * 2003-11-19 2010-02-02 Cadence Design Systems, Inc. Dual scan chain design method and apparatus
US7055118B1 (en) 2004-03-01 2006-05-30 Sun Microsystems, Inc. Scan chain verification using symbolic simulation
US7263642B1 (en) 2005-09-15 2007-08-28 Azul Systems, Inc Testing replicated sub-systems in a yield-enhancing chip-test environment using on-chip compare to expected results for parallel scan chains testing critical and repairable sections of each sub-system
US7529294B2 (en) 2006-02-28 2009-05-05 International Business Machines Corporation Testing of multiple asynchronous logic domains
US7441171B2 (en) * 2006-03-24 2008-10-21 International Business Machines Corporation Efficient scan chain insertion using broadcast scan for reduced bit collisions
US7831877B2 (en) * 2007-03-08 2010-11-09 Silicon Image, Inc. Circuitry to prevent peak power problems during scan shift
US7975307B2 (en) * 2007-09-07 2011-07-05 Freescale Semiconductor, Inc. Securing proprietary functions from scan access
US7962819B2 (en) * 2008-01-24 2011-06-14 Sandisk Corporation Test mode soft reset circuitry and methods
US7908534B2 (en) * 2008-02-25 2011-03-15 International Business Machines Corporation Diagnosable general purpose test registers scan chain design
US8555123B2 (en) 2008-07-23 2013-10-08 Industrial Technology Research Institute Test device and method for the SoC test architecture
US7937634B2 (en) * 2009-02-17 2011-05-03 Almukhaizim Sobeeh A Circuit and method providing dynamic scan chain partitioning
TWI405969B (zh) * 2009-05-08 2013-08-21 Accton Wireless Broadband Corp 管線式元件測試系統及其方法
JP2011149775A (ja) * 2010-01-20 2011-08-04 Renesas Electronics Corp 半導体集積回路及びコアテスト回路
US8793546B2 (en) * 2011-06-20 2014-07-29 Lsi Corporation Integrated circuit comprising scan test circuitry with parallel reordered scan chains
US9395414B2 (en) 2012-12-28 2016-07-19 Nvidia Corporation System for reducing peak power during scan shift at the local level for scan based tests
US9377510B2 (en) 2012-12-28 2016-06-28 Nvidia Corporation System for reducing peak power during scan shift at the global level for scan based tests
US9222981B2 (en) 2012-12-28 2015-12-29 Nvidia Corporation Global low power capture scheme for cores
US10379161B2 (en) * 2013-06-17 2019-08-13 Mentor Graphics Corporation Scan chain stitching for test-per-clock
US10310015B2 (en) * 2013-07-19 2019-06-04 Advanced Micro Devices, Inc. Method and apparatus for providing clock signals for a scan chain
TWI507989B (zh) * 2013-08-08 2015-11-11 Nat Univ Tsing Hua 資源導向之嵌入式系統功率消耗分析方法
CN105572573B (zh) * 2014-10-30 2018-08-24 国际商业机器公司 用于存储器时序测试的扫描链、扫描链构建方法和相应装置
US9347991B1 (en) * 2014-11-12 2016-05-24 Texas Instruments Incorporated Scan throughput enhancement in scan testing of a device-under-test
CN106680688B (zh) 2015-11-11 2020-09-25 恩智浦美国有限公司 利用并行扫描测试数据输入和输出测试多核集成电路
TWI625534B (zh) * 2015-12-21 2018-06-01 瑞昱半導體股份有限公司 透過掃描測試的掃描鏈所執行的除錯方法及相關電路系統
US10613142B2 (en) * 2017-02-22 2020-04-07 International Business Machines Corporation Non-destructive recirculation test support for integrated circuits
WO2020186214A1 (en) * 2019-03-13 2020-09-17 Synopsys, Inc. Single-pass diagnosis for multiple chain defects
US11073557B2 (en) * 2019-05-08 2021-07-27 Texas Instruments Incorporated Phase controlled codec block scan of a partitioned circuit device
US11366162B2 (en) 2020-04-16 2022-06-21 Mediatek Inc. Scan output flip-flop with power saving feature

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0138257B1 (ko) * 1989-03-24 1998-06-15 빈센트 죠셉 로너 집적 회로의 테스팅 장치 및 테스팅 방법
WO1999014611A1 (en) * 1997-09-16 1999-03-25 Teradyne, Inc. Test system for integrated circuits using a single memory for both the parallel and scan modes of testing
KR20010029976A (ko) * 1999-07-28 2001-04-16 가나이 쓰토무 반도체 집적회로 및 기록매체
KR20010053900A (ko) * 1999-12-02 2001-07-02 윤종용 딜레이 체인 회로를 이용한 반도체 장치의 테스트 회로 및그의 테스트 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2121997B (en) * 1982-06-11 1985-10-09 Int Computers Ltd Testing modular data processing systems
GB8518859D0 (en) 1985-07-25 1985-08-29 Int Computers Ltd Digital integrated circuits
US4701921A (en) 1985-10-23 1987-10-20 Texas Instruments Incorporated Modularized scan path for serially tested logic circuit
US4701621A (en) * 1986-02-10 1987-10-20 General Electric Company Monitor for airborne radioactive particles
US4947357A (en) * 1988-02-24 1990-08-07 Stellar Computer, Inc. Scan testing a digital system using scan chains in integrated circuits
JPH01270683A (ja) * 1988-04-22 1989-10-27 Mitsubishi Electric Corp 半導体集積回路
US5412260A (en) 1991-05-03 1995-05-02 Lattice Semiconductor Corporation Multiplexed control pins for in-system programming and boundary scan state machines in a high density programmable logic device
US5592493A (en) 1994-09-13 1997-01-07 Motorola Inc. Serial scan chain architecture for a data processing system and method of operation
US5909451A (en) * 1996-11-21 1999-06-01 Sun Microsystems, Inc. System and method for providing scan chain for digital electronic device having multiple clock domains
JPH1138100A (ja) * 1997-07-18 1999-02-12 Advantest Corp 半導体試験装置
US6070260A (en) 1998-09-17 2000-05-30 Xilinx, Inc. Test methodology based on multiple skewed scan clocks
US6418545B1 (en) * 1999-06-04 2002-07-09 Koninklijke Philips Electronics N.V. System and method to reduce scan test pins on an integrated circuit
US6516432B1 (en) * 1999-12-22 2003-02-04 International Business Machines Corporation AC scan diagnostic method
KR100448903B1 (ko) 2000-01-28 2004-09-16 삼성전자주식회사 스캔신호 변환회로를 구비한 반도체 집적회로 장치
US6766487B2 (en) * 2000-03-09 2004-07-20 Texas Instruments Incorporated Divided scan path with decode logic receiving select control signals
US6591388B1 (en) * 2000-04-18 2003-07-08 International Business Machines Corporation High speed sink/source register to reduce level sensitive scan design test time
US6691268B1 (en) * 2000-06-30 2004-02-10 Oak Technology, Inc. Method and apparatus for swapping state data with scan cells
US6877119B2 (en) * 2001-09-14 2005-04-05 Stmicroelectronics Limited Circuit scan output arrangement

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0138257B1 (ko) * 1989-03-24 1998-06-15 빈센트 죠셉 로너 집적 회로의 테스팅 장치 및 테스팅 방법
WO1999014611A1 (en) * 1997-09-16 1999-03-25 Teradyne, Inc. Test system for integrated circuits using a single memory for both the parallel and scan modes of testing
KR20010029976A (ko) * 1999-07-28 2001-04-16 가나이 쓰토무 반도체 집적회로 및 기록매체
KR20010053900A (ko) * 1999-12-02 2001-07-02 윤종용 딜레이 체인 회로를 이용한 반도체 장치의 테스트 회로 및그의 테스트 방법

Also Published As

Publication number Publication date
FR2839156A1 (fr) 2003-10-31
JP4202165B2 (ja) 2008-12-24
US7249298B2 (en) 2007-07-24
NL1021104A1 (nl) 2003-10-31
JP2003329742A (ja) 2003-11-19
GB2388199B (en) 2004-09-01
GB2388199A (en) 2003-11-05
NL1021104C2 (nl) 2005-09-07
GB0216628D0 (en) 2002-08-28
TWI231372B (en) 2005-04-21
US20030204802A1 (en) 2003-10-30
FR2839156B1 (fr) 2006-07-07
KR20030085459A (ko) 2003-11-05

Similar Documents

Publication Publication Date Title
KR100486275B1 (ko) 핀을 공유를 이용한 다중 스캔 체인 및 설계 방법.
US11879941B1 (en) Scan testing using scan frames with embedded commands
US6023778A (en) Method and apparatus for utilizing mux scan flip-flops to test speed related defects by delaying an active to inactive transition of a scan mode signal
KR101992205B1 (ko) 온칩 클록 제어회로 및 시스템 온 칩
EP0702239B1 (en) A controller for implementing scan testing
US7774663B2 (en) Dynamically reconfigurable shared scan-in test architecture
KR960005606B1 (ko) 저 대역폭 검사 장비 및 프로브 스테이션을 사용하여 디지탈 마이크로회로의 단순 및 정확한 에이씨(ac) 검사를 제공하는 내장 검사 회로 및 속도 검사 방법
KR100308189B1 (ko) 코어셀기반의집적회로의테스트용이도를증가시키기위한바운더리스캔회로
JPH0396881A (ja) 制御信号の生成方法および生成装置
US6662324B1 (en) Global transition scan based AC method
US6594789B2 (en) Input data capture boundary cell connected to target circuit output
GB2399889A (en) Method for loading test vectors into scan chains
JP2001153928A (ja) バウンダリスキャン回路
JPH065099A (ja) 半導体集積回路装置の試験回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20190329

Year of fee payment: 15