JPH065099A - 半導体集積回路装置の試験回路 - Google Patents
半導体集積回路装置の試験回路Info
- Publication number
- JPH065099A JPH065099A JP4163116A JP16311692A JPH065099A JP H065099 A JPH065099 A JP H065099A JP 4163116 A JP4163116 A JP 4163116A JP 16311692 A JP16311692 A JP 16311692A JP H065099 A JPH065099 A JP H065099A
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- bit data
- shift register
- input
- clock signal
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Abstract
(57)【要約】
【目的】半導体集積回路装置上に形成されたシフトレジ
スタの試験回路に関し、シフトレジスタを正確に試験で
きるとともに、試験時間を短縮できることを目的とす
る。 【構成】シフトレジスタ1は半導体集積回路装置上に形
成され、クロック信号CLKに同期してデータをシフト
させる。パラレルシリアル変換器2はテストパターンを
構成する複数のビットデータB0〜Bn-1 のうち、先頭
のビットデータB0以外の他の各ビットデータB1〜B
n-1 をクロック信号CLKに同期して同時に保持し、以
後、クロック信号CLKが入力される毎にその保持して
いるデータをシフトする。セレクタ3は先頭のビットデ
ータB0がシフトレジスタ1に保持されるまで同データ
B0をシフトレジスタ1に出力した後、パラレルシリア
ル変換器2の出力をシフトレジスタ1に出力する。
スタの試験回路に関し、シフトレジスタを正確に試験で
きるとともに、試験時間を短縮できることを目的とす
る。 【構成】シフトレジスタ1は半導体集積回路装置上に形
成され、クロック信号CLKに同期してデータをシフト
させる。パラレルシリアル変換器2はテストパターンを
構成する複数のビットデータB0〜Bn-1 のうち、先頭
のビットデータB0以外の他の各ビットデータB1〜B
n-1 をクロック信号CLKに同期して同時に保持し、以
後、クロック信号CLKが入力される毎にその保持して
いるデータをシフトする。セレクタ3は先頭のビットデ
ータB0がシフトレジスタ1に保持されるまで同データ
B0をシフトレジスタ1に出力した後、パラレルシリア
ル変換器2の出力をシフトレジスタ1に出力する。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に係
り、詳しくは半導体集積回路装置上に形成されたシフト
レジスタの試験回路に関する。
り、詳しくは半導体集積回路装置上に形成されたシフト
レジスタの試験回路に関する。
【0002】近年、半導体集積回路装置の製品開発サイ
クルは短くなってきている。そのため、半導体集積回路
装置の試験を正確かつ迅速に行う必要がある。
クルは短くなってきている。そのため、半導体集積回路
装置の試験を正確かつ迅速に行う必要がある。
【0003】
【従来の技術】図4に示すように、半導体集積回路装置
上に形成されるシフトレジスタ10はデータフリップフ
ロップ(以下、データFFという)11〜14からな
る。各データFF11〜13の出力端子Qはそれぞれ次
段データFF12〜14のデータ端子Dに接続され、各
データFF11〜14のクロック端子CKにはクロック
信号CLKが印加されている。シフトレジスタ10はク
ロック信号CLKの立ち下がりエッジが入力される毎に
入力されているデータ及び保持しているデータをシフト
させるようになっている。従って、このシフトレジスタ
10の試験は、初段データFF11のデータ端子Dにテ
スタ(図示略)からテストパターンを構成するビットデ
ータDIを印加してやる。ビットデータDIはその試験
周期Tの一定時期に1度のみレベルが確定し、次の試験
周期Tのレベル確定時期までそのレベルが保持されるよ
うになっている。そして、この試験周期Tは半導体集積
回路装置のクロック信号CLKの周期よりも短かったた
め、クロック信号CLKが入力される毎に所定のビット
データをシフトレジスタ10に保持させて試験を正確か
つ余分の時間をかけずに行うことができた。
上に形成されるシフトレジスタ10はデータフリップフ
ロップ(以下、データFFという)11〜14からな
る。各データFF11〜13の出力端子Qはそれぞれ次
段データFF12〜14のデータ端子Dに接続され、各
データFF11〜14のクロック端子CKにはクロック
信号CLKが印加されている。シフトレジスタ10はク
ロック信号CLKの立ち下がりエッジが入力される毎に
入力されているデータ及び保持しているデータをシフト
させるようになっている。従って、このシフトレジスタ
10の試験は、初段データFF11のデータ端子Dにテ
スタ(図示略)からテストパターンを構成するビットデ
ータDIを印加してやる。ビットデータDIはその試験
周期Tの一定時期に1度のみレベルが確定し、次の試験
周期Tのレベル確定時期までそのレベルが保持されるよ
うになっている。そして、この試験周期Tは半導体集積
回路装置のクロック信号CLKの周期よりも短かったた
め、クロック信号CLKが入力される毎に所定のビット
データをシフトレジスタ10に保持させて試験を正確か
つ余分の時間をかけずに行うことができた。
【0004】
【発明が解決しようとする課題】ところが、近年の半導
体技術の進歩により、今日の半導体集積回路装置は非常
に周波数の高いクロック信号CLKに同期して動作する
ようになってきている。そのため、テスタがこれらの半
導体集積回路装置の動作周波数をフォローできなくなっ
ている。即ち、図5に示すように、クロック信号CLK
の周期T0がビットデータDIの最小の試験周期Tの3
分の1であると、クロック信号CLKのパルスが3つ出
力される間にビットデータDIは1度のみレベルが確定
する。従って、試験の正確さに欠けたり、試験時間が長
くなったりするという問題が発生している。
体技術の進歩により、今日の半導体集積回路装置は非常
に周波数の高いクロック信号CLKに同期して動作する
ようになってきている。そのため、テスタがこれらの半
導体集積回路装置の動作周波数をフォローできなくなっ
ている。即ち、図5に示すように、クロック信号CLK
の周期T0がビットデータDIの最小の試験周期Tの3
分の1であると、クロック信号CLKのパルスが3つ出
力される間にビットデータDIは1度のみレベルが確定
する。従って、試験の正確さに欠けたり、試験時間が長
くなったりするという問題が発生している。
【0005】本発明は上記問題点を解決するためになさ
れたものであって、シフトレジスタを正確に試験できる
とともに、シフトレジスタの試験時間を短縮できること
を目的とする。
れたものであって、シフトレジスタを正確に試験できる
とともに、シフトレジスタの試験時間を短縮できること
を目的とする。
【0006】
【課題を解決するための手段】図1は本発明の原理説明
図である。シフトレジスタ1は半導体集積回路装置上に
形成され、クロック信号CLKに同期してデータをシフ
トさせる。パラレルシリアル変換器2はテストパターン
を構成する複数のビットデータB0〜Bn-1 のうち、先
頭のビットデータB0以外の他の各ビットデータB1〜
Bn-1 をクロック信号CLKに同期して同時に保持し、
以後、クロック信号CLKが入力される毎にその保持し
ているデータをシフトする。セレクタ3は先頭のビット
データB0がシフトレジスタ1に保持されるまで同デー
タB0をシフトレジスタ1に出力した後、パラレルシリ
アル変換器2の出力をシフトレジスタ1に出力する。
図である。シフトレジスタ1は半導体集積回路装置上に
形成され、クロック信号CLKに同期してデータをシフ
トさせる。パラレルシリアル変換器2はテストパターン
を構成する複数のビットデータB0〜Bn-1 のうち、先
頭のビットデータB0以外の他の各ビットデータB1〜
Bn-1 をクロック信号CLKに同期して同時に保持し、
以後、クロック信号CLKが入力される毎にその保持し
ているデータをシフトする。セレクタ3は先頭のビット
データB0がシフトレジスタ1に保持されるまで同デー
タB0をシフトレジスタ1に出力した後、パラレルシリ
アル変換器2の出力をシフトレジスタ1に出力する。
【0007】
【作用】本発明によれば、セレクタ3を介してシフトレ
ジスタ1に印加されたテストパターンの先頭のビットデ
ータB0はクロック信号CLKに同期してシフトレジス
タ1に保持される。これと同時に他の各ビットデータB
1〜Bn-1 がクロック信号CLKに同期してパラレルシ
リアル変換器2に保持され、その保持された先頭のビッ
トデータB1がセレクタ2を介してシフトレジスタ1に
印加される。以後、クロック信号CLKが入力される毎
にシフトレジスタ1では印加されているビットデータが
保持されるとともに、その保持しているデータがシフト
される。又、パラレルシリアル変換器2ではクロック信
号CLKが入力される毎にその保持しているデータがシ
フトされ、その先頭のビットデータがセレクタ2を介し
てシフトレジスタ1に印加される。即ち、テストパター
ンの各ビットデータのレベルが保持される時間(試験周
期)がクロック信号CLKの周期より長くても、シフト
レジスタ1にはクロック信号CLKが入力される毎にテ
ストパターンの各ビットデータB0〜Bn-1 が順次入力
される。このため、シフトレジスタ1の試験が正確に行
われるとともに、余分の時間がかからずにシフトレジス
タ1の試験時間が短縮される。
ジスタ1に印加されたテストパターンの先頭のビットデ
ータB0はクロック信号CLKに同期してシフトレジス
タ1に保持される。これと同時に他の各ビットデータB
1〜Bn-1 がクロック信号CLKに同期してパラレルシ
リアル変換器2に保持され、その保持された先頭のビッ
トデータB1がセレクタ2を介してシフトレジスタ1に
印加される。以後、クロック信号CLKが入力される毎
にシフトレジスタ1では印加されているビットデータが
保持されるとともに、その保持しているデータがシフト
される。又、パラレルシリアル変換器2ではクロック信
号CLKが入力される毎にその保持しているデータがシ
フトされ、その先頭のビットデータがセレクタ2を介し
てシフトレジスタ1に印加される。即ち、テストパター
ンの各ビットデータのレベルが保持される時間(試験周
期)がクロック信号CLKの周期より長くても、シフト
レジスタ1にはクロック信号CLKが入力される毎にテ
ストパターンの各ビットデータB0〜Bn-1 が順次入力
される。このため、シフトレジスタ1の試験が正確に行
われるとともに、余分の時間がかからずにシフトレジス
タ1の試験時間が短縮される。
【0008】
【実施例】以下、本発明を具体化した一実施例を図2,
図3に従って説明する。尚、説明の便宜上、図4と同様
の構成については同一の符号を付してその説明を一部省
略する。
図3に従って説明する。尚、説明の便宜上、図4と同様
の構成については同一の符号を付してその説明を一部省
略する。
【0009】図2に示すように、半導体集積回路装置上
には前記シフトレジスタ10、セレクタ21及びパラレ
ルシリアル変換器22が設けられている。セレクタ21
の入力端子Aにはテスタ(図示略)から出力されるテス
トパターンを構成する複数のビットデータDI0〜DI
2のうち、先頭のビットデータDI0が入力され、入力
端子Bにはパラレルシリアル変換器22の出力が入力さ
れている。又、セレクタ21の出力端子Oはシフトレジ
スタ10における初段データFF11のデータ端子Dに
接続されている。尚、本実施例において、テスタの各試
験周期T1〜T3、即ち、テストパターンの各ビットデ
ータDI0〜DI2のレベルが保持される時間はクロッ
ク信号CLKの周期T0の3倍の長さであるとする。
には前記シフトレジスタ10、セレクタ21及びパラレ
ルシリアル変換器22が設けられている。セレクタ21
の入力端子Aにはテスタ(図示略)から出力されるテス
トパターンを構成する複数のビットデータDI0〜DI
2のうち、先頭のビットデータDI0が入力され、入力
端子Bにはパラレルシリアル変換器22の出力が入力さ
れている。又、セレクタ21の出力端子Oはシフトレジ
スタ10における初段データFF11のデータ端子Dに
接続されている。尚、本実施例において、テスタの各試
験周期T1〜T3、即ち、テストパターンの各ビットデ
ータDI0〜DI2のレベルが保持される時間はクロッ
ク信号CLKの周期T0の3倍の長さであるとする。
【0010】セレクタ21には図3に示すように、各試
験周期T1〜T3の最初の周期T0においてHレベルと
なる選択信号LOADが入力されている。そして、セレ
クタ21は選択信号LOADがHレベルであるとビット
データDI0を選択してシフトレジスタ10に出力し、
選択信号LOADがLレベルであるとパラレルシリアル
変換器22の出力を選択してシフトレジスタ10に出力
する。
験周期T1〜T3の最初の周期T0においてHレベルと
なる選択信号LOADが入力されている。そして、セレ
クタ21は選択信号LOADがHレベルであるとビット
データDI0を選択してシフトレジスタ10に出力し、
選択信号LOADがLレベルであるとパラレルシリアル
変換器22の出力を選択してシフトレジスタ10に出力
する。
【0011】パラレルシリアル変換器22はデータFF
23,24及びセレクタ25とからなる。データFF2
3のデータ端子Dには前記ビットデータDI0〜DI2
のうち、3番目のビットデータDI2が入力され、クロ
ック端子CKには前記シフトレジスタ10を動作させる
ためのクロック信号CLKが印加されている。データF
F23はクロック信号CLKの立ち下がりエッジが入力
されると、データ端子DのビットデータDI2を保持す
る。そして、データFF23はその保持したビットデー
タDI2を出力端子Qを介してセレクタ25に出力す
る。
23,24及びセレクタ25とからなる。データFF2
3のデータ端子Dには前記ビットデータDI0〜DI2
のうち、3番目のビットデータDI2が入力され、クロ
ック端子CKには前記シフトレジスタ10を動作させる
ためのクロック信号CLKが印加されている。データF
F23はクロック信号CLKの立ち下がりエッジが入力
されると、データ端子DのビットデータDI2を保持す
る。そして、データFF23はその保持したビットデー
タDI2を出力端子Qを介してセレクタ25に出力す
る。
【0012】セレクタ25の入力端子Aには前記ビット
データDI0〜DI2のうち、2番目のビットデータD
I1が入力され、入力端子BにはデータFF23の出力
が入力されている。セレクタ25の出力端子Oはデータ
FF24のデータ端子Dに接続され、セレクタ25にも
前記選択信号LOADが入力されている。セレクタ25
は選択信号LOADがHレベルであるとビットデータD
I1を選択し、又、選択信号LOADがLレベルである
と前記データFF23の出力を選択してデータFF24
に出力する。
データDI0〜DI2のうち、2番目のビットデータD
I1が入力され、入力端子BにはデータFF23の出力
が入力されている。セレクタ25の出力端子Oはデータ
FF24のデータ端子Dに接続され、セレクタ25にも
前記選択信号LOADが入力されている。セレクタ25
は選択信号LOADがHレベルであるとビットデータD
I1を選択し、又、選択信号LOADがLレベルである
と前記データFF23の出力を選択してデータFF24
に出力する。
【0013】データFF24の出力端子Qは前記セレク
タ21の入力端子Bに接続され、クロック端子CKには
前記クロック信号CLKが印加されている。データFF
24はクロック信号CLKの立ち下がりエッジが入力さ
れると、データ端子Dに印加されているビットデータを
保持する。そして、データFF24はその保持したビッ
トデータを出力端子Qを介してセレクタ21に出力す
る。
タ21の入力端子Bに接続され、クロック端子CKには
前記クロック信号CLKが印加されている。データFF
24はクロック信号CLKの立ち下がりエッジが入力さ
れると、データ端子Dに印加されているビットデータを
保持する。そして、データFF24はその保持したビッ
トデータを出力端子Qを介してセレクタ21に出力す
る。
【0014】次に上記のように構成された半導体集積回
路装置の作用を図3に従って説明する。最初の試験周期
T1の開始時刻t1でテストパターンの各ビットデータ
DI0〜DI2として「0」,「1」,「0」をパラレ
ルに入力するとともに、この試験周期T1の最初の周期
T0で選択信号LOADをHレベルにする。すると、セ
レクタ21により先頭のビットデータDI0が選択され
てシフトレジスタ10に出力される。セレクタ25によ
り2番目のビットデータDI1が選択されてデータFF
24に出力される。又、データFF23にはビットデー
タDI2が入力される。
路装置の作用を図3に従って説明する。最初の試験周期
T1の開始時刻t1でテストパターンの各ビットデータ
DI0〜DI2として「0」,「1」,「0」をパラレ
ルに入力するとともに、この試験周期T1の最初の周期
T0で選択信号LOADをHレベルにする。すると、セ
レクタ21により先頭のビットデータDI0が選択され
てシフトレジスタ10に出力される。セレクタ25によ
り2番目のビットデータDI1が選択されてデータFF
24に出力される。又、データFF23にはビットデー
タDI2が入力される。
【0015】この状態でクロック信号CLKの1つ目の
パルスの立ち下がりエッジが入力されると、データFF
11にはビットデータDI0(=「0」)が保持され
る。従って、出力信号DO2は「0」となる。これと同
時にデータFF24にはビットデータDI1(=
「1」)が保持され、データFF23にはビットデータ
DI2(=「0」)が保持される。即ち、パラレルシリ
アル変換器22には2番目及び3番目のビットデータD
I1,DI2がパラレルに保持される。
パルスの立ち下がりエッジが入力されると、データFF
11にはビットデータDI0(=「0」)が保持され
る。従って、出力信号DO2は「0」となる。これと同
時にデータFF24にはビットデータDI1(=
「1」)が保持され、データFF23にはビットデータ
DI2(=「0」)が保持される。即ち、パラレルシリ
アル変換器22には2番目及び3番目のビットデータD
I1,DI2がパラレルに保持される。
【0016】開始時刻t1から周期T0経過して選択信
号LOADがLレベルになると、セレクタ21によりデ
ータFF24の出力が選択されてシフトレジスタ10に
出力される。セレクタ25によりデータFF23の出力
が選択されてデータFF24に出力される。
号LOADがLレベルになると、セレクタ21によりデ
ータFF24の出力が選択されてシフトレジスタ10に
出力される。セレクタ25によりデータFF23の出力
が選択されてデータFF24に出力される。
【0017】この状態でクロック信号CLKの2つ目の
パルスの立ち下がりエッジが入力されると、データFF
11のデータDI0(=「0」)はデータFF12にシ
フトされ、データFF11にはデータFF24からのビ
ットデータDI1(=「1」)が保持される。従って、
出力信号DO1,DO2はそれぞれ「0」,「1」とな
る。これと同時にデータFF23のデータDI2(=
「0」)はデータFF24にシフトされる。
パルスの立ち下がりエッジが入力されると、データFF
11のデータDI0(=「0」)はデータFF12にシ
フトされ、データFF11にはデータFF24からのビ
ットデータDI1(=「1」)が保持される。従って、
出力信号DO1,DO2はそれぞれ「0」,「1」とな
る。これと同時にデータFF23のデータDI2(=
「0」)はデータFF24にシフトされる。
【0018】更に、試験周期T1でクロック信号CLK
の3つ目のパルスの立ち下がりエッジが入力されると、
データFF12のデータDI0(=「0」)はデータF
F13にシフトされ、データFF11のデータDI1
(=「1」)はデータFF12にシフトされる。データ
FF11にはデータFF24からのビットデータDI2
(=「0」)が保持される。従って、出力信号DO0,
DO1,DO2はそれぞれ「0」,「1」,「0」とな
る。
の3つ目のパルスの立ち下がりエッジが入力されると、
データFF12のデータDI0(=「0」)はデータF
F13にシフトされ、データFF11のデータDI1
(=「1」)はデータFF12にシフトされる。データ
FF11にはデータFF24からのビットデータDI2
(=「0」)が保持される。従って、出力信号DO0,
DO1,DO2はそれぞれ「0」,「1」,「0」とな
る。
【0019】又、試験周期T2の開始時刻t2でテスト
パターンの各ビットデータDI0〜DI2として
「1」,「0」,「0」をパラレルに入力するととも
に、試験周期T2の最初の周期T0で選択信号LOAD
をHレベルにすると、前記と同様に動作する。そして、
クロック信号CLKの3つ目のパルスの立ち下がりエッ
ジが入力されると、出力信号DO0,DO1,DO2は
それぞれ「1」,「0」,「0」となる。
パターンの各ビットデータDI0〜DI2として
「1」,「0」,「0」をパラレルに入力するととも
に、試験周期T2の最初の周期T0で選択信号LOAD
をHレベルにすると、前記と同様に動作する。そして、
クロック信号CLKの3つ目のパルスの立ち下がりエッ
ジが入力されると、出力信号DO0,DO1,DO2は
それぞれ「1」,「0」,「0」となる。
【0020】更に、試験周期T3の開始時刻t3でテス
トパターンの各ビットデータDI0〜DI2として
「0」,「1」,「1」をパラレルに入力するととも
に、試験周期T3の最初の周期T0で選択信号LOAD
をHレベルにすると、前記と同様に動作する。そして、
クロック信号CLKの3つ目のパルスの立ち下がりエッ
ジが入力されると、出力信号DO0,DO1,DO2は
それぞれ「0」,「1」,「1」となる。
トパターンの各ビットデータDI0〜DI2として
「0」,「1」,「1」をパラレルに入力するととも
に、試験周期T3の最初の周期T0で選択信号LOAD
をHレベルにすると、前記と同様に動作する。そして、
クロック信号CLKの3つ目のパルスの立ち下がりエッ
ジが入力されると、出力信号DO0,DO1,DO2は
それぞれ「0」,「1」,「1」となる。
【0021】このように本実施例によれば、シフトレジ
スタ10には1つの試験周期においてクロック信号CL
Kの立ち下がりエッジが入力される毎にテストパターン
の各ビットデータDI0,DI1,DI2が順次入力さ
れる。このため、シフトレジスタ10の試験を正確に行
うことができるとともに、シフトレジスタ10の試験に
余分の時間をかけずに試験時間を短縮することができ
る。
スタ10には1つの試験周期においてクロック信号CL
Kの立ち下がりエッジが入力される毎にテストパターン
の各ビットデータDI0,DI1,DI2が順次入力さ
れる。このため、シフトレジスタ10の試験を正確に行
うことができるとともに、シフトレジスタ10の試験に
余分の時間をかけずに試験時間を短縮することができ
る。
【0022】尚、本実施例ではテスタの試験周期がクロ
ック信号の周期の3倍となる例に実施したが、これに限
定されるものではなく、テスタの試験周期がクロック信
号の周期の4倍以上となるようなクロック信号で動作す
る半導体集積回路装置の試験に実施してもよい。
ック信号の周期の3倍となる例に実施したが、これに限
定されるものではなく、テスタの試験周期がクロック信
号の周期の4倍以上となるようなクロック信号で動作す
る半導体集積回路装置の試験に実施してもよい。
【0023】
【発明の効果】以上詳述したように、本発明によれば、
シフトレジスタを正確に試験できるとともに、シフトレ
ジスタの試験時間を短縮することができる優れた効果が
ある。
シフトレジスタを正確に試験できるとともに、シフトレ
ジスタの試験時間を短縮することができる優れた効果が
ある。
【図1】本発明の原理説明図である。
【図2】本発明を半導体集積回路装置に具体化した一実
施例を示す回路図である。
施例を示す回路図である。
【図3】一実施例の作用を示すタイミングチャートであ
る。
る。
【図4】従来のシフトレジスタの試験方法を示す図であ
る。
る。
【図5】従来の作用を示すタイミングチャートである。
1 シフトレジスタ 2 パラレルシリアル変換器 3 セレクタ B0〜Bn-1 ビットデータ CLK クロック信号
Claims (1)
- 【請求項1】 クロック信号(CLK)に同期してデー
タをシフトさせるシフトレジスタ(1)が形成された半
導体集積回路装置に複数のビットデータ(B0〜Bn-1
)で構成されるテストパターンを入力するようにした
試験回路であって、 前記複数のビットデータ(B0〜Bn-1 )のうち、先頭
のビットデータ(B0)以外の他の各ビットデータ(B
1〜Bn-1 )を前記クロック信号(CLK)に同期して
同時に保持し、以後、クロック信号(CLK)が入力さ
れる毎にその保持しているデータをシフトするパラレル
シリアル変換器(2)と、 前記テストパターンの先頭のビットデータ(B0)とパ
ラレルシリアル変換器(2)の出力とを入力し、先頭の
ビットデータ(B0)が前記シフトレジスタ(1)に保
持されるまで同データ(B0)をシフトレジスタ(1)
に出力した後、前記パラレルシリアル変換器(2)の出
力をシフトレジスタ(1)に出力するセレクタ(3)と
を備えることを特徴とする半導体集積回路装置の試験回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4163116A JPH065099A (ja) | 1992-06-22 | 1992-06-22 | 半導体集積回路装置の試験回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4163116A JPH065099A (ja) | 1992-06-22 | 1992-06-22 | 半導体集積回路装置の試験回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH065099A true JPH065099A (ja) | 1994-01-14 |
Family
ID=15767478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4163116A Withdrawn JPH065099A (ja) | 1992-06-22 | 1992-06-22 | 半導体集積回路装置の試験回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH065099A (ja) |
-
1992
- 1992-06-22 JP JP4163116A patent/JPH065099A/ja not_active Withdrawn
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