JPH065099A - 半導体集積回路装置の試験回路 - Google Patents
半導体集積回路装置の試験回路Info
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- JPH065099A JPH065099A JP4163116A JP16311692A JPH065099A JP H065099 A JPH065099 A JP H065099A JP 4163116 A JP4163116 A JP 4163116A JP 16311692 A JP16311692 A JP 16311692A JP H065099 A JPH065099 A JP H065099A
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Abstract
(57)【要約】
【目的】半導体集積回路装置上に形成されたシフトレジ
スタの試験回路に関し、シフトレジスタを正確に試験で
きるとともに、試験時間を短縮できることを目的とす
る。 【構成】シフトレジスタ１は半導体集積回路装置上に形
成され、クロック信号ＣＬＫに同期してデータをシフト
させる。パラレルシリアル変換器２はテストパターンを
構成する複数のビットデータＢ０〜Ｂn-1 のうち、先頭
のビットデータＢ０以外の他の各ビットデータＢ１〜Ｂ
n-1 をクロック信号ＣＬＫに同期して同時に保持し、以
後、クロック信号ＣＬＫが入力される毎にその保持して
いるデータをシフトする。セレクタ３は先頭のビットデ
ータＢ０がシフトレジスタ１に保持されるまで同データ
Ｂ０をシフトレジスタ１に出力した後、パラレルシリア
ル変換器２の出力をシフトレジスタ１に出力する。
スタの試験回路に関し、シフトレジスタを正確に試験で
きるとともに、試験時間を短縮できることを目的とす
る。 【構成】シフトレジスタ１は半導体集積回路装置上に形
成され、クロック信号ＣＬＫに同期してデータをシフト
させる。パラレルシリアル変換器２はテストパターンを
構成する複数のビットデータＢ０〜Ｂn-1 のうち、先頭
のビットデータＢ０以外の他の各ビットデータＢ１〜Ｂ
n-1 をクロック信号ＣＬＫに同期して同時に保持し、以
後、クロック信号ＣＬＫが入力される毎にその保持して
いるデータをシフトする。セレクタ３は先頭のビットデ
ータＢ０がシフトレジスタ１に保持されるまで同データ
Ｂ０をシフトレジスタ１に出力した後、パラレルシリア
ル変換器２の出力をシフトレジスタ１に出力する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
り、詳しくは半導体集積回路装置上に形成されたシフト
レジスタの試験回路に関する。
り、詳しくは半導体集積回路装置上に形成されたシフト
レジスタの試験回路に関する。
【０００２】近年、半導体集積回路装置の製品開発サイ
クルは短くなってきている。そのため、半導体集積回路
装置の試験を正確かつ迅速に行う必要がある。
クルは短くなってきている。そのため、半導体集積回路
装置の試験を正確かつ迅速に行う必要がある。
【０００３】
【従来の技術】図４に示すように、半導体集積回路装置
上に形成されるシフトレジスタ１０はデータフリップフ
ロップ（以下、データＦＦという）１１〜１４からな
る。各データＦＦ１１〜１３の出力端子Ｑはそれぞれ次
段データＦＦ１２〜１４のデータ端子Ｄに接続され、各
データＦＦ１１〜１４のクロック端子ＣＫにはクロック
信号ＣＬＫが印加されている。シフトレジスタ１０はク
ロック信号ＣＬＫの立ち下がりエッジが入力される毎に
入力されているデータ及び保持しているデータをシフト
させるようになっている。従って、このシフトレジスタ
１０の試験は、初段データＦＦ１１のデータ端子Ｄにテ
スタ（図示略）からテストパターンを構成するビットデ
ータＤＩを印加してやる。ビットデータＤＩはその試験
周期Ｔの一定時期に１度のみレベルが確定し、次の試験
周期Ｔのレベル確定時期までそのレベルが保持されるよ
うになっている。そして、この試験周期Ｔは半導体集積
回路装置のクロック信号ＣＬＫの周期よりも短かったた
め、クロック信号ＣＬＫが入力される毎に所定のビット
データをシフトレジスタ１０に保持させて試験を正確か
つ余分の時間をかけずに行うことができた。
上に形成されるシフトレジスタ１０はデータフリップフ
ロップ（以下、データＦＦという）１１〜１４からな
る。各データＦＦ１１〜１３の出力端子Ｑはそれぞれ次
段データＦＦ１２〜１４のデータ端子Ｄに接続され、各
データＦＦ１１〜１４のクロック端子ＣＫにはクロック
信号ＣＬＫが印加されている。シフトレジスタ１０はク
ロック信号ＣＬＫの立ち下がりエッジが入力される毎に
入力されているデータ及び保持しているデータをシフト
させるようになっている。従って、このシフトレジスタ
１０の試験は、初段データＦＦ１１のデータ端子Ｄにテ
スタ（図示略）からテストパターンを構成するビットデ
ータＤＩを印加してやる。ビットデータＤＩはその試験
周期Ｔの一定時期に１度のみレベルが確定し、次の試験
周期Ｔのレベル確定時期までそのレベルが保持されるよ
うになっている。そして、この試験周期Ｔは半導体集積
回路装置のクロック信号ＣＬＫの周期よりも短かったた
め、クロック信号ＣＬＫが入力される毎に所定のビット
データをシフトレジスタ１０に保持させて試験を正確か
つ余分の時間をかけずに行うことができた。
【０００４】
【発明が解決しようとする課題】ところが、近年の半導
体技術の進歩により、今日の半導体集積回路装置は非常
に周波数の高いクロック信号ＣＬＫに同期して動作する
ようになってきている。そのため、テスタがこれらの半
導体集積回路装置の動作周波数をフォローできなくなっ
ている。即ち、図５に示すように、クロック信号ＣＬＫ
の周期Ｔ０がビットデータＤＩの最小の試験周期Ｔの３
分の１であると、クロック信号ＣＬＫのパルスが３つ出
力される間にビットデータＤＩは１度のみレベルが確定
する。従って、試験の正確さに欠けたり、試験時間が長
くなったりするという問題が発生している。
体技術の進歩により、今日の半導体集積回路装置は非常
に周波数の高いクロック信号ＣＬＫに同期して動作する
ようになってきている。そのため、テスタがこれらの半
導体集積回路装置の動作周波数をフォローできなくなっ
ている。即ち、図５に示すように、クロック信号ＣＬＫ
の周期Ｔ０がビットデータＤＩの最小の試験周期Ｔの３
分の１であると、クロック信号ＣＬＫのパルスが３つ出
力される間にビットデータＤＩは１度のみレベルが確定
する。従って、試験の正確さに欠けたり、試験時間が長
くなったりするという問題が発生している。
【０００５】本発明は上記問題点を解決するためになさ
れたものであって、シフトレジスタを正確に試験できる
とともに、シフトレジスタの試験時間を短縮できること
を目的とする。
れたものであって、シフトレジスタを正確に試験できる
とともに、シフトレジスタの試験時間を短縮できること
を目的とする。
【０００６】
【課題を解決するための手段】図１は本発明の原理説明
図である。シフトレジスタ１は半導体集積回路装置上に
形成され、クロック信号ＣＬＫに同期してデータをシフ
トさせる。パラレルシリアル変換器２はテストパターン
を構成する複数のビットデータＢ０〜Ｂn-1 のうち、先
頭のビットデータＢ０以外の他の各ビットデータＢ１〜
Ｂn-1 をクロック信号ＣＬＫに同期して同時に保持し、
以後、クロック信号ＣＬＫが入力される毎にその保持し
ているデータをシフトする。セレクタ３は先頭のビット
データＢ０がシフトレジスタ１に保持されるまで同デー
タＢ０をシフトレジスタ１に出力した後、パラレルシリ
アル変換器２の出力をシフトレジスタ１に出力する。
図である。シフトレジスタ１は半導体集積回路装置上に
形成され、クロック信号ＣＬＫに同期してデータをシフ
トさせる。パラレルシリアル変換器２はテストパターン
を構成する複数のビットデータＢ０〜Ｂn-1 のうち、先
頭のビットデータＢ０以外の他の各ビットデータＢ１〜
Ｂn-1 をクロック信号ＣＬＫに同期して同時に保持し、
以後、クロック信号ＣＬＫが入力される毎にその保持し
ているデータをシフトする。セレクタ３は先頭のビット
データＢ０がシフトレジスタ１に保持されるまで同デー
タＢ０をシフトレジスタ１に出力した後、パラレルシリ
アル変換器２の出力をシフトレジスタ１に出力する。
【０００７】
【作用】本発明によれば、セレクタ３を介してシフトレ
ジスタ１に印加されたテストパターンの先頭のビットデ
ータＢ０はクロック信号ＣＬＫに同期してシフトレジス
タ１に保持される。これと同時に他の各ビットデータＢ
１〜Ｂn-1 がクロック信号ＣＬＫに同期してパラレルシ
リアル変換器２に保持され、その保持された先頭のビッ
トデータＢ１がセレクタ２を介してシフトレジスタ１に
印加される。以後、クロック信号ＣＬＫが入力される毎
にシフトレジスタ１では印加されているビットデータが
保持されるとともに、その保持しているデータがシフト
される。又、パラレルシリアル変換器２ではクロック信
号ＣＬＫが入力される毎にその保持しているデータがシ
フトされ、その先頭のビットデータがセレクタ２を介し
てシフトレジスタ１に印加される。即ち、テストパター
ンの各ビットデータのレベルが保持される時間（試験周
期）がクロック信号ＣＬＫの周期より長くても、シフト
レジスタ１にはクロック信号ＣＬＫが入力される毎にテ
ストパターンの各ビットデータＢ０〜Ｂn-1 が順次入力
される。このため、シフトレジスタ１の試験が正確に行
われるとともに、余分の時間がかからずにシフトレジス
タ１の試験時間が短縮される。
ジスタ１に印加されたテストパターンの先頭のビットデ
ータＢ０はクロック信号ＣＬＫに同期してシフトレジス
タ１に保持される。これと同時に他の各ビットデータＢ
１〜Ｂn-1 がクロック信号ＣＬＫに同期してパラレルシ
リアル変換器２に保持され、その保持された先頭のビッ
トデータＢ１がセレクタ２を介してシフトレジスタ１に
印加される。以後、クロック信号ＣＬＫが入力される毎
にシフトレジスタ１では印加されているビットデータが
保持されるとともに、その保持しているデータがシフト
される。又、パラレルシリアル変換器２ではクロック信
号ＣＬＫが入力される毎にその保持しているデータがシ
フトされ、その先頭のビットデータがセレクタ２を介し
てシフトレジスタ１に印加される。即ち、テストパター
ンの各ビットデータのレベルが保持される時間（試験周
期）がクロック信号ＣＬＫの周期より長くても、シフト
レジスタ１にはクロック信号ＣＬＫが入力される毎にテ
ストパターンの各ビットデータＢ０〜Ｂn-1 が順次入力
される。このため、シフトレジスタ１の試験が正確に行
われるとともに、余分の時間がかからずにシフトレジス
タ１の試験時間が短縮される。
【０００８】
【実施例】以下、本発明を具体化した一実施例を図２，
図３に従って説明する。尚、説明の便宜上、図４と同様
の構成については同一の符号を付してその説明を一部省
略する。
図３に従って説明する。尚、説明の便宜上、図４と同様
の構成については同一の符号を付してその説明を一部省
略する。
【０００９】図２に示すように、半導体集積回路装置上
には前記シフトレジスタ１０、セレクタ２１及びパラレ
ルシリアル変換器２２が設けられている。セレクタ２１
の入力端子Ａにはテスタ（図示略）から出力されるテス
トパターンを構成する複数のビットデータＤＩ０〜ＤＩ
２のうち、先頭のビットデータＤＩ０が入力され、入力
端子Ｂにはパラレルシリアル変換器２２の出力が入力さ
れている。又、セレクタ２１の出力端子Ｏはシフトレジ
スタ１０における初段データＦＦ１１のデータ端子Ｄに
接続されている。尚、本実施例において、テスタの各試
験周期Ｔ１〜Ｔ３、即ち、テストパターンの各ビットデ
ータＤＩ０〜ＤＩ２のレベルが保持される時間はクロッ
ク信号ＣＬＫの周期Ｔ０の３倍の長さであるとする。
には前記シフトレジスタ１０、セレクタ２１及びパラレ
ルシリアル変換器２２が設けられている。セレクタ２１
の入力端子Ａにはテスタ（図示略）から出力されるテス
トパターンを構成する複数のビットデータＤＩ０〜ＤＩ
２のうち、先頭のビットデータＤＩ０が入力され、入力
端子Ｂにはパラレルシリアル変換器２２の出力が入力さ
れている。又、セレクタ２１の出力端子Ｏはシフトレジ
スタ１０における初段データＦＦ１１のデータ端子Ｄに
接続されている。尚、本実施例において、テスタの各試
験周期Ｔ１〜Ｔ３、即ち、テストパターンの各ビットデ
ータＤＩ０〜ＤＩ２のレベルが保持される時間はクロッ
ク信号ＣＬＫの周期Ｔ０の３倍の長さであるとする。
【００１０】セレクタ２１には図３に示すように、各試
験周期Ｔ１〜Ｔ３の最初の周期Ｔ０においてＨレベルと
なる選択信号ＬＯＡＤが入力されている。そして、セレ
クタ２１は選択信号ＬＯＡＤがＨレベルであるとビット
データＤＩ０を選択してシフトレジスタ１０に出力し、
選択信号ＬＯＡＤがＬレベルであるとパラレルシリアル
変換器２２の出力を選択してシフトレジスタ１０に出力
する。
験周期Ｔ１〜Ｔ３の最初の周期Ｔ０においてＨレベルと
なる選択信号ＬＯＡＤが入力されている。そして、セレ
クタ２１は選択信号ＬＯＡＤがＨレベルであるとビット
データＤＩ０を選択してシフトレジスタ１０に出力し、
選択信号ＬＯＡＤがＬレベルであるとパラレルシリアル
変換器２２の出力を選択してシフトレジスタ１０に出力
する。
【００１１】パラレルシリアル変換器２２はデータＦＦ
２３，２４及びセレクタ２５とからなる。データＦＦ２
３のデータ端子Ｄには前記ビットデータＤＩ０〜ＤＩ２
のうち、３番目のビットデータＤＩ２が入力され、クロ
ック端子ＣＫには前記シフトレジスタ１０を動作させる
ためのクロック信号ＣＬＫが印加されている。データＦ
Ｆ２３はクロック信号ＣＬＫの立ち下がりエッジが入力
されると、データ端子ＤのビットデータＤＩ２を保持す
る。そして、データＦＦ２３はその保持したビットデー
タＤＩ２を出力端子Ｑを介してセレクタ２５に出力す
る。
２３，２４及びセレクタ２５とからなる。データＦＦ２
３のデータ端子Ｄには前記ビットデータＤＩ０〜ＤＩ２
のうち、３番目のビットデータＤＩ２が入力され、クロ
ック端子ＣＫには前記シフトレジスタ１０を動作させる
ためのクロック信号ＣＬＫが印加されている。データＦ
Ｆ２３はクロック信号ＣＬＫの立ち下がりエッジが入力
されると、データ端子ＤのビットデータＤＩ２を保持す
る。そして、データＦＦ２３はその保持したビットデー
タＤＩ２を出力端子Ｑを介してセレクタ２５に出力す
る。
【００１２】セレクタ２５の入力端子Ａには前記ビット
データＤＩ０〜ＤＩ２のうち、２番目のビットデータＤ
Ｉ１が入力され、入力端子ＢにはデータＦＦ２３の出力
が入力されている。セレクタ２５の出力端子Ｏはデータ
ＦＦ２４のデータ端子Ｄに接続され、セレクタ２５にも
前記選択信号ＬＯＡＤが入力されている。セレクタ２５
は選択信号ＬＯＡＤがＨレベルであるとビットデータＤ
Ｉ１を選択し、又、選択信号ＬＯＡＤがＬレベルである
と前記データＦＦ２３の出力を選択してデータＦＦ２４
に出力する。
データＤＩ０〜ＤＩ２のうち、２番目のビットデータＤ
Ｉ１が入力され、入力端子ＢにはデータＦＦ２３の出力
が入力されている。セレクタ２５の出力端子Ｏはデータ
ＦＦ２４のデータ端子Ｄに接続され、セレクタ２５にも
前記選択信号ＬＯＡＤが入力されている。セレクタ２５
は選択信号ＬＯＡＤがＨレベルであるとビットデータＤ
Ｉ１を選択し、又、選択信号ＬＯＡＤがＬレベルである
と前記データＦＦ２３の出力を選択してデータＦＦ２４
に出力する。
【００１３】データＦＦ２４の出力端子Ｑは前記セレク
タ２１の入力端子Ｂに接続され、クロック端子ＣＫには
前記クロック信号ＣＬＫが印加されている。データＦＦ
２４はクロック信号ＣＬＫの立ち下がりエッジが入力さ
れると、データ端子Ｄに印加されているビットデータを
保持する。そして、データＦＦ２４はその保持したビッ
トデータを出力端子Ｑを介してセレクタ２１に出力す
る。
タ２１の入力端子Ｂに接続され、クロック端子ＣＫには
前記クロック信号ＣＬＫが印加されている。データＦＦ
２４はクロック信号ＣＬＫの立ち下がりエッジが入力さ
れると、データ端子Ｄに印加されているビットデータを
保持する。そして、データＦＦ２４はその保持したビッ
トデータを出力端子Ｑを介してセレクタ２１に出力す
る。
【００１４】次に上記のように構成された半導体集積回
路装置の作用を図３に従って説明する。最初の試験周期
Ｔ１の開始時刻ｔ１でテストパターンの各ビットデータ
ＤＩ０〜ＤＩ２として「０」，「１」，「０」をパラレ
ルに入力するとともに、この試験周期Ｔ１の最初の周期
Ｔ０で選択信号ＬＯＡＤをＨレベルにする。すると、セ
レクタ２１により先頭のビットデータＤＩ０が選択され
てシフトレジスタ１０に出力される。セレクタ２５によ
り２番目のビットデータＤＩ１が選択されてデータＦＦ
２４に出力される。又、データＦＦ２３にはビットデー
タＤＩ２が入力される。
路装置の作用を図３に従って説明する。最初の試験周期
Ｔ１の開始時刻ｔ１でテストパターンの各ビットデータ
ＤＩ０〜ＤＩ２として「０」，「１」，「０」をパラレ
ルに入力するとともに、この試験周期Ｔ１の最初の周期
Ｔ０で選択信号ＬＯＡＤをＨレベルにする。すると、セ
レクタ２１により先頭のビットデータＤＩ０が選択され
てシフトレジスタ１０に出力される。セレクタ２５によ
り２番目のビットデータＤＩ１が選択されてデータＦＦ
２４に出力される。又、データＦＦ２３にはビットデー
タＤＩ２が入力される。
【００１５】この状態でクロック信号ＣＬＫの１つ目の
パルスの立ち下がりエッジが入力されると、データＦＦ
１１にはビットデータＤＩ０（＝「０」）が保持され
る。従って、出力信号ＤＯ２は「０」となる。これと同
時にデータＦＦ２４にはビットデータＤＩ１（＝
「１」）が保持され、データＦＦ２３にはビットデータ
ＤＩ２（＝「０」）が保持される。即ち、パラレルシリ
アル変換器２２には２番目及び３番目のビットデータＤ
Ｉ１，ＤＩ２がパラレルに保持される。
パルスの立ち下がりエッジが入力されると、データＦＦ
１１にはビットデータＤＩ０（＝「０」）が保持され
る。従って、出力信号ＤＯ２は「０」となる。これと同
時にデータＦＦ２４にはビットデータＤＩ１（＝
「１」）が保持され、データＦＦ２３にはビットデータ
ＤＩ２（＝「０」）が保持される。即ち、パラレルシリ
アル変換器２２には２番目及び３番目のビットデータＤ
Ｉ１，ＤＩ２がパラレルに保持される。
【００１６】開始時刻ｔ１から周期Ｔ０経過して選択信
号ＬＯＡＤがＬレベルになると、セレクタ２１によりデ
ータＦＦ２４の出力が選択されてシフトレジスタ１０に
出力される。セレクタ２５によりデータＦＦ２３の出力
が選択されてデータＦＦ２４に出力される。
号ＬＯＡＤがＬレベルになると、セレクタ２１によりデ
ータＦＦ２４の出力が選択されてシフトレジスタ１０に
出力される。セレクタ２５によりデータＦＦ２３の出力
が選択されてデータＦＦ２４に出力される。
【００１７】この状態でクロック信号ＣＬＫの２つ目の
パルスの立ち下がりエッジが入力されると、データＦＦ
１１のデータＤＩ０（＝「０」）はデータＦＦ１２にシ
フトされ、データＦＦ１１にはデータＦＦ２４からのビ
ットデータＤＩ１（＝「１」）が保持される。従って、
出力信号ＤＯ１，ＤＯ２はそれぞれ「０」，「１」とな
る。これと同時にデータＦＦ２３のデータＤＩ２（＝
「０」）はデータＦＦ２４にシフトされる。
パルスの立ち下がりエッジが入力されると、データＦＦ
１１のデータＤＩ０（＝「０」）はデータＦＦ１２にシ
フトされ、データＦＦ１１にはデータＦＦ２４からのビ
ットデータＤＩ１（＝「１」）が保持される。従って、
出力信号ＤＯ１，ＤＯ２はそれぞれ「０」，「１」とな
る。これと同時にデータＦＦ２３のデータＤＩ２（＝
「０」）はデータＦＦ２４にシフトされる。
【００１８】更に、試験周期Ｔ１でクロック信号ＣＬＫ
の３つ目のパルスの立ち下がりエッジが入力されると、
データＦＦ１２のデータＤＩ０（＝「０」）はデータＦ
Ｆ１３にシフトされ、データＦＦ１１のデータＤＩ１
（＝「１」）はデータＦＦ１２にシフトされる。データ
ＦＦ１１にはデータＦＦ２４からのビットデータＤＩ２
（＝「０」）が保持される。従って、出力信号ＤＯ０，
ＤＯ１，ＤＯ２はそれぞれ「０」，「１」，「０」とな
る。
の３つ目のパルスの立ち下がりエッジが入力されると、
データＦＦ１２のデータＤＩ０（＝「０」）はデータＦ
Ｆ１３にシフトされ、データＦＦ１１のデータＤＩ１
（＝「１」）はデータＦＦ１２にシフトされる。データ
ＦＦ１１にはデータＦＦ２４からのビットデータＤＩ２
（＝「０」）が保持される。従って、出力信号ＤＯ０，
ＤＯ１，ＤＯ２はそれぞれ「０」，「１」，「０」とな
る。
【００１９】又、試験周期Ｔ２の開始時刻ｔ２でテスト
パターンの各ビットデータＤＩ０〜ＤＩ２として
「１」，「０」，「０」をパラレルに入力するととも
に、試験周期Ｔ２の最初の周期Ｔ０で選択信号ＬＯＡＤ
をＨレベルにすると、前記と同様に動作する。そして、
クロック信号ＣＬＫの３つ目のパルスの立ち下がりエッ
ジが入力されると、出力信号ＤＯ０，ＤＯ１，ＤＯ２は
それぞれ「１」，「０」，「０」となる。
パターンの各ビットデータＤＩ０〜ＤＩ２として
「１」，「０」，「０」をパラレルに入力するととも
に、試験周期Ｔ２の最初の周期Ｔ０で選択信号ＬＯＡＤ
をＨレベルにすると、前記と同様に動作する。そして、
クロック信号ＣＬＫの３つ目のパルスの立ち下がりエッ
ジが入力されると、出力信号ＤＯ０，ＤＯ１，ＤＯ２は
それぞれ「１」，「０」，「０」となる。
【００２０】更に、試験周期Ｔ３の開始時刻ｔ３でテス
トパターンの各ビットデータＤＩ０〜ＤＩ２として
「０」，「１」，「１」をパラレルに入力するととも
に、試験周期Ｔ３の最初の周期Ｔ０で選択信号ＬＯＡＤ
をＨレベルにすると、前記と同様に動作する。そして、
クロック信号ＣＬＫの３つ目のパルスの立ち下がりエッ
ジが入力されると、出力信号ＤＯ０，ＤＯ１，ＤＯ２は
それぞれ「０」，「１」，「１」となる。
トパターンの各ビットデータＤＩ０〜ＤＩ２として
「０」，「１」，「１」をパラレルに入力するととも
に、試験周期Ｔ３の最初の周期Ｔ０で選択信号ＬＯＡＤ
をＨレベルにすると、前記と同様に動作する。そして、
クロック信号ＣＬＫの３つ目のパルスの立ち下がりエッ
ジが入力されると、出力信号ＤＯ０，ＤＯ１，ＤＯ２は
それぞれ「０」，「１」，「１」となる。
【００２１】このように本実施例によれば、シフトレジ
スタ１０には１つの試験周期においてクロック信号ＣＬ
Ｋの立ち下がりエッジが入力される毎にテストパターン
の各ビットデータＤＩ０，ＤＩ１，ＤＩ２が順次入力さ
れる。このため、シフトレジスタ１０の試験を正確に行
うことができるとともに、シフトレジスタ１０の試験に
余分の時間をかけずに試験時間を短縮することができ
る。
スタ１０には１つの試験周期においてクロック信号ＣＬ
Ｋの立ち下がりエッジが入力される毎にテストパターン
の各ビットデータＤＩ０，ＤＩ１，ＤＩ２が順次入力さ
れる。このため、シフトレジスタ１０の試験を正確に行
うことができるとともに、シフトレジスタ１０の試験に
余分の時間をかけずに試験時間を短縮することができ
る。
【００２２】尚、本実施例ではテスタの試験周期がクロ
ック信号の周期の３倍となる例に実施したが、これに限
定されるものではなく、テスタの試験周期がクロック信
号の周期の４倍以上となるようなクロック信号で動作す
る半導体集積回路装置の試験に実施してもよい。
ック信号の周期の３倍となる例に実施したが、これに限
定されるものではなく、テスタの試験周期がクロック信
号の周期の４倍以上となるようなクロック信号で動作す
る半導体集積回路装置の試験に実施してもよい。
【００２３】
【発明の効果】以上詳述したように、本発明によれば、
シフトレジスタを正確に試験できるとともに、シフトレ
ジスタの試験時間を短縮することができる優れた効果が
ある。
シフトレジスタを正確に試験できるとともに、シフトレ
ジスタの試験時間を短縮することができる優れた効果が
ある。
【図１】本発明の原理説明図である。
【図２】本発明を半導体集積回路装置に具体化した一実
施例を示す回路図である。
施例を示す回路図である。
【図３】一実施例の作用を示すタイミングチャートであ
る。
る。
【図４】従来のシフトレジスタの試験方法を示す図であ
る。
る。
【図５】従来の作用を示すタイミングチャートである。
１ シフトレジスタ ２ パラレルシリアル変換器 ３ セレクタ Ｂ０〜Ｂn-1 ビットデータ ＣＬＫ クロック信号
Claims (1)
- 【請求項１】 クロック信号（ＣＬＫ）に同期してデー
タをシフトさせるシフトレジスタ（１）が形成された半
導体集積回路装置に複数のビットデータ（Ｂ０〜Ｂn-1
）で構成されるテストパターンを入力するようにした
試験回路であって、 前記複数のビットデータ（Ｂ０〜Ｂn-1 ）のうち、先頭
のビットデータ（Ｂ０）以外の他の各ビットデータ（Ｂ
１〜Ｂn-1 ）を前記クロック信号（ＣＬＫ）に同期して
同時に保持し、以後、クロック信号（ＣＬＫ）が入力さ
れる毎にその保持しているデータをシフトするパラレル
シリアル変換器（２）と、 前記テストパターンの先頭のビットデータ（Ｂ０）とパ
ラレルシリアル変換器（２）の出力とを入力し、先頭の
ビットデータ（Ｂ０）が前記シフトレジスタ（１）に保
持されるまで同データ（Ｂ０）をシフトレジスタ（１）
に出力した後、前記パラレルシリアル変換器（２）の出
力をシフトレジスタ（１）に出力するセレクタ（３）と
を備えることを特徴とする半導体集積回路装置の試験回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163116A JPH065099A (ja) | 1992-06-22 | 1992-06-22 | 半導体集積回路装置の試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163116A JPH065099A (ja) | 1992-06-22 | 1992-06-22 | 半導体集積回路装置の試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065099A true JPH065099A (ja) | 1994-01-14 |
Family
ID=15767478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163116A Withdrawn JPH065099A (ja) | 1992-06-22 | 1992-06-22 | 半導体集積回路装置の試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065099A (ja) |
-
1992
- 1992-06-22 JP JP4163116A patent/JPH065099A/ja not_active Withdrawn
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