TWI625534B - 透過掃描測試的掃描鏈所執行的除錯方法及相關電路系統 - Google Patents
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Abstract
一種電路除錯方法，其中該方法包含:利用一除錯電路判斷一特定電路的一操作狀態並產生一判斷結果；透過一掃描鏈路徑上的一暫存器儲存該判斷結果，其中該掃描鏈路徑係用以執行一掃描測試；以及透過該掃描鏈路徑上的一輸出連接墊來輸出該判斷結果，其中該判斷結果係用來被觀察以對該特定電路進行除錯。
Description
本發明係有關於一除錯方法，尤指一種透過掃描測試的一掃描鏈所執行的一除錯方法及一相關電路系統。
於積體電路測試領域中，由於數位或類比積體電路的訊號線數量眾多，因此在連接墊(Pad)的數量控制上一直為積體電路設計的一重大考量，而除錯(debug)同時亦為積體電路測試不可忽視的一環節，傳統上，若要針對某一特定電路進行除錯，舉例來說，若於一積體電路中有一鎖相迴路(phase lock loop, PLL)所震盪之頻率與設計上有出入，需要對此頻率進行觀察時，先前技術中會使鎖相迴路所震盪產生的頻率訊號進入一除頻器再透過一連接墊輸出後由使用者觀察以進行除錯，如此一來，若是要對多個特定電路進行除錯，將會消耗大量的連接墊，造成生產成本的增加。
本發明的目的之一在於提供一種透過掃描測試的一掃描鏈所執行的一除錯方法以及一相關電路系統。
根據本發明一實施例，揭露一種電路除錯方法，其中該方法包含:利用一除錯電路判斷一特定電路的一操作狀態並產生一判斷結果；透過一掃描鏈(scan chain)路徑上的一暫存器儲存該判斷結果，其中該掃描鏈路徑係用以執行一掃描測試(scan test)；以及透過該掃描鏈路徑上的一輸出連接墊(Pad)來輸出該判斷結果，其中該判斷結果係用來被觀察以對該特定電路進行除錯。
根據本發明一實施例，揭露一種電路除錯系統，其中該系統包含:一特定電路、一除錯電路、一暫存器以及一輸出連接墊。該除錯電路係用以判斷該特定電路的一操作狀態並產生一判斷結果；該暫存器係用以儲存該判斷結果，其中該暫存器位於用以執行一掃描測試(scan test)的一掃描鏈(Scan chain)路徑上；而該連接墊(pad)係用以輸出該判斷結果，其中該連接墊包含於該掃描測試中，且該判斷結果係用來被觀察以對該特定電路進行除錯。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段，因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或者透過其他裝置或連接手段間接地電氣連接至該第二裝置。
第1圖係根據先前技術的掃描測試(scan test)區塊100的示意圖，如第1圖所示，一傳統掃描測試區塊100中包含組合電路111、112與113，多工器121、122與123以及暫存器131與132，其中組合電路111、112與113並不限制於任何種類的數位或類比電路，暫存器131與132同樣不限制其電路種類，可以是D型正反器(D Flip Flop)或T型正反器等，而第1圖中所示的每一箭頭並不僅代表一個訊號，可以是一個或多個訊號，例如組合電路111輸出兩個輸出訊號至多工器121，在掃描測試領域中具有通常知識者應能輕易理解這些電路實現方式，本發明應著重於除錯方法，因此關於掃描測試區塊100中的電路的細節將在此省略以省篇幅。傳統上，控制訊號CS控制多工器121、122與123操作於移入(shift-in)、捕捉(capture)以及移出(shift-out)模式，當多工器121、122與123操作於移入模式時，多工器121、122與123以及暫存器131與132即形成一掃描鏈(scan chain)路徑，需注意的是，掃描測試區塊100並不代表整體掃描測試系統，可能僅為掃描測試系統中的一部分，亦即，組合電路111之前可能耦接於另一掃描測試區塊的輸出端點N1，而多工器123之後可能耦接於另一掃描測試區塊輸入端點N2。
第2圖係根據本發明一實施例之電路除錯系統200示意圖，如第2圖所示，電路除錯系統200包含一掃描測試區塊210、一待以除錯的特定電路201以及一除錯電路202，其中掃描測試區塊210除了包含了第1圖所示之掃描測試區塊100的元件之外，另包含了一除錯多工器203；特定電路201為一鎖相迴路(Phase Lock Loop, PLL)電路，然而，在其他實施例中特定電路201可以是一靜態隨機存取記憶體(Static Random Access Memory, SRAM)、一低壓差線性穩壓器(Low Dropout Linear Regulator, LDO)或一快閃記憶體(flash memory)，亦即，特定電路201的電路架構並非本發明的一限制。除錯電路202係用以偵測特定電路201的一操作狀態OS並產生一判斷結果DR，舉例來說，當特定電路201為一鎖相迴路時，操作狀態OS可以是特定電路201所震盪產生的一頻率，而除錯電路202接收該頻率後判斷該頻率是否與設計相符，並產生判斷結果DR，其中判斷結果DR為一邏輯值，若判斷結果DR為邏輯值1，則代表頻率正確，若判斷結果DR為邏輯值0，則代表頻率錯誤；以另一例子而言，操作狀態OS可以是鎖相迴路的抖動(Jitter)，而除錯電路202接收抖動資訊後判斷該抖動的解析度是否大於一預設值，若是則產生判斷結果DR為邏輯值1，否則產生判斷結果DR為邏輯值0；需注意的是，除錯電路202所產生的判斷結果DR並非限制為單一位元的邏輯值，亦可為多個位元的邏輯值，舉例來說，判斷結果DR可以為00、01、10及11，而各種邏輯值代表著特定電路201的不同操作狀態，例如，00為工作週期錯誤，01為頻率錯誤等等，這些設計上的變化皆應隸屬於本發明的範疇。除錯多工器203係用以接收判斷結果DR，並且透過一除錯控制訊號DRS控制除錯多工器203操作於一除錯模式，當操作於該除錯模式時，除錯多工器203將判斷結果DR存入暫存器132中，接著，當多工器121、122與123操作於移出模式時，將判斷結果DR自暫存器132中傳送至後方的輸出連接墊(Pad)(並未顯示於第2圖中)，供使用者於測試機台上可直接觀察判斷結果DR以便進行除錯。需注意的是，當除錯多工器203並非操作於除錯模式時，將與多工器121、122與123同步進行操作，亦即，除錯多工器並不影響正常掃描測試的操作，當多工器121、122與123操作於移入模式時，除錯多工器203同樣將多工器122的輸出訊號傳送至暫存器132中。
第3圖係根據本發明另一實施例之電路除錯系統300示意圖，如第3圖所示，電路除錯系統300包含一掃描測試區塊310、特定電路301、除錯電路302，其中掃描測試區塊310除了包含了第1圖所示之掃描測試區塊100的元件之外，另包含了除錯多工器303以及一暫存器304，其中特定電路301、除錯電路302以及除錯多工器303的目的及功能與第2圖實施例所描述相同，其細節在此省略，第3圖實施例與第2圖實施例的不同之處在於，第3圖實施例的掃描鏈的路徑上使用除錯多工器303與暫存器304儲存判斷結果DR，其中除錯多工器303與暫存器304並非原先掃描測試系統的一部分，亦即，除錯多工器303與暫存器304並不影響任何組合電路，僅僅為儲存並傳遞判斷結果DR所用，與第2圖實施例中的共享掃描鏈路徑上的一暫存器不同。在閱讀上述實施例後，本領域具通常知識者應能輕易理解第3圖所示的實施例的詳細操作，因此詳細說明在此省略。
第4圖係根據本發明一實施例之應用電路除錯系統400的測試環境示意圖，如第4圖所示，掃描測試系統410中可包含多個掃描測試區塊(圖中虛線所示)，例如掃描測試區塊210或310，除錯電路402判斷特定電路401的操作狀態DR後，將判斷結果DR傳送至包含於掃描測試區塊中的除錯多工器(未顯示於第4圖中)，在本實施例中，除錯多工器可以將判斷結果DR傳送至如第3圖所示的一專屬暫存器，亦或是如第2圖所示的原掃描路徑上的一暫存器中，之後透過移出模式，將判斷結果DR輸出至耦接於一測試設備430的輸出連接墊420，再由使用者透過測試設備430觀察判斷結果DR以進行除錯。需注意的是，一掃描測試系統並非僅能用於觀察單一特定電路的操作狀態來進行除錯，第5圖係根據本發明一實施例之應用電路除錯系統500的測試環境示意圖，如第5圖所示，一掃描測試系統510可以觀察多個特定電路(於此實施例中為特定電路501與503)的操作狀態，而後經由相對應的除錯電路(於此實施例中為特定電路502與504)將各自的判斷結果DR1與DR2傳送至掃描測試區塊511、512中，並透過上述實施例的操作將判斷結果DR1與DR2輸出至一輸出連接墊520，其中輸出連接墊520耦接至一測試設備530，再由使用者透過測試設備530觀察判斷結果DR1與DR2以對特定電路501與503進行除錯。
簡單歸納本發明，本發明提出一電路除錯系統與方法，透過掃描路徑中的掃描鏈輸出特定電路的操作狀態以進行除錯，如此一來可省下大量輸出墊以節省製造成本。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
111、112、113‧‧‧組合電路
121、122、123‧‧‧多工器
131、132、304‧‧‧暫存器
N1、N2‧‧‧端點
100、210、310、511、512‧‧‧掃描測試區塊
CS‧‧‧控制訊號
201、301、401、501、503‧‧‧特定電路
202、302、402、502、504‧‧‧除錯電路
203、303‧‧‧除錯多工器
DR‧‧‧判斷結果
DRS‧‧‧除錯控制訊號
200、300‧‧‧電路除錯系統
400、500‧‧‧測試環境
410、510‧‧‧掃描測試系統
420、520‧‧‧輸出連接墊
430、530‧‧‧測試設備
121、122、123‧‧‧多工器
131、132、304‧‧‧暫存器
N1、N2‧‧‧端點
100、210、310、511、512‧‧‧掃描測試區塊
CS‧‧‧控制訊號
201、301、401、501、503‧‧‧特定電路
202、302、402、502、504‧‧‧除錯電路
203、303‧‧‧除錯多工器
DR‧‧‧判斷結果
DRS‧‧‧除錯控制訊號
200、300‧‧‧電路除錯系統
400、500‧‧‧測試環境
410、510‧‧‧掃描測試系統
420、520‧‧‧輸出連接墊
430、530‧‧‧測試設備
第1圖係根據先前技術的掃描測試區塊的示意圖。 第2圖係根據本發明一實施例之電路除錯系統示意圖。 第3圖係根據本發明另一實施例之電路除錯系統示意圖。 第4圖係根據本發明一實施例之應用電路除錯系統的測試環境示意圖。 第5圖係根據本發明另一實施例之應用電路除錯系統的測試環境示意圖。
Claims (10)
- 一種電路除錯方法，包含：利用一除錯電路比較一特定電路的一操作狀態以及該特定電路的一預設狀態並產生一判斷結果，其中該操作狀態為該特定電路的一工作週期(duty cycle)、一輸出頻率或依輸出抖動值，該預設狀態為一預設工作週期、一預設輸出頻率或一預設輸出抖動值，且該判斷結果為一邏輯值；將該判斷結果儲存於一掃描鏈(scan chain)路徑上的一暫存器，其中該除錯電路耦接至該暫存器，該掃描鏈路徑係用以執行一掃描測試(scan test)；以及透過耦接至該暫存器的一輸出連接墊(Pad)來輸出該判斷結果，其中透過觀察該判斷結果來選擇性地對該特定電路進行一除錯操作。
- 如申請專利範圍第1項的電路除錯方法，另包含：控制一多工器進入一除錯模式以將該判斷結果輸出至該暫存器，其中該多工器的一輸入耦接至該除錯電路。
- 如申請專利範圍第1項的電路除錯方法，其中該特定電路為一鎖相迴路(Phase Lock Loop,PLL)。
- 如申請專利範圍第3項的電路除錯方法，其中該特定電路的該操作狀態為該鎖相迴路所產生的一頻率，該除錯電路根據該頻率產生該判斷結果以決定該鎖相迴路是否正常運作。
- 如申請專利範圍第3項的電路除錯方法，其中該特定電路的該操作狀態為該鎖相迴路所產生的一抖動(Jitter)，該除錯電路根據該抖動產生該判斷結果以決定該鎖相迴路是否正常運作。
- 如申請專利範圍第1項的電路除錯方法，其中該特定電路為一靜態隨機存取記憶體(Static Random Access Memory,SRAM)、一低壓差線性穩壓器(Low Dropout Linear Regulator,LDO)或一快閃記憶體(flash memory)。
- 一種電路除錯系統，包含：一特定電路，其中該特定電路具有一操作狀態，該操作狀態為該特定電路的一工作週期(duty cycle)、一輸出頻率或一輸出抖動值；一除錯電路，耦接至該特定電路，用以比較該特定電路的該操作狀態以及一預設狀態並產生一判斷結果，其中該預設狀態為一預設工作週期、一預設輸出頻率或一預設輸出抖動值，且該判斷結果為一邏輯值；一暫存器，耦接至該除錯電路，並用以儲存該除錯電路所產生的該判斷結果，其中該暫存器位於用以執行一掃描測試(scan test)的一掃描鏈(Scan chain)路徑上；以及一輸出連接墊(pad)，耦接至該暫存器，用以輸出該判斷結果，其中透過觀察該判斷結果來選擇性地對該特定電路進行一除錯操作。
- 如申請專利範圍第7項的電路除錯系統，另包含：一多工器，透過一控制訊號控制該多工器進入一除錯模式以將該判斷結果輸出至該暫存器，其中該多工器的一輸入耦接至該除錯電路。
- 如申請專利範圍第7項的電路除錯系統，其中該特定電路為一鎖相迴路(Phase Lock Loop,PLL)。
- 如申請專利範圍第9項的電路除錯系統，其中該特定電路的該操作狀態為該鎖相迴路所產生的一頻率，該除錯電路根據該頻率產生該判斷結果以決定該鎖相迴路是否正常運作。
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