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GEBIET DER
ERFINDUNG
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Die
Erfindung betrifft eine Halbleiteranordnung, bei der eine Mehrzahl
von integrierten Halbleiterschaltungschips gänzlich versiegelt ist und insbesondere
betrifft diese einen Aufbau zum Testen der Anordnung.
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HINTERGRUND
DER ERFINDUNG
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Infolge
der Hochintegration von integrierten Halbleiterschaltungschips hat
in den vergangenen Jahren die Anzahl von Pins in Anordnungen (Halbleiteranordnungen)
wie ICs und LSIs zugenommen. Ebenso sind die Anforderungen an die
Montage dieser Anordnungen auf ein Substrat bei hoher Dichte angestiegen,
wodurch die Weiterentwicklung eines kleineren Gehäuses vorangetrieben
wird. Folglich wird der Pinabstand beim Testen dieser Anordnungen
kleiner als der Durchmesser einer beim Test verwendeten Prüfspitze,
wodurch der Einsatz eines sogenannten schaltungsinternen Verfahrens
(„in-circuit method") erschwert wird,
das in herkömmlicher
Weise zur Durchführung
von Messungen durch Kontaktherstellung einer Prüfspitze mit einer strukturierten
Oberfläche
eines Trägersubstrats
ausgeführt wird.
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In
Anbetracht dieses Problems wurde eine Maßnahme zur Änderung der Positionen der
Testpads ergriffen, was jedoch zusätzlichen Substratraum in Anspruch
nimmt und einer Montage bei hoher Dichte entgegensteht. In einem
BGA (Ball Grid Array)-Gehäuse
wird ein Lotkügelchen
auf einer Rückseite
des Gehäuses
angeordnet und nach erfolgter Oberflächenmontage ist es unmöglich, einen Kontakt
mit einer Prüfspitze
herzustellen.
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Das
obige Problem macht sich insbesondere dann bemerkbar, falls die
Anzahl von Pins aufgrund der Hochintegration zunimmt, was als Stapelgehäuse bezeichnet
wird, in dem eine Mehrzahl von integrierten Halbleiterschaltungschips
in einem Stapelaufbau von oberen und unteren Schichten oder mehreren
Schichten angeordnet sind oder auch als Multi-Chipmodul bezeichnet
wird, bei dem integrierte Halbleiterschaltungschips auf einer ebenen
Oberfläche
platziert sind.
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Um
diese Probleme zu lösen
wurde ein Grenzpfadabtastungsverfahren (boundary scan testing method)
als neues Testverfahren für
eine Mehrzahl von auf einem Substrat montierten IC Gehäusen entwickelt,
was als sogenannter JTAG Test bezeichnet wird oder der IEEE 1149.1
entspricht. In den vergangenen Jahren wurden nahezu alle Mikroprozessoren
als auch einige der umgebenden Schaltkreise kompatibel zu diesem
Grenzpfadabtastungstest gestaltet. Der Grenzpfadabtastungstest stellt
ein Verfahren dar, um zu testen, ob die auf einem Trägersubstrat
montierten IC oder LSI Gehäuseanordnungen richtig
miteinander verbunden sind, indem Signale von einer Testeinrichtung
wie einem externen Host-Rechner des Trägersubstrats gespeist werden.
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Eine
mit diesem Grenzpfadabtastungstest kompatible Anordnung weist beispielsweise
einen wie in 6 gezeigten Aufbau auf und diese
enthält ein
Grenzpfadabtastungsregister (im Folgenden als „BSR" bezeichnet) 2 zusätzlich zu
einer Kernlogik 1 zur Realisierung einer gewünschten
Funktion der Anordnung, ein Instruktionsregister 3, ein
Bypassregister 4, ein Optionsregister 5, ein Testzugriffsanschluss (im
Folgenden als „TAP" bezeichnet) 6 zum
Steuern dieser Elemente und einen Controller (im Folgenden als „TAPC" bezeichnet) 7 zum
Steuern des TAP 6. Die Kernlogik 1 kann beliebig
gestaltet sein.
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Der
TAP 6 stellt eine serielle Schnittstelle dar, die eine
Eingabe und Ausgabe von Kommandos, Daten und Testergebnissen in
Bezug auf die Kernlogik 1 durchführt und in Einklang mit den
Spezifikationen des Grenzpfadabtastungstests enthält diese
fünf Signalleitungen
TDI, TDO, TCK, TMS und TRST, wobei TRST optional ist. Das BSR 2 ist
aus seriell verschalteten Schieberegistern 2s, sogenannten „Zellen", aufgebaut, welche
zwischen Pins 8 und Eingangs- und Ausgangsanschlüssen der
Kernlogik 1 angeordnet sind und die Schieberegister 2s arbeiten wie
eine herkömmliche
Prüfspitze
und verbinden die Signalleitungen TDI und TDO und die Eingangs-
und Ausgangsanschlüsse
der Kernlogik 1. Zwischen den Signalleitungen TDI und TDO
sind das Bypassregister 4, das Instruktionsregister 3 und
das Optionsregister 5 angeordnet, die parallel zueinander
liegen.
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TDI
stellt eine Signalleitung zum seriellen Einspeisen von Kommandos
und Daten in Bezug auf die Kernlogik 1 dar, TDO stellt
eine Signalleitung zum seriellen Ausgeben von Daten von der Kernlogik 1 dar,
TCK stellt eine Signalleitung zum Bereitstellen eines Testtaktes,
der von einem der Kernlogik 1 ausschließlich zugeordneten Systemtaktes
verschieden ist, dar, TMS stellt eine Signalleitung zum Steuern
eines Testbetriebs dar und TRST ist eine Signalleitung zur Initialisierung
des TAPC derart, dass dieser asynchron ist. Der Grenzpfadabtastungstest
wird durch Steuern dieser fünf
Signalleitungen mit einem externen Host-Rechner ermöglicht.
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Der
Grenzpfadabtastungstest wird beispielsweise in „Fundamentals and Applications
of JTAG Test" (veröffentlicht
von CQ Publishing Co.; Veröffentlichungsdatum:
1. Dezember 1998) und JP 322988/1993 (Tokukaihei 5-322988) (Veröffentlichungsdatum:
7. Dezember 1993) diskutiert.
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7 zeigt
eine Abbildung zur Erläuterung eines
Verfahrens eines herkömmlichen
Grenzpfadabtastungstests. Auf einem dem Test zu unterziehenden Trägersubstrat 11 sind
eine Mehrzahl von Anordnungen IC1, IC2, ..., und ICn (beim allgemeinen
Bezug auf diese Chips mit „IC" bezeichnet) montiert.
In einer Umgebung des Trägersubstrats 11 ist ein
Stecker 12 angebracht, der mit einem Host-Rechner 13 verbunden
ist.
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In
jeder IC Anordnung sind den Signalleitungen TCK, TMS und TRST entsprechende
Pins parallel zueinander über
eine auf dem Trägersubstrat 11 ausgebildete
Struktur mit ihren zugeordneten Pins auf dem Stecker 12 verbunden.
Im Hinblick auf die den Signalleitungen TDI und TDO entsprechenden Pins
werden ein der Signalleitung TDO entsprechender Pin und ein der
Signalleitung TDI entsprechender Pin sukzessiv und seriell miteinander
zwischen den Anordnungen von vorhergehenden und nachfolgenden Stufen
verbunden und ein der Signalleitung TDI der Anordnung der ersten
Stufe entsprechender Pin und ein der Signalleitung TDO der Anordnung
der letzten Stufe entsprechender Pin sind jeweils an ihre zugeordneten
Pins des Steckers 12 angeschlossen.
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Bei
dem Trägersubstrat 11 obigen
Aufbaus wird jede IC Anordnung über
den Host-Rechner 13 gesteuert, so dass der Grenzpfadabtastungstest
in Bezug auf alle IC Anordnungen auf einmal durchgeführt wird.
Es gilt zu beachten, dass diskrete Funktionstests für jede Anordnung
einzeln nacheinander für
jede IC Anordnung unter Verwendung von weiteren Pins durchgeführt werden.
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Bei
Vorrichtungen wie der Stapelanordnung oder dem Mehrfach-Chipmodul, bei dem
eine Mehrzahl von integrierten Halbleiterschaltungschip gänzlich versiegelt
sind, erfordert jeder Chip, sofern die Chips gänzlich versiegelt sind, zur
Durchführung
des Grenzpfadabtastungstests wie oben erwähnt fünf Signalleitungen und die
Anzahl der bereitgestellten Pins wird groß, so dass dieser Anstieg in
der Pinanzahl die Teststrukturlänge
auf dem Substrat vergrößert. Darüber hinaus
ist der Test für
die Anzahl vorgesehener Chips durchzuführen.
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XP-002163621,
A Novel Approach to Optimizing IEEE 1149.1 for Systems with Multiple
Embedded Cores von Jake Karrfalt et al., beschreibt eine Methode
zum Testen des Kerns etwa durch Bereitstellen eines vollen Zugriffs
auf die PIs und POs des eingebauten Kerns anhand des Grenzpfadabtastungsstandards
unter Verwendung eines einfachen Designs.
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ÜBERSICHT ÜBER DIE ERFINDUNG
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Es
ist wünschenswert
eine Halbleiteranordnung anzugeben, bei der ein Test für einen
Aufbau, bei dem eine Mehrzahl von integrierten Halbleiterschaltungschips
gänzlich
versiegelt sind, lediglich einmalig mit einer geringeren Anzahl
von Pins durchzuführen
ist.
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Erfindungsgemäß wird eine
Halbleiteranordnung angegeben mit: einer Mehrzahl gänzlich luftdicht
versiegelter Chips; einem Testsignal-Eingangsanschluss zum Empfangen eines
extern bereitgestellten Testsignals; einem Testsignal-Ausgangsanschluss
zum Ausgeben eines Testergebnisses der Mehrzahl von Chips nach außen; und
Steuersignal-Eingangsanschlüssen zum
Empfangen extern bereitgestellter Teststeuersignale, wobei das in
den Testsignal-Eingangsanschluss eingespeiste Testsignal sukzessiv
durch die Mehrzahl von Chips geführt wird,
und die in die Steuersignal-Eingangsanschlüsse eingespeisten Teststeuersignale
einzeln an jeden der Mehrzahl von Chips bereitgestellt werden, wobei die
Anordnung zusätzlich
aufweist: ein Testregister, das zwischen einer Kernlogik und jedem
der Eingangs- und Ausgangsanschlüsse
jedes Chips vorgesehen ist; und eine Steuerschaltung zum Steuern
des Testregisters zum Testen des Chips, an die Steuerschaltung angeschlossene
Test-Kommando/Daten-Eingangs- und Ausgangsanschlüsse, und an die Steuerschaltung
angeschlossene Eingangsanschlüsse,
die während
des Tests für
Signale verwendet werden und alle auf jedem Chip angebracht sind, wobei
ein Test-Kommando/Daten-Eingangsanschluss
einer Anordnung mit dem Test-Kommando/Daten-Eingangsanschluss eines Chips einer
ersten Stufe verbunden ist und der Test-Kommando/Daten-Ausgangsanschluss
jedes Chips mit einem entsprechenden Ausgangsanschluss der Anordnung
sowie seriell mit dem Test-Kommando/Daten-Eingangsanschluss
eines Chips einer nachfolgenden Stufe über den Ausgangsanschluss der
Anordnung verbunden ist und wobei Eingangsanschlüsse der Anordnung für die während den
Tests zu verwendenden Signale mit den entsprechenden Eingangsanschlüssen für die Signale
jedes Chips verbunden sind.
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Bei
diesem Aufbau ist eine Mehrzahl von Chips gänzlich luftdicht versiegelt.
In einer aus einer Mehrzahl von Chips aufgebauten Halbleiteranord nung
sind die Pins bei hoher Dichte sehr nah zueinander gepackt, weshalb
ein genaues Testen mittels eines herkömmlichen schaltungsinternen
Verfahrens ausgeschlossen ist. Aufgrund dieses Problems wurde ein
Grenzpfadabtastungstest entwickelt, der jedoch im Hinblick auf eine
herkömmliche
Halbleiteranordnung, bei der gewöhnliche
Chips luftdicht versiegelt sind, die folgenden Probleme zutage brachte.
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Eine
vollständig
versiegelte Anordnung mehrerer Chips würde eine große Anzahl
von (z. B. 5) Signalleitungen zur Durchführung des Grenzpfadabtastungstests
erfordern, was zu einer vergrößerten Pinanzahl
und infolge dessen zu einer vergrößerten Teststrukturlänge auf
dem Substrat führen
würde. Ebenso
ist der Test für
die Anzahl vorgesehener Chips durchzuführen.
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Bei
obiger erfindungsgemäßer Anordnung sind
ein Testsignal-Eingangsanschluss
zum Empfangen eines extern bereitgestellten Testsignals, ein Testergebnis-Ausgangsanschluss
zum Ausgeben eines Testergebnisses der Mehrzahl von Chips nach außen und
Steuersignal-Eingangsanschlüsse zum Empfangen
extern bereitgestellter Teststeuersignale vorgesehen und das vom
Testsignal-Eingangsanschluss eingespeiste Testsignal wird sukzessiv
durch die Mehrzahl von Chips geführt
und die in die Steuersignal-Eingangsanschlüsse eingespeisten Steuersignale
werden jedem der Mehrzahl von Chips einzeln bereitgestellt.
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Mit
dieser Anordnung sind der Testsignal-Eingangsanschluss, der Testsignal-Ausgangsanschluss
und die Steuersignal-Eingangseinschlüsse nicht für jeden Chip erforderlich,
wodurch es möglich wird,
die notwendige Anzahl der Eingangs- und Ausgangsanschlüsse zu minimieren.
Folglich kann der Test genau und einmalig mit einer geringeren Anzahl von
Pins bezüglich
der Mehrzahl gänzlich
versiegelter Chips durchgeführt
werden.
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Gemäß einem
zweiten Aspekt der Erfindung wird eine Halbleiteranordnung angegeben
mit:
einer Mehrzahl gänzlich
luftdicht versiegelter Chips;
einem Testsignal-Eingangsanschluss
zum Empfangen eines extern bereitgestellten Testsignals;
einem
Testergebnis-Ausgangsanschluss zum Ausgeben eines Testergebnisses
einer Mehrzahl von Chips nach außen; und
Steuersignal-Eingangsanschlüssen zum
Empfangen extern bereitgestellter Teststeuersignale,
wobei
lediglich einer der Mehrzahl von Chips an den Testsignal-Eingangsanschluss,
an den Testergebnis-Ausgangsanschluss und an die Steuersignal-Eingangsanschlüsse angeschlossen
ist,
das an den einen der Mehrzahl von Chips eingespeiste und
sukzessiv durch die weiteren Chips geführte Testsignal nach dem erneuten
Einspeisen in den einen der Mehrzahl von Chips als Testergebnis nach
außen
ausgegeben wird, und
die Teststeuersignale einzeln von dem
einen der Mehrzahl von Chips an jeden der weiteren Chips bereitgestellt
werden.
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Mit
dieser Anordnung werden ein extern eingespeistes Testsignal und
ein Teststeuersignal einem der Mehrzahl von Chips eingespeist. Das
Testsignal wird dann sukzessiv von diesem einzelnen Chip durch die
weiteren Chips geführt
und dieses wird, nachdem es erneut dem einzelnen Chip eingespeist wurde,
als Testergebnis nach außen
ausgegeben. In der Zwischenzeit sind die Teststeuersignale einzeln jedem
der weiteren Chips von dem einzelnen Chip bereitgestellt worden.
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Mit
diesem Aufbau sind der Testsignal-Eingangsanschluss, der Testsignal-Ausgangsanschluss und
die Steuersignal-Eingangsanschlüsse
nicht für jeden
Chip erforderlich, so dass der Test einmalig mit einer geringeren
Anzahl von Pins im Hinblick auf die Mehrzahl gänzlich versiegelter Chips durchgeführt werden
kann.
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Zudem
wird mit obiger Anordnung ein extern bereitgestelltes Signal lediglich
einem der Mehrzahl von Chips direkt übermittelt. Durch Teilen der
Testschaltung dieses einzelnen Chips mit den weiteren Chips ist
es nicht erforderlich, die Testschaltung für die weiteren Chips einzeln
vorzusehen. Folglich kann die Anzahl von Gattern und die Chipfläche der
weiteren Chips als auch die Anzahl der Herstellungsschritte reduziert
werden.
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Dem
besseren Verständnis
der Erfindung dienend werden nachfolgend spezifische Ausführungsformen
derselbigen mit Bezug zu den begleitenden Abbildungen beschrieben.
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KURZBESCHREIBUNG DER ABBILDUNGEN
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1 zeigt
ein elektrisches Schaltungsdiagramm einer gestapelten Anordnung
als Halbleiteranordnung gemäß einer
Ausführungsform
der Erfindung.
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2 zeigt
eine beispielhafte Querschnittsansicht eines Aufbaus der wie in 1 und 5 gezeigten
gestapelten Anordnungen.
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3 zeigt
ein elektrisches Schaltungsdiagramm einer gestapelten Anordnung
als Halbleiteranordnung gemäß einer
weiteren Ausführungsform der
Erfindung.
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4 zeigt
eine beispielhafte Querschnittsansicht eines Aufbaus der in 3 gezeigten
gestapelten Anordnungen.
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5 zeigt
ein elektrisches Schaltungsdiagramm einer gestapelten Anordnung
als Halbleiteranordnung gemäß einer
weiteren Ausführungsform der
Erfindung.
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6 zeigt
ein beispielhaftes Blockdiagramm einer Anordnung, die zum Grenzpfadabtastungstest
kompatibel ist.
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7 zeigt
ein Blockdiagramm zur Erläuterung
eines Verfahrens eines herkömmlichen
Grenzpfadabtastungstests.
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BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
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Nachfolgend
wird eine Ausführungsform
der Erfindung mit Bezug zu 1, 2 und 6 beschrieben.
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1 zeigt
ein elektrisches Schaltungsdiagramm einer gestapelten Anordnung
(Stapelanordnung) 21, die eine Halbleiteranordnung gemäß einer Ausführungsform
der Erfindung darstellt. In der gestapelten Anordnung 21 sind
eine Mehrzahl von Chips ic1, ic2 und ic3 (bei allgemeinem Bezug
auf die Chips nachfolgend als „ic" bezeichnet) vorgesehen, die
gänzlich
versiegelt sind. Zusätzlich
zu einer wie in 6 zur Realisierung einer gewünschten
Funktion der Anordnung vorgesehenen Kernlogik 1 enthält jeder
Chip ein BSR 2, ein Instruktionsregister 3, ein
Bypassregister 4, ein Optionsregister 5, ein TAP 6 zum Steuern
dieser Elemente und einen TAPC 7 zum Steuern des TAP 6.
Die Kernlogik 1 kann beliebig ausgeführt sein.
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Pads
AC, AM und AR jedes Chips ic, die jeweils den Signalleitungen TCK,
TMS und TRST entsprechen, sind parallel zueinander über Leitungen WC,
WM und WR an deren zugeordnete Pins BC, BM und BR der gestapelten
Anordnung 21 angeschlossen. In Bezug auf die Pads AI und
AO, die den entsprechenden Signalleitungen TDI und TDO zugeordnet
sind, sind das der Signalleitung TDO zugeordnete Pad AO und das
der Signalleitung TDI zugeordnete Pad AI sukzessiv und seriell zueinander über den
Draht WOI verbunden, der die Chips zwischen Anordnungen vorhergehender
und nachfolgender Stufen verbindet, und das der Signalleitung TDI
des Chips ic1 der ersten Stufe entsprechende Pad AI und das der
Signalleitung TDO des Chips ic3 der letzten Stufe entsprechende
Pad AO sind an deren entsprechende Pins BI, BO angeschlossen.
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Ebenso
sind in Bezug auf die Pads A1, A2 und A3 sowie die Pads A4, A5 und
A6, die jeweils den zugeordneten Signalleitungen PAD1, PAD2 und PAD3
und den Signalleitungen PAD4, PADS und PAD6 für die gemeinsame Kernlogik 1 entsprechen, die
Pads A4, A5 und A6, die jeweils den Ausgangssignalleitungen PAD4,
PAD5 und PAD6 des Chips einer vorhergehenden Stufe entsprechen,
parallel zueinander über
die der Chipverbindung dienenden Drähte W41, W52 und W63 an die
Pads A1, A2 und A3, die jeweils den Eingangssignalleitungen PAD1, PAD2
und PAD3 des Chips der nachfolgenden Stufe entsprechen, angeschlossen.
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Zudem
sind die Pads A1, A2 und A3, die jeweils den Eingangssignalleitungen
PAD1, PAD2 und PAD3 des Chips ic1 der ersten Stufe entsprechen, parallel
zueinander über
der Chipverbindung dienende Drähte
W1, W2 und W3 an deren jeweils zugeordnete Pins B1, B2 und B3 angeschlossen.
Die Pads A4, A5 und A6, welche jeweils die Ausgangssignalleitungen
PAD4, PAD5 und PAD6 des Chips ic3 der letzten Stufe verbinden, sind
parallel zueinander über Drähte W4,
W5 und W6 mit deren entsprechenden Pins B4, B5, B6 verbunden.
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Somit
enthält
die Halbleiteranordnung dieser Ausführungsform eine Mehrzahl von
Chips ic, die gänzlich
versiegelt sind, einen Testsignal-Eingangsanschluss (Pin BI) zum Empfangen
eines extern bereitgestellten Testsignals, einen Testergebnis-Ausgangsanschluss
(Pin BO) zum Ausgeben des Testergebnisses der Mehrzahl der Chips
ic nach außen
und Steuersignal-Eingangsanschlüsse
(Pins BC, BM und BR) zum Empfangen extern bereitgestellter Teststeuersignale.
Das von dem Testsignal-Eingangsanschluss (Pin BI) eingespeiste Testsignal
wird sukzessiv durch die mehreren Chips ic geführt, wobei von den Steuersignal-Eingangsanschlüssen (Pin
BC, BM und BR) eingespeiste Teststeuersignale jedem Chip ic einzeln
zugeführt
werden.
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Die
wie oben aufgebaute gestapelte Anordnung 21 wird entsprechend
der in 7 gezeigten Anordnung IC1 oder IC2 auf ein Substrat 11 montiert und
soll einem Test unterworfen werden und der TAP 6 jedes
Chips wird von einem Host-Rechner 13 derart gesteuert,
dass der Grenzpfadabtastungstest auf einmal im Hinblick auf alle
in der gestapelten Anordnung 21 verwendeten Chips ic durchgeführt wird.
Es gilt zu beachten, dass diskrete Funktionstest der Chips ic nacheinander
und einzeln für
jeden Chip ic unter Verwendung der Pins B1 bis B6 usw. durchgeführt werden.
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Auf
diese Weise können
die Test-Kommando/Daten-Eingangs- und Ausgangspins BI und BO und
Eingangspins BC, BM und BR für
die in einem Test der Anordnung zu verwendenden Signale mit der
minimal erforderlichen Anzahl von 4 (bei Weglassen von BR) oder
5 vorgesehen werden, wodurch der Test mit einer geringeren Pinanzahl
durchgeführt wird
und somit eine Teststrukturlänge
auf dem Trägersubstrat 11 reduziert
wird. Darüber
hinaus ist ein Test lediglich einmal durchzuführen.
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2 zeigt
eine Querschnittsansicht zu einem Beispiel eines Aufbaus einer gestapelten
Anordnung. Obwohl 1 den Fall von drei Chips ic1,
ic2 und ic3 behandelt, sind in 2 der Anschaulichkeit halber
lediglich zwei Chips vorgesehen. Die gestapelte Anordnung 21 ist
eine Halbleiteranordnung mit BGA Aufbau, bei der zwei Chips ic1
und ic2 auf einer Oberfläche
eines Substrats 22 gestapelt sind und Lotkontaktkügelchen 23 in
einer Matrix auf der anderen Oberfläche des Substrats 22 vorgesehen
sind. Die Chips ic1 und ic2 sind miteinander über ein Pad auf dem Substrat 22 und
den Draht W verbunden und mit den Lotkontaktkügelchen 23 über eine
Struktur auf dem Substrat 22. Die Chips ic1 und ic2 sind
in einer Harzmasse 24 gänzlich
luftdicht versiegelt.
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Auf
diese Weise sind in der gestapelten Anordnung 21 zwei Chips
ic1 und ic2 auf eine Oberfläche
des Substrats 22 gestapelt und die Chips ic1 und ic2 können miteinander über die
Drähte
WOI, W41, W52 oder W63 verbunden sein.
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Nachfolgend
wird eine weitere Ausführungsform
der Erfindung mit Bezug zu 3, 4 und 6 beschrieben.
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3 zeigt
ein elektrisches Schaltungsdiagramm einer gestapelten Anordnung 31,
welche eine Halbleiteranordnung gemäß einer weiteren Ausführungsform
der Erfindung darstellt. Die gestapelte Anordnung 31 entspricht
der vorhergehenden gestapelten Anordnung 21 und somit werden übereinstimmende
Teile oder Elemente mit denselben Bezugskennzeichen bezeichnet und
auf eine Beschreibung derselbigen verzichtet. Wie in 6 und 1 enthalten
die Chips ic1 und ic2 jeweils, zusätzlich zur Kernlogik 1 zur
Realisierung einer gewünschten Funktion
der Anordnung, ein BSR2, ein Instruktionsregister 3, ein
Bypassregister 4, ein Optionsregister 5, ein TAP 6 zum
Steuern dieser Elemente und ein TAPC 7 zum Steuern des
TAP 6, wobei weitere Elemente vorliegen.
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In
jedem Chip ic sind Pads AC, AM und AR, die jeweils Signalleitungen
TCK, TMS und TRST zugeordnet sind, parallel zueinander über Drähte WC, WM
und WR mit deren entsprechenden Pins BC, BM und BR der gestapelten
Anordnung 31 verbunden. Zusätzlich ist das der Signalleitung
TDO zugeordnete Pad AO über
den Draht WO mit dem Pin B0, der für jeden der Chips ic1 und ic2
getrennt vorgesehen ist, verbunden und eine Ausgabe des Grenzpfadabtastungstests
erfolgt seriell hierzu. In Bezug auf das Pad AI, das der Signalleitung
TDI entspricht, ist ein der Signalleitung TDI entsprechendes Pad
AI des Chips ic1 der ersten Stufe über einen Draht W1 mit dessen
entsprechendem Pin BI verbunden, wobei ein der Signalleitung TDI
des Chips ic2 der nachfolgenden Stufe zugeordnetes Pad AI über den
Draht WOI mit dem Pin B0, welcher der Signalleitung TDO des Chips
ic1 der vorhergehenden Stufe zugeordnet ist, verbunden ist.
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Darüber hinaus
sind die Pads A1, A2 und A3 und die Pads A4, A5 und A6, die jeweils
den Signalleitungen PAD1, PAD2 und PAD3 und den Signalleitungen
PAD4, PAD5 und PAD6 für
die Kernlogik 1 des jeweiligen Chips ic entsprechen, parallel
zueinander über
die Drähte
W1, W2 und W3 sowie die Drähte
W4, W5 und W6 mit den jeweiligen Pins B1, B2 und B3 und den Pins
B4, B5 und B6, die getrennt voneinander vorgesehen sind, verbunden.
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Selbst
falls die Chips nicht direkt miteinander verbunden werden können, ist
es durch Verbinden der Chips über
den Pin BO trotz der Notwendigkeit des Test-Kommando/Daten-Ausgangspins
BO der Anordnung für
jeden der Chips ic1 und ic2 möglich, die
weiteren Test-Kommando/Daten-Eingangspins
BI und Eingangspins BC, BM und BR für die im Test zu verwendenden
Signale mit der minimal erforderlichen Anzahl von drei (bei Weglassen
von BR) oder vier vorzusehen, so dass der Test mit einer geringeren
Pinanzahl durchgeführt
werden kann und somit die Teststrukturlänge auf dem Trägersubstrat 11 verringert
wird. Darüber
hinaus ist der Test lediglich einmal durchzuführen.
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4 zeigt
eine Querschnittsansicht zu einem Beispiel eines Aufbaus der gestapelten
Anordnung 31. Die gestapelte Anordnung 31 stellt
eine Halbleiteranordnung mit DIL (Dual In Line) Aufbau dar, bei
der die Chips ic1 und ic2 auf den Vorder- und Rückseiten eines jeweiligen Substrats 32 befestigt sind
und die Pins 33 sind in einer Zeile ausgehend von beiden
Enden der Chippaare ic1 und ic2 angeordnet. Aufgrund dieses Aufbaus
können
die Chips ic1 und ic2 auf den Vorder- und Rückseiten des Trägers 32 im
Gegensatz zum vorhergehenden Aufbau nicht miteinander über einen
Draht verbunden werden und so sind diese über den Test-Kommando/Daten-Ausgangspin BO verbunden.
Ebenso sind die Chips ic1 und ic2 über eine Harzmasse 24 gänzlich luftdicht
versiegelt.
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Nachfolgend
wird eine weitere Ausführungsform
der Erfindung mit Bezug auf 5 und 2 beschrieben.
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5 zeigt
ein elektrisches Schaltungsdiagramm einer gestapelten Anordnung 41,
die eine Halbleiteranordnung gemäß einer
weiteren Ausführungsform
der Erfindung zeigt. Die gestapelte Anordnung 41 entspricht
den vorhergehenden gestapelten Anordnungen 21 und 31 und
entsprechende Teile oder Elemente werden mit denselben Bezugskennzeichen
gekennzeichnet und auf eine Beschreibung derselbigen wird an dieser
Stelle verzichtet. Die Chips ic1a, ic2a und ic3a der gestapelten
Anordnung 41 entsprechen hinsichtlich des Aufbaus den vorhergehenden
Chips ic1, ic2 und ic3, wobei BSR 2 und TAP 6 für jeden
Chip zusätzlich
zur Kernlogik 1 zur Realisierung einer gewünschten
Funktion der Anordnung vorgesehen sind, siehe 6, dennoch
sind diese in Bezug auf den TAPC 7, das Instruktionsregister 3,
das Bypassregister 4 und das Optionsregister 5 usw.,
verschieden, welche nicht auf den Chips ic2a und ic3a der zweiten
und nachfolgender Stufen, sondern lediglich auf dem Chip ic1a der
ersten Stufe, vorgesehen sind.
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Somit
wird der Chip ic1a mit Weiterleitungssignalleitungen TDIa und TDOa
der Signalleitungen TDI und TDO ausgestattet sowie mit Ausgangssignalleitungen
TAP0, TAP1, TAP2, TAP3 und TAP4, welche den Signalleitungen TCK,
TMS und TRST zugeordnet sind. Die Chips ic2a und ic3a sind jeweils mit
Signalleitungen TDI und TDO als auch den Signalleitungen TAP0, TAP1,
TAP2, TAP3 und TAP4 ausgestattet.
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Die
Pads AI, AC, AM und AR des Chips ic1a der ersten Stufe, die jeweils
den Signalleitungen TD1, TCK, TMS und TRST entsprechen, sind parallel zueinander über Drähte WI,
WC, WM und WR mit deren zugeordneten Pins BI, BC, BM und BR der
gestapelten Anordnung 41 verbunden. Das der Weiterleitungssignalleitung
TDOa entsprechende Pad AOa ist an den Pin BO über den Draht WO angeschlossen.
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Die
Pads C0, C1, C2, C3 und C4, die jeweils zugeordneten Signalleitungen
TAP0, TAP1, TAP2, TAP3 und TAP4 entsprechen, sind parallel zueinander über Drähte W10,
W11, W12, W13 und W14 mit deren entsprechenden Pads C0, C1, C2,
C3 und C4 der Signalleitungen TAP0, TAP1, TAP2, TAP3 und TAP4 der
Chips ic2a und ic3a verbunden.
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Darüber hinaus
ist das der Signalleitung TDO entsprechende Pad AO über den
Chip-verbindenden Draht WOI mit dem der Signalleitung TDI des Chips
ic2a zugeordneten Pad AI verbunden. Ebenso ist das der Signalleitung
TDO des Chips ic2a entsprechende Pad AO über den Chip-verbindenden Draht WOI
an das der Signalleitung TDI des Chips ic3a entsprechende Pad AI
angeschlossen. Ebenso ist das der Signalleitung TDO des Chips ic3a
entsprechende Pad AO über
den Chip-verbindenden Draht WOI an das der Signalleitung TDIa des
Chips ic1a entsprechende Pad AIa angeschlossen. Somit sind die Test-Kommando/Daten-Ausgangs-
und Eingangssignalleitungen TDO und TDI miteinander in Form einer Schleife
verbunden.
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Die
Pads A1, A2 und A3 sowie die Pads A4, A5 und A6, die den jeweiligen
Signalleitungen PAD1, PAD2 und PAD3 sowie den Signalleitungen PAD4, PAD5
und PAD6 für
die Kernlogik 1 des jeweiligen Chips ic entsprechen, sind
parallel zueinander über die
Drähte
W1, W2 und W3 sowie die Drähte
W4, W5 und W6 an die Pins B1, B2 und B3 sowie die Pins B4, B5 und
B6, welche getrennt voneinander vorgesehen sind, angeschlossen.
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Somit
enthält
die Halbleiteranordnung dieser Ausführungsform eine Mehrzahl gänzlich versiegelter
Chips, den Signal-Eingangsanschluss (Pin BI) zum Empfangen eines
extern bereitgestellten Testsignals, den Testsignal-Ausgangsanschluss
(Pin BO) zum Ausgeben des Testergebnisses der mehreren Chips ic
nach außen
und die Steuersignal-Eingangsanschlüsse (Pins BC, BM und BR) zum
Empfangen extern bereitgestellter Teststeuersignale. Unter der Mehrzahl
von Chips ic ist lediglich der Chip ic1a an den Testsignal-Eingangsanschluss
(Pin BI), an den Testergebnis-Ausgangsanschluss (Pin BO) und an die
Steuersignal-Eingangsanschlüsse
(Pins BC, BM und BR) angeschlossen. Darüber hinaus wird das Testsignal
dem Chip ic1a eingespeist und sukzessiv durch die weiteren Chips
geführt,
und nachdem dieses erneut dem Chip ic1a eingespeist wurde, als Testergebnis
nach außen
ausgegeben. Die Teststeuersignale werden den weiteren Chips vom
Chip ic1a aus einzeln zugeführt.
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In
der wie oben aufgebauten gestapelten Anordnung 41 wird
der TAP 6 jedes Chips ic durch den TAPC 7 des
Chips ic1a über
den Host-Rechner 13 wie in 7 gezeigt
gesteuert, so dass der Grenzpfadabtastungstest auf einmal in Bezug
auf alle Chips ic der gestapelten Anordnung 41 durchgeführt wird.
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Somit
können
die Test-Kommando/Daten-Eingangs- und Ausgangspins BI und BO sowie die
Eingangspins BC, BM und BR für
die bei einem Test der Anordnung zu verwendenden Signale mit der
minimal erforderlichen Anzahl von 4 (beim Weglassen von BR) oder
5 vorgesehen werden, so dass der Test mit einer geringeren Pinanzahl
durchgeführt wird
und eine Teststrukturlänge
auf dem Trägersubstrat 11 reduziert
wird. Darüber
hinaus ist der Test lediglich einmal durchzuführen.
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Da
der TAPC 7, das Instruktionsregister 3, das Bypassregister 4 und
das Optionsregister 5, usw. von der Mehrzahl von Chips
gemeinsam verwendet werden, kann die Anzahl von Gattern der Chips
ic2a und ic3a reduziert werden, wodurch die Chipfläche und
die Anzahl der Herstellungsschritte erniedrigt werden. Beispielsweise
entspricht die Anzahl von Gattern eines einzelnen TAPC zwanzig bis
dreißig BSRs
und somit entspricht die erniedrigte Anzahl von Gattern in jedem
der Chips ic2a und ic3a zwanzig bis dreißig BSRs. Darüber hinaus
ist es in den Chips ic2a und ic3a nicht erforderlich, eine spezielle
Schaltung oder Pins für
den Grenzpfadabtastungstest für
jedes Kernlogikdesign vorzusehen und damit kann die Anzahl von Designschritten,
welche beispielsweise ungefähr
einen Gegenwert von zehn Tagen aufweisen, reduziert werden.
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In
der gestapelten Anordnung 41 sind die Chips miteinander
verbunden und damit entspricht deren Aufbau beispielsweise der gestapelten
Anordnung 21, siehe 2.
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Wie
beschrieben kann die erfindungsgemäße Halbleiteranordnung, in
der eine Mehrzahl von integrierten Halbleiterschaltungschips gänzlich versiegelt
sind, einen Aufbau aufweisen einschließlich: einem für jede Eingangs-
und Ausgangsanschlüsse
einer Kernlogik jedes Chips vorgesehenen Testregister; und einer
zum Steuern des Testregisters zum Testen des Chips dienenden Steuerschaltung, Test-Kommando/Daten-Eingangs-
und Ausgangsanschlüssen,
die mit der Steuerschaltung verbunden sind, und in dem Test zu verwendende
Eingangsanschlüsse,
welche alle auf jedem Chip angebracht sind, wobei ein Test-Kommando/Daten-Eingangsanschluss
einer Anordnung mit dem Test-Kommando/Daten-Eingangsanschluss eines
Chips einer ersten Stufe verbunden ist und der Test-Kommando/Daten-Ausgangsanschluss
eines Chips einer vorhergehenden Stufe seriell mit dem Test-Kommando/Daten-Eingangsanschluss
eines Chips einer nachfolgenden Stufe verbunden ist, der Test-Kommando/Daten-Ausgangsanschluss
eines Chips einer letzten Stufe mit einem Test-Kommando/Daten-Ausgangsanschluss
der Anordnung verbunden ist und Eingangsanschlüsse der Anordnung für in dem
Test zu verwendende Signale mit entsprechenden Eingangsanschlüssen jedes
Chips für
die in dem Test zu verwendenden Signale verbunden sind.
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Wird
mit dieser Anordnung beispielsweise über den Grenzpfadabtastungstest
eine Halbleiteranordnung, bei der eine Mehrzahl von integrierten
Halbleiterschaltungschips gänzlich
versiegelt sind, getestet, so würde
jeder Chip mit einem Testregister wie einem BSR eines Grenzpfadabtastungstestkompatiblen
Chips sowie einer Steuerschaltung wie einem TAPC zusätzlich zu
Test-Kommando/Daten-Eingangs- und Ausgangsanschlüssen wie TDI und TDO, sowie
während
des Tests zu verwendenden Eingangsanschlüssen für Signale, wie TCK, TMS und TRST,
ausgerüstet
sein.
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Der
Test-Kommando/Daten-Eingangsanschluss der Anordnung ist mit dem
Test-Kommando/Daten-Eingangsanschluss des Chips der ersten Stufe
verbunden und der Test-Kommando/Daten-Ausgangsanschluss des Chips
der letzten Stufe ist mit dem Test-Kommando/Daten-Ausgangsanschluss
der Anordnung verbunden und der Test-Kommando/Daten-Ausgangsanschluss
sowie der Test-Kommando/Daten-Eingangsanschluss sind zwischen Chips
vorhergehender und nachfolgender Stufen innerhalb der Anordnung
unter Ausnutzung der Verbindungen zwischen den Chips verbunden, und
der Eingangsanschluss der Anordnung für das in dem Test zu verwendende
Signal ist an den entsprechenden Signal-Eingangsanschluss jedes
Chips angeschlossen.
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Dadurch
können
die Test-Kommando/Daten-Eingangs- und Ausgangsanschlüsse sowie
Eingangsanschlüsse
für ein
in dem Test der Anordnung zu verwendendes Signal mit der minimal
erforderlichen Anzahl von 4 oder 5 vorgesehen werden, z. B. zum
Antworten auf ein Grenzpfadabtastungstest, so dass der Test mit
einer geringeren Pinanzahl durchgeführt wird und eine Teststrukturlänge auf
dem Substrat reduziert wird. Darüber
hinaus ist der Test lediglich einmal durchzuführen.
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Ebenso
kann die erfindungsgemäße Halbleiteranordnung,
in der eine Mehrzahl von Chips gänzlich
versiegelt sind, einen Aufbau aufweisen mit: einem für jeden
der Eingangs- und Ausgangsanschlüsse
einer Kernlogik jedes Chips vorgesehenen Testregister; und einer
zum Steuern des Testregisters zum Testen des Chips dienenden Steuerschaltung,
mit der Steuerschaltung verbundene Test-Kommando/Daten-Eingangs-
und Ausgangsanschlüsse,
die während
des Tests verwendet werden und alle auf jedem Chip angebracht sind,
einem mit dem Test-Kommando/Daten-Eingangsanschluss eines Chips
einer ersten Stufe verbundenen Test-Kommando/Daten-Eingangsanschluss
einer Anordnung, wobei der Test-Kommando/Daten-Ausgangsanschluss jedes Chips mit einem
entsprechenden Ausgangsanschluss der Anordnung und seriell mit dem
Test-Kommando/Daten-Eingangsanschluss
eines Chips einer nachfolgenden Stufe über den Ausgangsanschluss der
Anordnung verbunden ist, und wobei Eingangsanschlüsse der
Anordnung für
die in dem Test zu verwendenden Signale an die entsprechenden Eingangsanschlüsse jedes
Chips für
die in dem Test zu verwendenden Signale angeschlossen sind.
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Wird
eine Halbleiteranordnung, in der eine Mehrzahl von integrierten
Halbleiterschaltungschips gänzlich
versiegelt sind, mit dieser Anordnung z. B. über den Grenzpfadabtastungstest,
getestet, so würde
jeder Chip mit einem Testregister wie einem BSR eines Grenzpfadabtastungstest-kompatiblen
Chips und mit einer Steuerschaltung wie einem TAPC zusätzlich zu
Test-Kommando/Daten-Eingangs-
und Ausgangsanschlüssen
wie TDI und TDO und Eingangsanschlüssen für die in dem Test zu verwendenden
Signale wie TCK, TMS und TRST ausgerüstet sein.
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Der
Test-Kommando/Daten-Eingangsanschluss der Anordnung ist mit dem
Test-Kommando/Daten-Eingangsanschluss des Chips der ersten Stufe
verbunden und der Test-Kommando/Daten-Ausgangsanschluss jedes Chips
ist mit dem Test-Kommando/Daten-Ausgangsanschluss der Anordnung
verbunden und aufgrund dieses Aufbaus, der eine direkte Verbindung
zwischen den Chips verhindert, sind der Test-Kommando/Daten-Ausgangsanschluss
und der Test-Kommando/Daten-Eingangsanschluss zwischen den Chips vorhergehender
und nachfolgender Stufen seriell miteinander verbunden und der Eingangsanschluss
der Anordnung für
ein in dem Test verwendetes Signal ist mit dem entsprechenden Signal-Eingangsanschluss
jedes Chips verbunden.
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Obwohl
der Test-Kommando/Daten-Ausgangsanschluss der Anordnung für die Anzahl
von Chips vorzusehen ist, sofern die Chips nicht direkt miteinander
verbunden werden können,
kann der Test-Kommando/Daten-Eingangsanschluss
und der Eingangsanschluss eines für den Test der Anordnung zu
verwendenden Signals mit der minimal erforderlichen Anzahl von 3
oder 4 vorgesehen werden, z. B. zum Antworten auf den Grenzpfadabtastungstest, so
dass der Test mit einer geringeren Pinanzahl durchgeführt wird
und damit die Teststrukturlänge
auf dem Träger
reduziert wird. Darüber
hinaus ist der Test lediglich einmal durchzuführen.
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Zudem
kann die erfindungsgemäße Halbleiteranordnung,
in der eine Mehrzahl integrierter Halbleiterschaltungskreise gänzlich versiegelt
sind, eine Anordnung aufweisen mit: einem für jeden der Eingangs- und Ausgangsanschlüsse einer
Kernlogik jedes Chips vorgesehenen Testregister; und einer zum Steuern
des Testregisters zum Testen des Chips vorgesehenen Steuerschaltung,
Test-Kommando/Daten-Weitergabe-Eingangs- und Ausgangsanschlüssen, die
mit der Steuerschaltung verbunden sind, und Ausgangsanschlüssen für in dem
Test zu verwendende und von der Steuerschaltung ausgegebene Signale,
welche alle auf einem Chip einer ersten Stufe angebracht sind, wobei
Test-Kommando/Daten-Eingangs- und Ausgangsanschlüsse einer Anordnung jeweils
mit den Test-Kommando/Daten-Eingangs- und Ausgangsanschlüssen des Chips der ersten Stufe
verbunden sind und der Weitergabe-Ausgangsanschluss des Chips der
ersten Stufe mit einem Test-Kommando/Daten-Eingangsanschluss eines
Chips einer nachfolgenden Stufe verbunden ist, und ein Test-Kommando/Daten-Ausgangsanschluss
und ein Test-Kommando/Daten-Eingangsanschluss seriell und sukzessiv
zwischen Chips einer vorhergehenden und nachfolgenden Stufe verbunden
sind und ein Test-Kommando/Daten-Ausgangsanschluss eines Chips einer
letzten Stufe mit dem Weitergabe-Eingangsanschluss des Chips der
ersten Stufe zur Ausbildung einer Schleife verbunden ist und die
Ausgangsanschlüsse
des Chips der ersten Stufe für
die in dem Test zu verwendenden Signale mit den Eingangsanschlüssen der weiteren
Chips für
die in dem Test zu verwendenden Signale verbunden sind.
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Wird
bei diesem Aufbau eine Halbleiteranordnung, in der eine Mehrzahl
von integrierten Halbleiterschaltungschips gänzlich versiegelt sind, mit
z. B. dem Grenzpfadabtastungstest getestet, so würde jeder Chip mit einem Testregister
wie einem BSR eines Grenzpfadabtastungstest-kompatiblen Chips zusätzlich zu
den Test-Kommando/Daten-Eingangs- und Ausgangsanschlüssen wie
TDI und TDO sowie Eingangsanschlüssen
von in dem Test zu verwendenden Signalen wie TCK, TMS und TRST ausgestattet
sein.
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Die
Steuerschaltung wie TAPC ist lediglich auf dem Chip der ersten Stufe
vorgesehen. Somit würde
der Chip der ersten Stufe mit den Test-Kommando/Daten-Weitergabe-Eingangs-
und Ausgangsanschlüssen
und Ausgangsanschlüssen
für die
von der Steuerschaltung ausgegebenen Testsignale ausgerüstet sein
und das Testsignal wird vom Chip der ersten Stufe unter Verwendung
der Verbindungen zwischen den Chips an den weiteren Chip verteilt.
In Bezug auf die Test-Kommandos und Daten ist der Weitergabe-Ausgangsanschluss
des Chips der ersten Stufe mit dem Test-Kommando/Daten-Eingangsanschluss des
Chips der nachfolgenden Stufe unter Verwendung der Verbindungen
zwischen den Chips verbunden und der Test-Kommando/Daten-Ausgangsanschluss
und der Test-Kommando/Daten-Eingangsanschluss
sind zwischen den Chips vorhergehender und nachfolgender Stufen
seriell miteinander verbunden und der Test-Kommando/Daten-Ausgangsanschluss
des Chips der letzten Stufe ist mit dem Weitergabe-Eingangsanschluss
des Chips der ersten Stufe zur Ausbildung einer Schleife verbunden,
wodurch die Test-Kommandos und Daten jedem Chip bereitgestellt werden.
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Somit
können
die Test-Kommando/Daten-Eingangs- und Ausgangsanschlüsse sowie
der Eingangsanschluss eines in dem Test der Anordnung zu verwendenden
Signals mit der minimal erforderlichen Anzahl von 4 oder 5 vorgesehen
sein, um auf z. B. den Grenzpfadabtastungstest zu reagieren, wodurch
der Test mit einer kleineren Pinanzahl durchgeführt wird und eine Teststrukturlänge auf
dem Substrat reduziert wird. Darüber
hinaus ist der Test lediglich einmalig durchzuführen. Zudem ist die der Mehrzahl
von Chips gemeinsame Steuerschaltung lediglich auf dem Chip der
ersten Stufe erforderlich, wodurch die Anzahl der weiteren Chips
und damit die Chipfläche
als auch die Anzahl der Herstellungsschritte reduziert wird.