TW472154B - Semiconductor devices - Google Patents
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Description
472154 案號 89113402 年〒曰. 修正 五、發明說明（1) 發明領域 本發明係關於將複數個半導體積體電路晶片封裝成一體 所構成之半導體裝置’尤其關於實行其測試之結構者。 發明背景 近年來，隨著半導體積體電路晶片之高積體化，1C(積 體電路）LSI(大型積體電路）等裝置（半導體裝置）之導腳 (pin)數目也跟著增加。另一方面’也有希能在基板上以 高密度下安裝這些裝置之要求，使得封裝件（package)小 型化之演進日新月昇。結果，實施測試之際，導腳間距竟 小於測試用探針（P r 〇 b e )之直徑，造成實施以往慣用之從 印刷電路基板之圖案（P a 11 e r η )面使探針接觸而實行測試 之所謂的内電路測試（i η - c i r c u i t t e s t)法，則有實施困 難之問題。 因此，只得採取改變測試用焊墊（t e s ΐ p a d )之位置等措 施來因應，以致必需_額外的基板空間而構成妨礙上述高密 度安裝之原因。另在BGA(球柵陣列；Ball Grid Array)方 面，由於其係在封裝件背面側排列看球狀之引線，因此經 完成表面安裝（surface mount)後，當然不可能使上述探 針接觸之。 尤其是對於把複數個半導體集體電路晶片，作成由上下 層積構造所成，或由多層構造所成的所謂之堆疊式裝置 (stacked device)，或者，配置於平面所成的所謂之多晶 片模組（multi-chip module)而言，由於跟著上述高積體 化的導腳數目之增加，上述問題將顯得更加顯著。 於是，為解決此種問題，封對於安裝複數個I C封裝件的 煩讀委員明示 修正本有無變更實質内容是否准予修正 日所提之
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472154 .案號 89I】34fi? (3) ，命令暫存器3及任選暫存器5互相并排介在於其 上，TD 1係用以對核心邏輯元件1將命令或資料以串聯輸 入之信號線，上述TD〇孫用以將來自核心邏輯元件1之資料 =串聯輸出之信號線，上述TCK係用^對核心邏輯元件1供 與/固有之系統時鐘獨立的測試用時鐘之信號線，上述 TMS係用以控制測試動作之信號線，上述TRST係用以使上 述TjPC初始化（init ial ize)成非同步之信號線。以外部主 電細控制這些五條信號線’即可實行邊界掃描測試。 關於邊界知描測試之内谷，則曾揭露於例如「J T A G測試 ^之基礎與應用」（1 9 9 8年12月1日發行，CQ出版公司）， 或日本國公開專利公報「特開平5 _ 3 2 2 g 8 8號公報（公開日 1993年12月7日）」等。 圖了係用以說明以往之邊界掃描測試方法之圖。於測試 對象之印刷基板丨丨上’則安裝有複數之裝置丨c 1、丨c 2、 . 、ICn(以下，總稱時則以參考符號1 c表示之）。於印刷 ，巧1 1之邊緣部，則裝載連接器丨2 ,而主電腦丨3係連 戎連接器1 2。 仍合褒置1C中，對應於上述信號線TCK、TMS、TRST之導 腳，係經由形成在印刷基板1 1上之圖案，以互相並排 ，於連接器1 2中所對應之導腳。另一面，對應於上述 線TD1、TDO之導腳，則一直使對應於前段側裝置的^ : TD 0之導腳向對應於後段側裝置的信號線T D I之導腳:' 縱向連接下去，至於對應於第一段裝置的信號 順序以 修煩 主請 杢委 f員 «I 更 實 萬年 容 參月 准 予日 修所 正提 tii 15
五、發明說明 暫存器4 間。 腳及最後段裝置的信號線TDO之導腳，則連接〜於· $ 之導 恢％連接器1 2
O:\65\651I3.ptc
472154 修正 案號 89113402 五、發明說明（4) 中所對應之 於如上述 IC，即可對 裝置1C固有 按每一個裝 然而，就 體積體電路 用晶片直接封裝成一體的話， 測試，則每一晶片需要如上述 目增加，且基板上測試用圖案 增加而變得更長。另外，也需 測試次數。 導腳。 所構成印刷基板1 1 所有裝置I C同時實 之功能測試，則使 置以個別方式依序 將上述堆疊式裝置 晶片封裝成一體所 ，由主電腦1 3控制 施邊界掃描測試。 用與上述導腳不同 實行之。 或多晶片模組等複 構成裝置而言，若 為使其能接受上述 之五條信號線，使 之長度，亦必因其 要實施相當於各晶 各裝置 至於，各 之導腳下 數個半導 只是把習 邊界掃描 得導腳數 導腳數目 片數目之 本發 路晶片 一次即 為達 括： 互相 從外 向外 端；以 從外 從上 述複數 發明之總結 明之目的乃在於提供一種於將複數個半導體積體電 封裝成一體之半導體裝置中，以較少的導腳數目以 可完成測試之半導體裝置。 成上述目的，本發明之半導體裝置，其特徵為包 封裝成一體之複數個晶片； 部輸入測試信號之測試信號輸入端； 部輸出上述複數個晶片的測試結果之測試結果輸出 及 部輸入測試控制信號之控制信號輸入端；而 述測試信號輸入端輸入之測試信號，係使其經由上 個晶片順序傳送，且 煩請委員明示 ，年 月 日所提之
第8頁
472154 案號 89113402 年 90.1身 曰 修正 五、發明說明（5) 從上述控制信號輸入端輸入之測試控制信號，則分別對 於上述複數個晶片以個別方式供給。 依照上述構成，複數個晶片係封裝成互相成為一體。就 由複數之晶片構成之半導體裝置而言'由於導腳係設成為 非常的高密度，如依以往之内電路測試法乃無法實行正確 的測試。於是開發出邊界掃描測試法，惟就把既有之晶片 直接予以封裝成一體之向前半導體裝置而言，於測試時則 將發生如下列之問題。 亦即，若只是把複數個晶片仍以原先之狀態下直接予以 封裝成一體的話，由於為實施邊界掃描測試而每一個晶片 需要多數條（例如五條）信號線，致使導腳數目增加，使得 基板上之測試圖案長度變得更加長。而且，也需要——實 行相當於各晶片數目份之測試次數。 於是，如依照本發明之上述構成，則由於其係設有用以 從外部輸入測試信號之測設信號輸入端，與用以將複數個 晶片之測試結果向外部輸出之測出結果輸出端，與用以從 外部輸入測試控制信號之控制信號輸入端，因此，從上述 測試信號輸入端輸入之測試信號，即得以經由上述複數個 晶片順序傳送，同時，從上述控制信號控制端輸入之測試 信號，即得以分別以個別方式供給於上述複數個晶片。— 依上述構成，即可不必按各晶片設置專用之測試信號輸 入端，測試結果輸出端、及控制信號輸入端，因此，可把 這些輸入端及輸出端之數目抑制於最小需要量。因而，對 本封裝成一體的複數個晶片，可以較少的導腳數目且以一 次作業實行正確的測試。 煩請委員明示 年 外 日所提之 修j-E-^4^無#·更實質内容是否准予修OL·。 %
第9頁 472154 ， _案號89113402_修正_ 五、發明說明（6) 再者，本發明之其他半導體裝置，其特徵為包括： 互相封裝成一體之複數個晶片； 從外部輸入測試信號之測試信號輸入端； 向外部輸出上述複數個晶片的測試結果之測試結果輸出 端；以及 從外部輸入測試控制信號之控制信號輸入端；而 上述複數個晶片中只有一個晶片，係分別連接於上述測 試信號輸入端，上述測試結果輸出端，及上述控制信號輸 入端； 上述測試信號，係輸入於上述一個晶片，並經由剩餘晶 片順序予以傳送，經再度輸入於該一個晶片後，作為測試 結果而向外部輸出；且 上述測試控制信號，係從上述一個晶片分別對於上述剩 餘晶片以個別方式供給。 依照上述構成，從外部輸入之測試信號及測試控制信 號，係輸入於複數個晶片中之一個晶片。測試信號，係從 上述一個晶片經由剩餘之晶片而順序傳送，經再度輸入該 一個晶片後，作為測試結果而輸出於外部。另一面，上述 測試控制信號，則從上述一個晶片以個別方式分別供給於 上述剩餘之晶片。 依照上述構成，由於可不必按每一晶片設置專用之測試 信號輸入端、測試結果輸出端、及控制信號輸入端，因 此，對於封裝成一體之複數個晶片，可以較少的導腳數目 且以一次作業實行正確的測試。 另外，上述構成中，在複數個晶片中從外部直接接受信 修煩
否 手曰 O:\65\65113.ptc 第 10 頁 修所 至提 。之 472154 案號 89113402 年 狐：二 月 曰 修正 五、發明說明（7) 號者，是僅為上述一個晶片而已。因此，與剩餘之晶片共 同使用僅設在該一個晶片之測試用電路，即可不必再對於 剩餘之晶片個別設置測試用電路。藉此，不但能抑制剩餘 之晶片的閘級數目以縮小晶片面積’也能減少工時。 至於本發明之其他目的，特徵及優點之處，應可由以下 所示敘述得以明瞭。另關於本發明之效益，亦應可由參閱 圖式之下列說明得以明暸。 圖式之簡要說明 圖1係本發明之一實施形態之半導體裝置的堆疊式裝置 内之電路圖。 圖2係顯示以圖1及圖5所示堆疊式裝置之一構造例剖視 圖。 圖3係本發明之其他實施形態之半導體裝置的堆疊式裝 置内之電路圖。 圖4係顯示以圖3所示堆疊式裝置之一構造例剖視圖。 圖5係本發明之另一其他實施形態之半導體裝置的堆疊 式裝置内之電路圖。 圖6係顯示對應於邊界掃描測試的裝置之一例子之方塊 圖。 圖7係用以說明以往之邊界掃描測試法之方塊圖。 符號之說明 1 核心邏輯元件
2 BSR 3 命令暫存器 4 旁路暫存器 煩請委員明示 年 月 "NN-.:-i>!—j -^--'洛-,，5ilf/ 3;·κ rrit
):\65\65113.ptc 第11頁 日所提之 472154 案號 89113402 90.11.15 年 月 曰 修正 五、發明說明（8) 5 任選暫存器
6 TAP
7 TAPC 11 印刷基板 1 2 連接器 13 主電腦 21、31、41 堆疊式裝置 22 ' 32 基板 23 焊球 24 封裝膠體 3 3 導腳
Al ' A2、A3 ； A4 ' A5、A6 焊墊 AI、AO、AC、AM ' AR 焊墊 A I a、AOa 焊墊 B1、B2、B3 ； B4、:B5、B6 導腳 BI、BO、BC、BM、BR $ 腳 CO ' Cl ' C2、C3 ' C4 焊墊 i c 1 、i c 2 、i c 3 晶片 i c1 a、ic2a、ic3a 晶片 PAD1、PAD2、PAD3 ； PAD4、PAD5、PAD6 信號線 TDI、TDO、TCK、TMS、TRST 信號線 T D I a、T D 0 a中繼信號線 TAPO ' TAPI ' TAP2、TAP3、TAP4信號線 W 金屬線 W10、W11、W12、W13、W14 金屬線 煩"叆員明亓 碑 月 曰所提之
第12頁 472154 案號 89113402 0O.lt ί 5#：_Β 曰 修正 五'發明說明（9) W41、W52、W63 金屬線 WI、WO、WC、WM、WR ' WOI 金屬線 實施形態 關於本發明之一實施形態，根據圖1及圖2以及上述圖6 說明如下。 * 圖1係本發明之一實施形態之半導體裝置的堆疊式裝置 21内之電路圖。於此堆豐式裝置21内，複數個晶片ici、 i c 2、i c 3 (以下總稱此時則以參考符號i c表示之）係互相封 裝成為一體。各晶片ic ’均除以圖6所示用以實現裝置本 來功能之核心邏輯元件1之外，包括有：上述BSR2、命令暫 存器（instruct ion register )3、旁路暫存器4、任選暫存 器（option register)5、控制該等之TAP6 '以及控制上述 TAP6之TAPC7·#，其中’核心邏輯元件1本身之構成則可為 任何型式之構成者。 各晶片i c中’對應於上述信號線TCκ、τMS、TRST之焊塾 (pad)AC、AM、AR，係經由金屬線（wire) wc、題、WR互相 並排的各自連接於該堆疊式裝置21之所對應的導腳（pin) BC、BM、BR。另一面，對應於上述信號線TDI、TD〇之焊墊 A I、A0，則經由連接晶片間之金屬線w〇 ][，一直使對應於 前段侧裝置的信號線TD0之焊墊A〇向對應於後段側裝置的 #號線T D I之焊登A I順序以縱向連接下去，至於對應於第 一段晶片icl的信號線TDI之焊墊AI及最後段晶片ic3的信 號線TD0之焊塾A0 ’則各自連接於對應之導腳βΐ、b〇。 同樣地，關於對應於通常之為核心邏輯元件1所需之信 號線PAD1、PAD2、PAD3 ; PAD4、PAD5、PAD6 之焊墊A1、 煩凄員明亓 今 月 日所提之 第 頁
90.11.15 年月曰_ 472154 _案號 89113402 五、發明說明（10) A2、A3 ; A4、A5、A6方面，則使各自經由供連接晶片間之 金屬線W 4 1、W 5 2、W 6 3互相並排地使對應於前段側晶片的 輸出信號線PAD4、PAD5、PAD6之焊墊A4、A5、A6連接至後 段側晶片的輪入信號線PAD 1、PAD2、PAD3之焊墊a 1、A2、 A3。 係各自經由金屬線、 B2 、 。至於 另外，對應於第一段晶 PAD2 、PAD3之焊墊Al 、 A2 、A3 W 2、W 3互相並排地連接於所對應之導腳B 1，D &、w。： 最後段晶片ic3的輸出信號線PAD4、PAD5、PAD6之焊塾 A4、A5、A6，係各自經由金屬線W4、W5、W6互相並排地連 接於所對應之導腳B4、B5、B6。 換言之，本實施形態之半導體裝置，係包括：互相封裝 成一體之複數個晶片i c ;從外輸入測試信號之測試信號'"輸 入端（導腳B I );向外部輸出上述複數個晶片i c的測試結^ 之測試結果輸出端（導腳B 0 );以及從外部輸入測試控制产 號之控制信號輸入端（導腳BC、BM、BR )。而且，從^述^ 試信號輸入端（導腳B I )輸入之測試信號’則使之經由上诚1 複數個晶片1 c順序予以傳送’相對地，從上述控制 ^ 入端（導腳BC、Μ、輸入之測試控制信號，則使^ J， 以個別方式供給於上述複數個晶片丨c。 0 如上述所構成之堆疊式裝置2 1，即作為上述圖7千 置^或IC2而裝載於測試對象之印刷基板丨丨上，並不裝 主電知1 3控制各晶片之T A P 6，藉此以對於該堆疊 γ
内之所有晶片1C同時實施邊界掃插測試。至於各=，置21 有之功能測試，則使用上述導腳B1~B6等按每一晶片片別固 472154 案號89113402 年日 修正 五、發明說明（11) 地順序實施之。 如此，便可把裝置之測試命令，資料輸入導腳B I及輸出 導腳B0以及使用於測試之信號的輸入導腳BC、BM、BR抑制 於最少需要量之四支（省略BR時）或五支導腳，以較少的導 腳數目下實施測試，並縮短印刷基板1 1上之測試圖案長 度，而且可以一次作業完成測試。 圖2係顯示上述堆疊式裝置2 1之一構造例之剖視圖。此 外，上述圖1中晶片係舉以i c 1、i c 2、i c 3之三個為例，惟 為說明方便，本圖2則僅舉以兩個。該堆疊式裝置2 1 ，係 在基板2 2之一方面側，層積兩個晶片i c 1 、i c 2所構成，而 在上述基板22之另一方面側，將焊球23(solder ball)排 列成BGA構造之半導體裝置。各晶片icl 、ic2各自係以金 屬線W連接於基板22上之焊墊，並經由該基板22上之圖案 連接於上述焊球23。各晶片icl、ic2係以封裝膠體24氣密 地封裝成互相成為一體。 如上述，該堆疊式裝置2 1係在基板2 2之一方面側層積兩 個晶片icl、ic2，且藉由上述金屬線WOI或金屬線W41、 W 5 2、W 6 3即可連接晶片i c 1、i c 2間。 茲根據圖3及圖4以及上述圖6說明本發明之其他實施形 態如下。· 圖3係本發明之其他實施形態的堆疊式裝置3 1内之電路 圖。此堆疊式裝置3 1類似於上述堆疊式裝置2 1，故相對應 之部分則附以同一參考符號，並省略其說明。兩個晶片 icl、ic2，均與上述圖6及圖1同樣地，除用以實現裝置本 來之功能的核心邏輯元件1之外，尚包括有：上述BSR2 ;命 煩請委員明示 年 月 日所提之 修iE·本有無變更實質内容是否准予修JL·。 sttlpt
第15頁 472154 η 修正 曰 案號891〗34Π9 五、發明說明（12) /a pi存器3 ’旁路暫存器4 ;任選暫存器5 ;控制該等之 ^以及控制上述TAP6之TAPC7等。 ΑΓ各片1C中’對應於上述信號線TCK ' TMS、TRST之焊墊 接於斜庙H i係經由金屬線WC、WM、WR互相並排的各自連 外，、J f Ϊ堆疊式I置31之所對應的導腳以、βΜ、BR。另 自連“按J線(D〇之9焊/A〇，則經由金屬線㈣各 上述以Τ; ΛΛ以串聯方式輸…另一面，對應於 塾AI，係經由金屬線WI連 片C之焊 後段晶片ic2的作祕所對導腳幻，但對應於 連接於對應於前段晶片icl的信號線TD〇之導腳次 ，對應於通常之為核心邏輯元件1所需之广$ Μ ^PAD2 .PAD3 ；PAD4 ; PAD 5 ^ PAD6 ^ A! #： f ’ A4、A5、A6，係分別經由金屬線W1、W2、W3 . W/1、 的分別連接於個別設置之導以 修須 依如上述方式，即使於晶片間不能使之直 況下，.經由導腳B0連接晶片間的話，雖然每一=連接之情 1 c 1 、：i c 2需要裝置的測試命令，資料輸出導晶片 使剩餘之測試命令。資料輪入導腳B〗及使用於，但.仍能 之輸入導腳BC、Μ、BR作成最少需要量之三試的信號 或四支導腳，以較少的導腳數目下實施測試，’略Br時） 基板1 1上之測試圖案長度。而且可以一次作，縮翅印刷 圖4係顯示上述堆疊式裝置31之一構造例' 义成測試。 規圖。該堆 容 O:\65\65113.ptc 第16頁 472154 案號 89113402 曰 修正 五、發明說明（13) 豐式裝置31係在基板32之表裡兩面分別貼上各晶片ic2、 i c 1 ，使導腳3 3從成對之兩側部各自排列成一排所形成D I L (雙行組件；Dual In Line)構造之半導體裝置。因此，不 能如上述般將自成為基板3 2的表裡各面側之晶片i c 2、i c 1 間以金屬線加以連接，所以，如上述般經由測試命令。資 料輸出導腳B0連接之。各晶片i c 1、i c 2則以封裝膠體24氣 密地封裝成一體。 茲根據圖5及上述圖2以及上述圖6說明本發明之另一其 他實施形態如下。 圖5係本發明之另一其他實施形態的堆疊式裝置4 1内之 電路圖。此堆疊式裝置4 1類似上述堆疊式裝置2 1、3 1，故 相對應之部分則附以同一參考符號並省略其說明。該堆疊 式裝置41所使用之晶片icla ;ic2a、ic3a ，請參閱圖6， 除用來實現裝置本來功能之核心邏輯元件1之外，各自尚 具備上述BSR2及TAP6之部分'係與上述晶片1〇1、：^2、 i c 3相同，但是，於第二段以後之晶片i c 2 a、i c 3 a並未設 置TAPC7以及命令暫存器3、旁路暫存器4及任選暫存器5 等，而僅設置於第一段晶片i c 1 a之部分卻不相同。 因此，於晶片i cl a上，則設有信號線TD I、TDO之中繼信 號線TDI a、TDOa，與對應於上述信號線TCK、TMS、TRST之 輸出信號線TAP0、TAPI 、TAP2、TAP3 、TAP4。另於晶片 i c 2 a、i c 3 a，則與上述信號線T D I、T D 0 —起設有上述信號 線TAPO 、TAP1 、TAP2 、TAP3 、TAP4 ° 第一段晶片icla中，對應於上述信號線TDI、TDK、 TMS、TRST之焊墊AI、AC、AM、AR，係經由金屬線W1、 煩謂委員明示 年 月 日所提之 #正本有無變更實質内容是否准予修也〇
O:\65\65113.ptc 第 17 頁 472154 案號 89113402 年 15 曰 修正 五、發明說明（14) WC、WM、WR互相並排的各自連接於對應於該堆疊式裝置41 之導腳BI、BC、BM、BR。至於對應於上述中繼信號線Tj)〇a 之焊墊AOa則經由金屬線W0連接於導腳B0。 另一方面，對應於信號線TAP0、TAPI、TAP2、TAP3、 TAP4之焊墊CO、Cl、C2、C3、C4，係經由連接晶片間之金 屬線W 10、W11、W12、W14互相並排的各自連接於晶片 ic2a、ic3a 上所對應的信號線 TAPO、TAP1、TAP2、TAP3、 TAP4 之焊墊 CO 'Cl、C2、C3、C4 〇 此外，對應於信號線TDO之焊墊AO，係經由金屬線w〇I連 接於對應於晶片i c2a的信號線TDI之焊墊A I，同樣地，對 應於晶片i c2的信號線TDO之焊墊A0，係經由連接晶片間之 金屬線W 0 I連接於對應於晶片i c 3 a的信號線T D I之焊墊AI。 至於對應於晶片ic3a的信號線TD0之焊墊A0，則經由連接 晶片間之金屬線W0I連接於對應晶片i c 1 a的信號線td I a之 焊墊A I a。如此，將測試命令，資料輸出及輸入之信號線 TDO、TDI連接成壞路（丨〇〇口）狀。 各晶片i c中對應於為通常之核心邏輯元件1所需之信號 線PAD1、PAD2、PAD3 ;PAD4、PAD5、PAD6 之焊墊A1、A2、 A3 ; A4、A5、A6，係各自經由金屬線W1、W2、W3 ; W4、 W 5、W 6互相並排的各自連接於個別設置之導腳b i、b 2 _、B 3 ;B 4、B 5、B 6 o 換言之’本實施形態之半導體裝置，係包括：互相封裝 成一體之複數個晶片i c ;從外部輸入測試信號之測試信號 輸入端（導腳B I );向外部輸出上述複數個晶片i c之測試結 果之測試結果輸出端（導腳B 〇 );以及從外部輸入測試控制 煩請委員明示 年 月 日所提之
% 第18頁 472154 案號 89113402 年
U 修正 五、發明說明（15) 信號之控制信號輸入端（導腳BC、BM、BR)。其中，上述複 數個晶片i c中只有一個晶片i c 1 a分別連接於上述測試信號 輸入端（導腳B I )、上述測試結果輸出端（導腳BO)、以及上 述控制信號輸入端（導腳BC、BM、BR)。並且，上述測試信 號係輸入於上述一個晶片i c 1 a，並經由剩餘之晶片順序後 送，經再度輸入該一個晶片i c 1 a後，作為測試結果向外部 輸出。至於上述測試控制信號則從上述一個晶片i c 1 a分別 以個別方式供給於剩餘之晶片。 如上述所構成之堆疊式裝置4 1，以上述圖7所示主電腦 13經由晶片icla之TAPC7控制各晶片ic之TAP6 ，即可對於 該堆疊式裝置4 1内之所有晶片i c同時實施邊界掃描測試。 如此，便可把裝置之測試命令，資料輸入導腳B I及輸出 導腳BO以及使用於測試之信號的輸入導腳BC、BM、BR抑制 於最少需要量之四支（省略BR時）或五支導腳，以較少的導 腳數目下貫施測試’並縮短印刷基板1 1上之測試圖案長 度，而且可以一次作業完成測試。 此外，由於以複數個晶片i c共同使用T A P C 7與命令暫存 器，旁路暫存器4及任選暫存器5等，因此，不但可抑制晶 片i c 2 a、i c 3 a之閘極數目以縮小晶片面積，且可減少工 時，例如，由於TAPC —個即具有BSR的大致20〜30個份之閘 極數目，因此，就上述晶片i c 2 a、i c 3 a來說，便可減少其 B S R的2 0〜3 0個份閘極數目。另在i c 2 a、i c 3 a則不再需要於 每次設計核心邏輯元件時追加邊界掃描測試所需專用電路 或導腳之舉，在設計工時上可縮短例如1 0天左右。 該堆疊式裝置4 1 ，由於其係利用晶片間之連接，故其構 煩-#费妈明示 年 月 日所提之 修正本有無變更實W-内容是否准予修II-.。
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第19頁 472154 <Mf) ! ' f；戌 案號89113402 年"月m日 修正 五、發明說明（16) 造例仍與上述堆疊式裝置2 1同樣地，將成為如上述圖2所 示者。 如上所述，本發明之半導體裝置，係於將複數個半導體 集體電路晶片封裝成一體所構成之半導體裝置中，也可為 如下列構成，亦即包括：分別介在於各晶片的核心邏輯元 件之各輸入輸出端之測試用暫存器；及裝載於各晶片，為 測試該晶片而控制上述各測試用暫存器之控制電路以及連 接於該控制電路之測試命令。資料之輸入輸出端及使用於 上述測試的信號之輸入端；而將裝置之測試命令，資料輸 入端連接於第一段晶片之測試命令，資料輸入端，且一直 將前段側晶片的測試命令，資料輸出端向後段側晶片的測 試命令。資料輸入端以縱向連接下去，將最後段晶片的測 試命令，資料輸出端連接於上述裝置之測試命令。資料輸 出端，將裝置之使用於上述測試之信號的輸入端連接於各 晶片之所對應的信號之輸入端之構成。 依照上述構成，當對於將複數個半導體集電路晶片封裝 成一體所構成半導體裝置貫施邊界掃描述測試等测試時’ 則在各晶片裝載對應於邊界掃描測試的晶片之BSR等測試 用暫存器及TAPC等控制電路，同時裝載TDI、TDO等測試命 令。資料輸入輸出端及TCK、TMS、TRST等使用於測試之信 號的輸入端。 另一方面，將裝置之測試命令，資料輸入端連接於第一 段晶片之測試命令，資料輸入端，並將最後段晶片之測試 命令。資料輸出端連接於上述裝置之測試命令，資料輸出 端，同時利用晶片間之連接，一直將前後側晶片之測試命 f正本有無變更實質内容是否准予修正 33^ 日所提之
O:\65\65113.ptc 第 20 頁 472154 90.11.15 案號89113402_年月日_修正 _ 五、發明說明（17) 令。資料輸出端在裝置内以縱向連接下去，並將裝置之使 用於上述測試之信號的輸入端連接於各晶片之所對應的信 號之輸入端。 因此，可將裝置之測試命令。資料端及輸出端以及使用 於測試之信號的輸入端數目抑低於最少需要量，例如，對 應於上述邊界掃描測試之情況時，則為四或五支導腳，使 得可以較少的導腳數目下實施測試，並縮短印刷基板上之 測試圖案長度。另外，可以一次作業下完成測試。 再者，本發明之半導體裝置，係於將複數個半導體積體 電路晶片封裝成一體所構成之半導體裝置中，也可為如下 列構成，亦即包括：分別介在於各晶片的核心邏輯元件1之 各輸入輸出端之測試用暫存器；及裝載於各晶片，用以為 測試該晶片而控制上述各測試用暫存器之控制電路以及連 接於該控制電路之測試命令。資料之輸入輸出端及連接於 該控制電路之使用於上述測試之信號的輸入端；而將各晶 片之測試命令。資料輸出端連接於裝置之所對應之各輸出 端，且一直以縱向連接於後段側晶片之測試命令。資料輸 入端，並將裝置之使用於上述測試之信號的輸入端連接於 各晶片之所對應的信號之輸入輸出端之構成。 依照上述構成，當對於將複數個半導體積體電路晶片封 裝成一體所構成半導體裝置實施邊界掃描述測試等測試 時，則在各晶片裝載對應於邊界掃描測試的晶片之BSR等 測試用暫存器及TAPC等控制電路，同時裝載TDI、TD0等測 試命令。資料輸入輸出端及TCK、TMS、TRST等使用於測試 之信號的輸入端。 煩請委員明示 年 月 日所提之
O:\65\65113.ptc 第 21 頁 472154 修正 案號 89113402 五、發明說明（18) 另一方面，將裝置之測試命令，資料輸入端連接於第一 段晶片之測試命令，資料輸入端，並將各晶片之測試命 令。資料輸出端分別連接於上述裝置之測試命令，資料輸 出端，同時由於不能直接實施晶片間之連接，因此一直將 前段側晶片之測試命令。資料輸出端經由上述裝置之輸出 端向後端側晶片之測試命令。資料輸入端以縱向連接下 去，並將裝置之使用於上述測試之信號的輸入端連接於各 晶片之所對應的信號之輸入端。 因此，不能直接實施晶片間之相連接之情況下，雖然裝 置之測試命令。資料輸出端需要晶片數目份之量，但是， 可將裝置之測試命令。資料輸入端以及使用於測試之信號 的輸入端抑低於最少需要量，例如，對應於上述邊界掃描 測試之情況時，則為三支或四支導腳，使得可以較少的導 腳數目下實施測試，並縮短基板上之測試圖案長度。另 外，也可以一次作業下完成測試。 再者，本發明之半導體裝置，係於將複數個半導體積體 電路晶片封裝成一體所構成之半導體裝置中，也可為如下 列構成*亦即包括：分別介在於各晶片的核心邏輯元件之 各輸入輸出端之測試用暫存器；及裝載於第一段晶片，用 於為測試而控制上述各測試用暫存器之控制電路以及連接 於該控制電路之測試命令。資料之中繼輸入輸出端及從該 控制電路輸出之使用於上述測試之信號的輸出端；而將裝 置之測試命令。資料輸入端及輸出端分別連接於上述第一 段晶片之測試命令。資料輸入端及輸出端，將該第一段晶 片之上述中繼輸出端連接於次段晶片之測試命令，資料輸 修煩 ί委 杏員 I示 更 質 年 90·11.15
内 容參月准Ω 手 ΕΙ O:\65\65113.ptc 修所 正提 〇之
第22頁 fi
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472154 案號 89113402 曰 修正 五、發明說明（19) 入端，以下一 後段側晶片之 將最後段晶片 晶片之中繼輸 使用於上述測 上述測試之信 依照上述構 裝成一體所構 時’則在各晶 測試用暫存器 端及TCK 、 TMS 另一方面，僅在第 地，在該第 出端 端’ 第一 料’ 接一 段晶 〇 命令 形成 因 使用 應於 及從該控 而上述使 段晶片分 則利用晶 次段晶片 片之測試 資料輸入 。資料輸 環路，藉 此，可把 於測試之 上述邊界 直將前段側晶片之測 測試命令，資料輸入 之測試命令。資料輸 入端以形成形成環路 試之信號的輸出端連 號的輸入端之構成。 成，當對於將複數個 成之半導體裝置實施 片裝載對應於邊界掃 ，同時裝載TDI 、TDO 使用於測試 段晶片裝載 段晶片則裝載測試命 制電路所輸出使用於 用於測試之信號，則 配於剩餘晶片。另外 片間之連接，將第一 之測試命令。·資料輸 命令。資料輸出端向 端以縱向連接下去， 出端連接於上述第一 此以供給各晶片。 裝置之測試命令。資 信號的輸入端抑制於 掃描測試之情況時5 試命令。資料輸出端向 端以縱向連接下去，並 出端連接於上述第一段 ，且將該第一段晶片之 接於剩餘晶片之使用於 TRST 等 半導體積體電路晶片封 邊界掃描測試等測試 描測試的晶片之B S R寺 等測試命令。資料輸入 之信號的輸入端。 TAPC等控制電路。相對 令。資料之中繼輸入輸 上述測試之信號的輸出 利用晶片間之連接從該 ，對於測試命令。資 段晶片之中繼輸出端連 入端，以下一直將前段 後段侧晶片之測試命 並將最後段晶片之測試 段晶片之中繼輸入端以 料輸入端及輸出端以及 最少需要量，例如，對 則為四支或五支導腳， 煩請委員明示 年月 日所提之 $
• ptc 第23頁 472154 _案號89113402_年册.1 士 15曰 修正_ 五、發明說明（20) 使得可以較少的導腳數目下實施測試，並縮短基板上之測 試圖案長度。另外，可以一次作業下完成測試。再者，共 同使用於複數個晶片之控制電路，則僅將之形成於第一段 晶片即可1故不但可抑制剩餘晶片之間極數目以縮小晶片 面積，也能減少工時。 於發明之說明篇段所敘述之具體性實施形態，或實施 例，只不過是用來揭示本發明之技術内容而已，理應不可 狹義解釋成只限定於該等具體例，當可在本發明精神與於 下面所記載申請專利範圍内作各種變形而實施。
90.11.15
Q O:\65\65113.ptc 第 24 頁 修所 正提. 472154 頌誚委員明示 年 月 日所提之 案號 89113402 年90J十！ 修正
O:\65\65113.ptc 第25頁
Claims (1)
- 472154 §月 ίί 准 4 Q O:\65\65113.ptc 1¾所 止提 。之 案號 89113402 修正 年歡曰 頌諳委〕!;;明示 年 修IL本有無變吏實質内第26頁 _案號89113402_年忒。月〜0日 修正_ 六、申請專利範圍 上述測試控制信號，係從上述一個晶片分別對於上述 剩餘晶片以個別方式供給。 4. 如申請專利範圍第3項之半導體裝置，其中複數個晶 片之中，只有上述一個晶片具有用以控制上述測試信號之 輸入輸出介面之控制器。 5. —種半導體裝置，係將複數個半導體積體電路晶片封 裝成一體所構成，其特徵為包括： 分別介在於各晶片的核心邏輯元件之各輸入輸出端之 測試用暫存器；及 裝載於各晶片’用以為測S式該晶片而控制上述各測試 用暫存器之控制電路以及連接於該控制電路之測試命令， 資料之輸入輸出端及使用於上述測試的信號之輸入端；而 將裝置之測試命令，資料輸入端連接於第一段晶片之 測試命令，資料輸入端，且一直將前段側晶片的測試命 令，資料輸出端向後段側晶片的測試命令，資料輸入端以 縱向連接下去，將最後段晶片的測試命令，資料輸出端連 接於上述裝置之測試命令，資料輸出端，將裝置之上述使 用於測試之信號的輸入端連接於各晶片之所對應的信號之 輸入端。 6. —種半導體裝置，係將複數個半導體積體電路晶片封 裝成一體所構成，其特徵為包括： 分別介在於各晶片的核心邏輯元件之各輸入輸出端之 測試用暫存器；及 裝載於各晶片，用以為測試該晶片而控制上述各測試 煩請委員明示 ^ ^ 日所提之O:\65\65113.ptc 第 27 頁 472154 案號 89113402 年 'ΐ f' κ n s v 日 修正 L請 ：φ. /-η η W' 六、 申請專利範 圍 用 暫 存 器 之 控 制 電 路 以 及 連 接 於 該 控 制 電 路 之 測 試 命 令 ， 資 料 之 輸 入 輸 出 端 及 連 接 於 該 控 制 電 路 之 使 用 於 上 述 測 試 之 信 號 的 輸 入 端 而 將 裝 置 之 測 言式 命 令 ， 資 料 ¥m 入 端 連 接 於 第 一 段 晶 片 之 測 試 命 令 資 料 ¥m 入 端 將 各 晶 片 之 測 試 命 令 資 料 ¥m 出 端 連 接 於 裝 置 之 所 對 應 之 各 fm 出 端 且 經 由 該 fm 出 端 一 直 向 後 端 側 晶 片 之 測 試 命 令 ΐ 資 料 輸 入 端 以 縱 向 連 接 下 去 並 將 裝 置 之 使 用 於 上 述 測 試 之 信 號 的 輸 入 端 連 接 於 各 晶 片 之 所 對 應 的 信 號 之 輸 入 端 0 7. --- 種 半 導 體 裝 置 > 係 將 複 數 個 半 導 體 積 體 電 路 晶 片 封 裝 成 一 體 所 構 成 其 特 徵 為 包 括 • 分 別 介 在 於 各 晶 片 的 核 心 邏 輯 元 件 之 各 m 入 輸 出 端 之 測 試 用 暫 存 器 ； 及 裝 載 於 第 一 段 晶 片 ) 用 以 為 測 試 晶 片 而 控 制 上 述 各 測 試 用 暫 存 器 之 控 制 電 路 以 及 連 接 於 該 控 制 電 路 之 測 試 命 令 資 料 之 中 繼 輸 入 輸 出 端 及 從 該 控 制 電 路 輸 出 之 使 用 於 上 述 測 言式 之 信 號 的 輸 出 端 而 將 裝 置 之 測 試 命 令 ， 資 料 輸 入 端 及 輸 出 端 分 別 連 接 於 上 述 第 一 段 晶 片 之 測試 命 令 > 資 料 韻_J 入 端 將 該 第 一 段 晶 片 之 上 述 中 繼 輸 出 端 連 接 於 次 段 晶 片 之 測 言式 命 令 資 料 入 端 ， 以 下 一 直 將 前 段 側 晶 片 之 測 試 命 令 資 料 輸 出 端 向 後 端 側 晶 片 之 測試 命 令 ) 資 料 輸 入 端 以 縱 向 連 接 下 去 5 並 將 ΤΞ7 取 後 段 晶 片 之 測 言式 命 令 資 料 輸 出 端 連 接 於 上 述 第 ' 段 晶 片 之 中 繼 輸 入 端 以 形 成 環 路 5 且 將 該 第 段 晶 片 之 使 用O:\65\65113.ptc 第28頁 月 cr:所提之 ^―._4·Λ,, V-i-J 3修吖 正痹 0之
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