KR100392300B1 - 반도체장치 - Google Patents

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샤프 가부시키가이샤
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Abstract

각 칩은 코어 로직 외에, BSR 등의 레지스터를 탑재한다. 레지스터의 제어를 행하는 TAPC는 제1단째의 칩에만 제공되고, 바운다리 스캔 테스트의 테스트명령/데이터출력의 신호선 및 입력의 신호선을, 칩사이를 접속하는 와이어를 통해 루프형태로 접속한다. 테스트에 사용하는 다른 신호선은, 상기 제1단째의 칩의 출력신호선으로부터 분배된다. 이에 의해, 적은 핀 수로, 또한 한번에 테스트를 실행함과 동시에, TAPC를 탑재하지 않은 칩의 공수 및 면적을 절감할 수 있다. 이상의 구성에 의해, 복수의 칩을 일체로 밀봉하여 이루어지는 스택 디바이스에 있어서, 적은 핀 수로, 또한 한번에 바운다리 스캔 테스트를 실행할 수 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 복수의 반도체 집적회로칩을 일체로 밀봉하여 이루어지는 반도체장치에 관한 것으로, 특히 그의 테스트를 행하기 위한 구성에 관한 것이다.
최근, 반도체 집적회로칩의 고집적화에 따라, IC, LSI 등의 디바이스(반도체장치)의 핀 수가 증가하고 있다. 한편, 이들 디바이스를, 기판에 고밀도로 실장하고자 하는 요망이 있어 패키지의 소형화가 진행하고 있다. 그 결과, 테스트를 행함에 있어서, 핀 간격이 테스트용의 프로브의 직경을 하회하게 되어, 프린트기판의 패턴면으로부터 상기 프로브를 접촉시켜 측정을 행하는, 종래부터의, 소위 인-서킷(in-circuit) 수법을 사용하는 것이 곤란하게 되고 있다.
이 문제에 대해, 테스트 패드의 위치를 연구하는 등에 의해 대응하고 있으나, 이는 여분의 기판 스페이스가 필요하게 되어 상기 고밀도 실장을 방해하고 있다. 또한, BGA(Ball Grid Array) 패키지에서는, 패키지의 이면에 볼 형태의 리드가 배치되어, 표면실장 후에는 상기 프로브를 접촉시키는 것 자체가 불가능하다.
특히, 복수의 반도체 집적회로칩을, 상하의 적층구조로 이루어거나 또는 다층구조로 이루어지는 소위 스택 디바이스나, 평면에 배치하여 이루어지는 소위 멀티칩 모듈에서는, 상기 고집적화에 따른 핀 수의 증가에 의해, 상기 문제가 특히 현저하다.
따라서, 이러한 문제를 해결하기 위해, 복수의 IC 패키지를 실장한 기판이 새로운 테스트법으로서, JTAG 테스트 또는 IEEEl149.1에 준거한 테스트로 칭해지는바운다리 스캔 테스트법이 개발되었다. 최근에는, 마이크로프로세서의 거의가 이 바운다리 스캔 테스트에 대응하고 있으며, 또한 주변회로의 일부도 대응하도록 되어 있다. 바운다리 스캔 테스트는, 프린트기판에 실장된 IC나 LSI 패키지디바이스의 핀이 정확히 접속되어 있는 지의 여부를, 프린트기판 외부의 호스트 컴퓨터 등의 테스터로부터 신호를 보내 조사하는 수법이다.
상기 바운다리 스캔 테스트에 대응한 디바이스는, 예컨대 도6에 도시한 바와 같이 구성되어 있고, 디바이스 본래의 기능을 실현하는 코어 로직(1) 외에, 바운다리 스캔 레지스터(이후, BSR로 약칭함)(2)와, 명령 레지스터(3)와, 바이패스 레지스터(4)와, 옵션 레지스터(5)와, 이들을 제어하는 테스트 액세스 포트(이후, TAP라 함)(6)와, 상기 TAP(6)를 제어하는 콘트롤러(이후, TAPC라 함)(7) 등을 구비하여 구성되어 있고, 상기 코어 로직(1) 자체의 구성은 어떠한 것이라도 좋다.
상기 TAP(6)는, 코어 로직(1)에 대하는 명령이나 데이터 및 테스트결과의 입출력을 행하는 시리얼 인터페이스이고, 바운다리 스캔 테스트의 규격상, 하기의 5개의 신호선 TDI, TDO, TCK, TMS, TRST로 이루어진다. 단, TRST는 옵션이다. 상기 BSR2는 상기 코어 로직(1)의 각 입출력단과 대응하는 핀(8) 사이에 각각 개재되는 셀로 칭해지는 시프트 레지스터(2s)를 시리얼로 접속한 것으로, 상기 시프트 레지스터(2s)가 종래의 프로브와 등가의 작용을 하며, 상기 신호선 TDI, TDO와 코어 로직(1)의 각 입출력단을 접속한다. 또한, 상기 신호선 TDI, TDO 사이에는, 상기 바이패스 레지스터(4), 명령 레지스터(3) 및 옵션 레지스터(5)가 서로 병렬로 개재된다.
상기 TDI는 상기 코어 로직(1)에 대하여 명령이나 데이터를 시리얼 입력하는 신호선이고, 상기 TDO는 상기 코어 로직(1)로부터의 데이터를 시리얼출력하는 신호선이고, 상기 TCK는 상기 코어 로직(1)에 고유의 시스템 로크와는 독립된 테스트용의 클록을 공급하는 신호선이고, 상기 TMS는 테스트동작을 제어하는 신호선이며, 상기 TRST는 상기 TAPC를 비동기로 초기화하는 신호선이다. 이들 5개의 신호선을외부의 호스트 컴퓨터로 제어함으로써, 상기 바운다리 스캔 테스트가 가능하게 된다.
바운다리 스캔 테스트의 내용에 대해서는, 예컨대「JTAG 테스트의 기초와 응용」(1998. 12. 1발행, CQ 출판주식회사)나, 일본국 공개특허공보 5-322988호(공개일 1993년 12월7일)」등에 개시되어 있다.
도7은 종래의 바운다리 스캔 테스트의 수법을 설명하기 위한 도면이다. 테스트대상의 프린트기판(11)상에는, 복수의 디바이스 IC1, IC2,…, ICn (이하, 총칭할 때에는 "IC"로 표시함)가 실장되어 있다. 프린트기판(11)의 주변부에는 커넥터(12)가 탑재되어 있고, 이 커넥터(12)에 호스트 컴퓨터(13)가 접속된다.
각 디바이스 IC에 있어서, 상기 신호선 TCK, TMS, TRST에 대응하는 핀은, 프린트기판(11)상에 형성된 패턴을 통해, 서로 병렬로 상기 커넥터(12)의 대응하는 핀에 접속된다. 한편, 상기 신호선 TDI, TDO에 대응하는 핀은, 전단측의 디바이스의 신호선 TDO에 대응하는 핀이 후단측의 디바이스의 신호선 TDI에 대응하는 핀과 순차적으로 종속접속되고, 또한 제1단째의 디바이스의 신호선 TDI에 대응하는 핀 및 최종단의 디바이스의 신호선 TDO에 대응하는 핀은, 커넥터(12)의 대응하는 핀에 접속되어 있다.
이와 같이 구성된 프린트기판(11)에 있어서, 호스트 컴퓨터(13)에 의해 각 디바이스 IC를 제어함으로써, 모든 디바이스 IC 에 대하여 일제히 바운다리 스캔 테스트가 행하여진다. 또, 각 디바이스 IC 고유의 기능테스트는, 상기 핀과는 다른 핀을 사용하여 각 디바이스 IC 마다 개별적으로 순차적으로 행해진다.
그러나, 상기 스택 디바이스나 멀티칩 모듈 등의 복수의 반도체 집적회로칩을 일체로 밀봉하여 이루어지는 디바이스에 있어서는, 칩들을 일체로 밀봉하는 한, 상기 바운다리 스캔 테스트를 가능하게 하기 위해, 각 칩마다 상기 5개의 신호선이 필요하게 되어 핀 수가 증가하며, 또한 핀 수의 증가에 의해 기판상에서의 테스트 패턴 길이가 길어진다. 또한, 제공되는 각 칩수분에 대해 테스트를 행할 필요가 있다.
본 발명의 목적은, 복수의 반도체 집적회로칩을 일체로 밀봉하여 이루어지는 반도체장치에 있어서, 적은 핀 수로, 또한 한번에 테스트를 행할 수 있는 반도체장치를 제공하는 것이다.
상기의 목적을 달성하기 위해, 본 발명의 반도체장치는,
서로 일체로 밀봉된 복수의 칩;
외부에서 공급되는 테스트신호를 수신하기 위한 테스트신호 입력단;
상기 복수의 칩의 테스트결과를 외부로 출력하는 테스트결과 출력단; 및
외부로부터 테스트제어신호를 입력하는 제어신호 입력단을 포함하고,
상기 테스트신호 입력단으로부터 입력된 테스트신호는, 상기 복수의 칩을 통해 순차적으로 전송되는 한편,
상기 제어신호 입력단으로부터 입력된 테스트제어신호는, 상기 복수의 칩에 대하여 각각 개별적으로 공급되는 것을 특징으로 하고있다.
상기 구성에 의하면, 복수의 칩이 서로 일체로 밀봉된다. 복수의 칩으로 이루어지는 반도체장치에서는, 핀이 대단히 고밀도로 제공되기 위해, 종래의 인-서킷 수법으로서는 정확한 테스트를 행할 수 없었다. 따라서, 바운다리 스캔 테스트법이 개발되었지만, 기존의 칩을 그대로 일체로 밀봉한 종래의 반도체장치에서는, 테스트에 있어서 이하와 같은 문제가 있다.
즉, 복수의 칩을 그대로 일체로 밀봉하는 한, 바운다리 스캔 테스트를 행하기 위해 각 칩마다 다수(예컨대 5개)의 신호선이 필요하기 때문에, 핀 수가 증가하여, 그 결과, 기판상에서의 테스트 패턴 길이가 길어진다. 또한, 각 칩수분의 회수만큼, 테스트를 행하는 필요가 있다.
따라서, 본 발명의 상기 구성에 의하면, 외부에서 공급되는 테스트신호를 수신하기 위한 테스트신호 입력단과, 복수의 칩의 테스트결과를 외부로 출력하는 테스트결과 출력단과, 외부에서 공급되는 테스트제어신호를 입력하는 제어신호 입력단이 제공되고, 상기 테스트신호 입력단으로부터 입력된 테스트신호는, 상기 복수의 칩을 통해 순차적으로 전송되는 한편, 상기 제어신호 입력단으로부터 입력된 테스트제어신호는, 상기 복수의 칩에 대해 각각 개별적으로 공급된다.
상기 구성에 의해, 각 칩 전용으로 테스트신호 입력단, 테스트결과 출력단, 및 제어신호 입력단을 제공하는 필요가 없기 때문에, 이들 입력단 및 출력단의 수를 필요최소한으로 억제할 수 있다. 따라서, 일체로 밀봉된 복수의 칩에 대하여, 적은 핀 수로, 또한 한번에 정확한 테스트를 행할 수 있다.
또한, 본 발명의 다른 반도체장치는,
서로 일체로 밀봉된 복수의 칩;
외부에서 공급되는 테스트신호를 수신하기 위한 테스트신호 입력단;
상기 복수의 칩의 테스트결과를 외부로 출력하는 테스트결과 출력단; 및
외부로부터 테스트제어신호를 입력하는 제어신호 입력단을 포함하고,
상기 복수의 칩중 1개의 칩만이, 상기 테스트신호 입력단, 상기 테스트결과 출력단 및 상기 제어신호 입력단에 각각 접속되어 있고,
상기 테스트신호는, 상기 복수의 칩중 1개의 칩에 입력되고, 나머지의 칩을 통해 순차적으로 전송되어, 상기 1개의 칩에 재차 입력되어, 테스트결과로서 외부로 출력되는 한편,
상기 테스트제어신호는, 상기 1개의 칩으로부터 상기 나머지의 칩에 대하여 각각 개별적으로 공급되는 것을 특징으로 하고있다.
상기 구성에 의하면, 외부에서 입력된 테스트신호 및 테스트제어신호가, 상기 복수의 칩중 1개의 칩에 입력된다. 또한, 상기 테스트신호는, 상기 1개의 칩으로부터, 나머지의 칩을 통해 순차적으로 전송되어, 상기 1개의 칩에 재차 입력되어, 테스트결과로서 외부로 출력된다. 한편, 상기 테스트제어신호는, 상기 1개의 칩으로부터 상기 나머지의 칩에 대하여 각각 개별적으로 공급된다.
상기 구성에 의해, 각 칩전용으로 테스트신호 입력단, 테스트결과 출력단, 및 제어신호 입력단을 제공할 필요가 없기 때문에, 일체로 밀봉된 복수의 칩에 대하여, 적은 핀 수로, 또한 한번에 정확한 테스트를 행할 수 있다.
또한, 상기 구성에서는, 복수의 칩중 외부에서 신호가 직접 제공되는 것은 상기 1개의 칩뿐이다. 따라서, 상기 1개의 칩에만 제공된 테스트용 회로를 나머지의 칩과 공용함으로써, 나머지의 칩에 대하여 개별적으로 테스트용회로를 제공하는 것이 불필요하게 된다. 이에 의해, 나머지의 칩의 게이트수를 억제하여 칩면적을 축소함과 동시에, 공수를 절감할 수 있다.
본 발명의 다른 목적, 특징 등은 이하에 도시한 기재에 의해 충분히 이해될 것이다. 또한, 본 발명의 이점은 첨부도면을 참조한 다음 설명으로 명백하게 될 것이다.
도1은 본 발명의 1 실시예에 의한 반도체장치로서의 스택 디바이스의 전기회로도이다.
도2는 도1 및 도5에 도시한 스택 디바이스의 1 구조예를 도시한 단면도이다.
도3은 본 발명의 다른 실시예에 의한 반도체장치로서의 스택 디바이스의 전기회로도이다.
도4는 도3에 도시한 스택 디바이스의 1 구조예를 도시한 단면도이다.
도5는 본 발명의 또 다른 실시예에 의한 반도체장치로서의 스택 디바이스의 전기회로도이다.
도6은 바운다리 스캔 테스트에 대응한 디바이스의 1예를 도시한 블록도이다.
도7은 종래의 바운다리 스캔 테스트의 수법을 설명하기 위한 블록도이다.
본 발명의 1 실시예에 대해 도1, 도2 및 도6을 참조하여 설명한다.
도1은, 본 발명의 1 실시에에 의한 반도체장치인 스택 디바이스(21)의 전기회로도이다. 이 스택 디바이스(21)내에는, 복수의 칩 ic1, ic2, ic3(이하, 총칭할 때에는 부호 ic로 표시함)가 서로 일체로 밀봉되어 있다. 각 칩 ic는 모두, 상기 도6에 도시한 디바이스 본래의 기능을 실현하는 코어 로직(1) 외에, 상기 BSR2, 명령 레지스터(3), 바이패스 레지스터(4), 옵션 레지스터(5), 이들을 제어하는 TAP(6) 및 상기 TAP(6)를 제어하는 TAPC(7) 등을 구비하여 구성되고, 상기 코어 로직(1) 자체의 구성은 어떠한 것이라도 좋다.
각 칩 ic에서, 상기 신호선 TCK, TMS, TRST에 대응하는 패드 AC, AM, AR은, 와이어 WC, WM, WR을 통해, 서로 병렬로, 상기 스택 디바이스(21)의 대응하는 핀 BC, BM, BR에 각각 접속된다. 한편, 상기 신호선 TDI, TDO에 대응하는 패드 AI, AO는, 칩사이를 접속하는 와이어 WOI를 통해, 전단측의 디바이스의 신호선 TDO에 대응하는 패드 AO가 후단측의 디바이스의 신호선 TDI에 대응하는 패드 AI와 순차적으로 종속접속되고, 또한 제1단째의 칩 ic1의 신호선 TDI에 대응하는 패드 AI 및 최종단의 칩 ic3의 신호선 TDO에 대응하는 패드 AO는, 대응하는 핀 BI, BO에 각각 접속되어 있다.
이와 마찬가지로, 통상의 코어 로직(1)을 위한 신호선 PADl, PAD2, PAD3; PAD4, PAD5, PAD6에 대응하는 패드 Al, A2, A3 ; A4, A5, A6에 대해서는, 칩사이를 접속하는 와이어 W41, W52, W63를 각각 통해, 서로 병렬로, 전단측의 칩의 출력신호선 PAD4, PAD5, PAD6에 대응하는 패드 A4, A5, A6이 후단측의 칩의 입력신호선 PADl, PAD2, PAD3에 대응하는 패드 A1, A2, A3와 접속된다.
또한, 제1단째의 칩 ic1의 입력신호선 PAD1, PAD2, PAD3에 대응하는 패드 A1, A2, A3는, 와이어 W1, W2, W3를 각각 통해, 서로 병렬로, 대응하는 핀 B1, B2, B3에 각각 접속되어 있다. 최종단의 칩 ic3의 출력신호선 PAD4, PAD5, PAD6에 대응하는 패드 A4, A5, A6는, 와이어 W4, W5, W6를 각각 통해, 서로 병렬로, 대응하는 핀 B4, B5, B6에 각각 접속되어 있다.
즉, 본 실시예의 반도체장치는, 서로 일체로 밀봉된 복수의 칩 ic와, 외부에서 공급되는 테스트신호를 수신하기 위한 테스트신호 입력단(핀 BI)과, 상기 복수의 칩 ic의 테스트결과를 외부로 출력하는 테스트결과 출력단(핀 BO)과, 외부에서 공급되는 테스트제어신호를 입력하는 제어신호 입력단(핀 BC, BM, BR)을 포함한다. 상기 테스트신호 입력단(핀 BI)으로부터 입력된 테스트신호는, 상기 복수의 칩 ic를 통해 순차적으로 전송되는 한편, 상기 제어신호 입력단(핀 BC, BM, BR)으로부터 입력된 테스트제어신호는, 상기 복수의 칩 ic에 대해 각각 개별적으로 공급된다.
이와 같이 구성된 스택 디바이스(21)는, 상기 도7에 도시한 디바이스 IC1나 IC2로서 테스트대상의 프린트기판(11)상에 탑재되고, 상기 호스트 컴퓨터(13)에 의해 각 칩의 TAP(6)를 제어함으로써, 상기 스택 디바이스(21)내의 모든 칩 ic에 대하여 일제히 바운다리 스캔 테스트가 행해진다. 또, 각 칩 ic 고유의 기능테스트는, 상기 핀 B1∼B6 등을 사용하여 각 칩 ic 마다 개별적으로 순차적으로 행하여진다.
이에 따라, 디바이스의 테스트명령/데이터입력핀 BI 및 출력핀 BO 및 테스트에 사용하는 신호의 입력핀 BC, BM, BR를 필요최소한의 4(BR를 생략한 경우) 또는 5핀으로 하여, 적은 핀 수로 테스트를 행할 수 있어, 프린트기판(11)상에서의 테스트 패턴 길이를 짧게 할 수 있다. 또한, 한번에 테스트를 행할 수 있다.
도2는 상기 스택 디바이스(21)의 1 구조예를 도시한 단면도이다. 상기 도1에서, 칩은 ic1, ic2, ic3의 3개이나, 설명의 간략화를 위해, 도2에서 칩은 2개로 한다. 상기 스택 디바이스(21)는 기판(22)의 일방의 면측에 2개의 칩 ic1, ic2이 적층 구성되고, 상기 기판(22)의 타방의 면측에, 땜납 범프(23)가 매트릭스 형태로 배열된 BGA 구조의 반도체장치이다. 각 칩 ic1, ic2는 기판(22)상의 패드와, 와이어(W)에 의해 각각 접속되어 있고, 상기 기판(22)상의 패턴을 통해, 상기 땜납 범프(23)와 접속되어 있다. 각 칩 ic1, ic2는, 몰드 수지(24)에 의해, 서로 일체로 기밀하게 밀봉되어 있다.
이와 같이, 스택 디바이스(21)에서는, 기판(22)의 일방의 면측에 2개의 칩 ic1, ic2가 적층되어 있고, 상기 와이어 WOI나 와이어 W41, W52, W63에 의해 칩ic1, ic2 사이의 접속이 가능하게 된다.
본 발명의 다른 실시예에 대해, 도3, 도4 및 도6에 따라 설명하면 다음과 같다.
도3은 본 발명의 다른 실시예의 반도체장치인 스택 디바이스(31)의 전기회로도이다. 스택 디바이스(31)는, 상술한 스택 디바이스(21)와 유사하며, 대응하는 부분에는 동일한 부호로 표시하고 그 설명을 생략한다. 2개의 칩 ic1, ic2는 모두 상기 도6 및 도1과 같이, 디바이스 본래의 기능을 실현하는 코어 로직(1) 외에, 상기 BSR2와 명령 레지스터(3), 바이패스 레지스터(4), 옵션 레지스터(5), 이들을 제어하는 TAP(6), 및 상기 TAP(6)를 제어하는 TAPC(7) 등을 구비하여 구성되어 있다.
각 칩 ic에 있어서, 상기 신호선 TCK, TMS, TRST에 대응하는 패드 AC, AM, AR은, 와이어 WC, WM, WR를 통해, 서로 병렬로, 상기 스택 디바이스(31)의 대응하는 핀 BC, BM, BR에 각각 접속된다. 또한, 상기 신호선 TDO에 대응하는 패드 AO는 와이어 WO를 통해, 각 칩 ic1, ic2마다 개별적으로 제공된 핀 BO에 각각 접속되어 있고, 바운다리 스캔 테스트출력이 시리얼로 각각 출력된다. 한편, 상기 신호선 TDI에 대응하는 패드 AI에 있어서, 제1단째의 칩 ic1의 신호선 TDI에 대응하는 패드 AI은, 와이어 WI를 통해, 대응하는 핀 BI에 접속되어 있는 데 대하여, 후단의 칩 ic2의 신호선 TDI에 대응하는 패드 AI는, 와이어 WOI를 통해, 전단의 칩 ic1의 신호선 TDO에 대응하는 핀 BO에 접속되어 있다.
또한, 각 칩 ic의 통상의 코어 로직(1)을 위한 신호선 PADl, PAD2, PAD3; PAD4, PAD5, PAD6에 대응하는 패드 A1, A2, A3; A4, A5, A6는, 와이어 W1, W2, W3; W4, W5, W6을 각각 통해, 서로 병렬로, 개별적으로 제공된 핀 Bl, B2, B3; B4, B5, B6에 각각 접속되어 있다.
이에 따라, 칩사이를 직접접속할 수 없는 경우에도, 핀 BO를 통해 칩사이를 접속함으로써, 디바이스의 테스트명령/데이터출력핀 BO는 각 칩 ic1, ic2마다 개별적으로 필요하지만, 나머지의 테스트명령/데이터입력핀 BI 및 테스트에 사용하는 신호의 입력핀 BC, BM, BR을 필요최소한의 3(BR를 생략한 경우) 또는 4핀으로 하여, 적은 핀 수로 테스트를 행할 수 있어, 프린트기판(11)상에서의 테스트 패턴 길이를 짧게 할 수 있다. 또한, 한번에 테스트를 행할 수 있다.
도4는 상기 스택 디바이스(31)의 1 구조예를 도시한 단면도이다. 상기 스택 디바이스(31)는, 기판(32)의 표리 양면에, 각 칩 ic2, ic1이 각각 접합되고, 한쌍의 양측부에서 핀(33)이 각각 1열로 배열되어 형성되는 DIL(Dual In Line) 구조의 반도체장치이다. 따라서, 상기와 같이, 각각 기판(32)의 표리 각 면측으로 되는 칩 ic2, ic1사이를 와이어에 의해 접속할 수 없기 때문에, 상기와 같이 테스트명령/데이터출력핀 BO를 통해 접속된다. 각 칩 ic1, ic2는, 몰드 수지(24)에 의해 서로 일체로 기밀하게 밀봉되어 있다.
본 발명에 의한 다른 실시예에 대해, 도5, 도2 및 도6을 참조하여 설명하면 이하와 같다.
도5는 본 발명의 또 다른 실시예의 반도체장치인 스택 디바이스(41)의 전기회로도이다. 이 스택 디바이스(41)는 상술한 스택 디바이스(21,31)과 유사하여, 대응하는 부분에는 동일한 부호로 표시하고 그 설명을 생략한다. 이 스택디바이스(41)에 사용되는 칩 ic1a; ic2a; ic3a는, 상기 도6을 참조하여, 디바이스 본래의 기능을 실현하는 코어 로직(1) 외에, 상기 BSR(2) 및 TAP(6)을 각각 구비하는 점은 전술한 칩 ic1, ic2, ic3과 동일하나, 제2단째 이후의 칩 ic2a, ic3a에는 TAPC(7) 및 명령 레지스터(3), 바이패스 레지스터(4) 및 옵션 레지스터(5) 등이 제공되지 않고, 제1단째의 칩 ic1a에만 제공되고 있는 점이 다르다.
이 때문에, 칩 ic1a에는, 신호선 TDI, TDO의 중계신호선 TDIa, TDOa와, 상기 신호선 TCK, TMS, TRST에 대응하는 출력신호선 TAP0, TAP1, TAP2, TAP3, TAP4이 제공되고 있다. 또한, 칩 ic2a, ic3a에는, 상기 신호선 TDI, TDO와 함께, 상기 신호선 TAP0, TAP1, TAP2, TAP3, TAP4가 제공된다.
제1단째의 칩 icla에 있어서, 상기 신호선 TDI, TCK, TMS, TRST에 대응하는 패드 AI, AC, AM, AR은, 와이어 WI, WC, WM, WR를 통해, 서로 병렬로, 상기 스택 디바이스(41)의 대응하는 핀 BI, BC, BM, BR에 각각 접속된다. 또한, 상기 중계신호선 TDOa에 대응하는 패드 AOa는 와이어 WO를 통해 핀 BO에 접속된다.
한편, 신호선 TAP0, TAP1, TAP2, TAP3, TAP4에 대응하는 패드 C0, C1, C2, C3, C4는, 칩사이를 접속하는 와이어 W10, W11, W12, W13, W14를 통해 서로 병렬로, 칩 ic2a, ic3a의 대응하는 신호선 TAP0, TAP1, TAP2, TAP3, TAP4의 패드 C0, C1, C2, C3, C4에 각각 접속된다.
또한, 신호선 TDO에 대응하는 패드 AO는, 칩사이를 접속하는 와이어 WOI를 통해, 칩 ic2a의 신호선 TDI에 대응하는 패드 AI에 접속되고, 마찬가지로, 칩 ic2의 신호선 TDO에 대응하는 패드 AO는, 칩사이를 접속하는 와이어 WOI를 통해, 칩ic3a의 신호선 TDI에 대응하는 패드 AI에 접속된다. 또한, 칩 ic3a의 신호선 TDO에 대응하는 패드 AO는, 칩사이를 접속하는 와이어 WOI를 통해, 칩 ic1a의 신호선 TDIa에 대응하는 패드 AIa에 접속되어 있다. 이에 따라, 테스트명령/데이터출력 및 입력의 신호선 TDO, TDI가 루프형태로 접속된다.
각 칩 ic의 통상의 코어 로직(1)를 위한 신호선 PAD1, PAD2, PAD3; PAD4, PAD5, PAD6에 대응하는 패드 A1, A2, A3; A4, A5, A6는, 와이어 W1, W2, W3; W4, W5, W6을 각각 통해, 서로 병렬로, 개별적으로 제공된 핀 Bl, B2, B3; B4, B5, B6에 각각 접속되어 있다.
즉, 본 실시예의 반도체장치는, 서로 일체로 밀봉된 복수의 칩 ic과, 외부에서 공급되는 테스트신호를 수신하기 위한 테스트신호 입력단(핀 BI)과, 상기 복수의 칩 ic의 테스트결과를 외부로 출력하는 테스트결과 출력단(핀 BO)과, 외부에서 공급되는 테스트제어신호를 입력하는 제어신호 입력단(핀 BC, BM, BR)을 포함한다. 또한, 상기 복수의 칩 ic 중 1개의 칩 icla만, 상기 테스트신호 입력단(핀 BI), 상기 테스트결과 출력단(핀 BO) 및 상기 제어신호 입력단(핀 BC, BM, BR)에 각각 접속되어 있다. 또한, 상기 테스트신호는, 상기 1개의 칩 icla에 입력되고, 나머지의 칩을 통해 순차적으로 전송되어, 상기 1개의 칩 icla에 재차 입력되어, 테스트결과로서 외부로 출력된다. 한편, 상기 테스트제어신호는, 상기 1개의 칩 icla로부터 상기 나머지의 칩에 대하여 각각 개별적으로 공급된다.
이와 같이 구성된 스택 디바이스(41)는, 상기 도7에 도시한 호스트 컴퓨터(13)에 의해 칩 ic1a의 TAPC(7)를 통해 각 칩 ic의 TAP(6)를 제어함으로써,상기 스택 디바이스(41)내의 모든 칩 ic에 대하여 일제히 바운다리 스캔 테스트가 행하여진다.
이에 따라, 디바이스의 테스트명령/데이터입력핀 BI 및 출력핀 BO 및 테스트에 사용하는 신호의 입력핀 BC, BM, BR을 필요최소한의 4(BR를 생략한 경우) 또는 5핀으로 하여, 적은 핀 수로 테스트를 행할 수 있어, 프린트기판(11)상에서의 테스트 패턴 길이를 짧게 할 수 있다. 또한, 한번에 테스트를 행할 수 있다.
또한, 복수의 칩 ic에서 TAPC(7) 및 명령 레지스터(3), 바이패스 레지스터(4) 및 옵션 레지스터(5) 등을 공용하기 때문에, 칩 ic2a, ic3a의 게이트의 수를 억제하여 칩면적을 축소함과 동시에, 공수를 절감할 수 있다. 예컨대, TAPC 1개는, BSR의 거의 20∼30개분의 게이트수를 갖기 때문에, 상기 칩 ic2a, ic3a에서는, 그 BSR의 20∼30개분의 게이트수를 절감할 수 있다. 또한, 칩 ic2a, ic3a에서는, 코어 로직설계시에 바운다리 스캔 테스트를 위한 전용회로나 핀을 부가할 필요가 없게 되어, 설계 공수를 예컨대 10일 정도 단축할 수 있다.
이 스택 디바이스(41)는, 칩들간의 접속을 이용하기 때문에, 그 구조예는, 상기 스택 디바이스(21)와 같이, 상기 도2에 도시한다.
이상과 같이, 본 발명의 반도체장치는, 복수의 반도체 집적회로칩을 일체로 밀봉하여 이루어지는 반도체장치에 있어서, 각 칩에 있어서의 코어 로직의 각 입출력단에 각각 개재되는 테스트용 레지스터와, 각 칩에 탑재되어, 상기 칩을 테스트하기 위해 상기 각 테스트용 레지스터를 제어하는 제어회로 및 상기 제어회로에 접속되는 테스트명령/데이터의 입출력단 및 상기 테스트에 사용하는 신호의 입력단을 포함하고, 장치의 테스트명령/데이터입력단을 제1단째의 칩의 테스트명령/데이터 입력단에 접속함과 동시에, 전단측의 칩의 테스트명령/데이터출력단을 후단측의 칩의 테스트명령/데이터입력단에 종속접속하고, 최종단의 칩의 테스트명령/데이터 출력단을 상기 장치의 테스트명령/데이터출력단에 접속하여, 장치의 상기 테스트에 사용하는 신호의 입력단을 각 칩의 대응하는 신호의 입력단에 접속하는 구성도 좋다.
상기 구성에 의하면, 복수의 반도체 집적회로칩을 일체로 밀봉하여 이루어지는 반도체장치에 바운다리 스캔 테스트등의 테스트를 행함에 있어서, 각 칩에는, 바운다리 스캔 테스트대응칩에 있어서의 BSR 등의 테스트용 레지스터 및 TAPC 등의 제어회로를 탑재함과 동시에, TDI, TDO 등의 테스트명령/데이터입출력단 및 TCK, TMS, TRST 등의 테스트에 사용하는 신호의 입력단을 탑재한다.
한편, 장치의 테스트명령/데이터입력단을 제1단째의 칩의 테스트명령/데이터입력단에 접속하고, 또한 최종단의 칩의 테스트명령/데이터출력단을 상기 장치의 테스트명령/데이터출력단에 접속함과 동시에, 칩사이의 접속을 이용하여, 전단측의 칩의 테스트명령/데이터출력단을 후단측의 칩의 테스트명령/데이터입력단에 장치내에서 종속접속하고, 장치의 상기 테스트에 사용하는 신호의 입력단을 각 칩의 대응하는 신호의 입력단에 접속한다.
따라서, 장치의 테스트명령/데이터입력단 및 출력단 및 테스트에 사용하는 신호의 입력단을 필요최소한으로, 예컨대 상기 바운다리 스캔 테스트에 대응하는경우에는, 4 또는 5핀으로 하여, 적은 핀 수로 테스트를 행할 수 있어, 기판상에서의 테스트 패턴 길이를 짧게 할 수 있다. 또한, 한번에 테스트를 할 수 있다.
또한, 본 발명의 반도체장치는, 복수의 반도체 집적회로칩을 일체로 밀봉하여 이루어지는 반도체장치에 있어서, 각 칩에 있어서의 코어 로직의 각 입출력단에 각각 개재되는 테스트용 레지스터와, 각 칩에 탑재되어, 상기 칩을 테스트하기 위해 상기 각 테스트용 레지스터를 제어하는 제어회로 및 상기 제어회로에 접속되는 테스트명령/데이터의 입출력단 및 상기 제어회로에 접속되는 상기 테스트에 사용하는 신호의 입력단을 포함하고, 장치의 테스트명령/데이터입력단을 제1단째의 칩의 테스트명령/데이터입력단에 접속하고, 각 칩의 테스트명령/데이터출력단을 장치의 대응하는 각 출력단에 접속함과 동시에, 상기 출력단을 통해 후단측의 칩의 테스트명령/데이터입력단에 종속접속하고, 장치의 상기 테스트에 사용하는 신호의 입력단을 각 칩의 대응하는 신호의 입출력단에 접속하는 구성도 좋다.
상기 구성에 의하면, 복수의 반도체 집적회로칩을 일체로 밀봉하여 이루어지는 반도체장치에 바운다리 스캔 테스트등의 테스트를 행함에 있어서, 각 칩에는, 바운다리 스캔 테스트 대응칩에 있어서의 BSR 등의 테스트용 레지스터 및 TAPC 등의 제어회로를 탑재함과 동시에, TDI, TDO 등의 테스트명령/데이터입출력단 및 TCK, TMS, TRST 등의 테스트에 사용하는 신호의 입력단을 탑재한다.
한편, 장치의 테스트명령/데이터입력단을 제1단째의 칩의 테스트명령/데이터입력단에 접속하고, 또한 각 칩의 테스트명령/데이터출력단을 상기 장치의 테스트명령/데이터출력단에 각각 접속함과 동시에, 직접칩사이의 접속을 할 수 없기 때문에, 전단측의 칩의 테스트명령/데이터출력단을 상기 장치의 출력단을 통해 후단측의 칩의 테스트명령/데이터입력단에 종속접속하고, 장치의 상기 테스트에 사용하는 신호의 입력단을 각 칩의 대응하는 신호의 입력단에 접속한다.
따라서, 직접 칩들간의 접속을 행할 수 없는 경우에, 장치의 테스트명령/데이터출력단은 칩수분만큼 필요하게 되나, 장치의 테스트명령/데이터입력단 및 테스트에 사용하는 신호의 입력단을 필요최소한으로, 예컨대 상기 바운다리 스캔 테스트에 대응하는 경우에는, 3 또는 4핀으로 하여, 적은 핀 수로 테스트를 행할 수 있어, 기판상에서의 테스트 패턴 길이를 짧게 할 수 있다. 또한, 한번에 테스트를 행할 수 있다.
또한, 본 발명의 반도체장치는, 복수의 반도체 집적회로칩을 일체로 밀봉하여 이루어지는 반도체장치에 있어서, 각 칩에 있어서의 코어 로직의 각 입출력단에 각각 개재되는 테스트용 레지스터와, 제1단째의 칩에 탑재되어, 칩을 테스트하기 위해 상기 각 테스트용 레지스터를 제어하는 제어회로 및 상기 제어회로에 접속되는 테스트명령/데이터의 중계입출력단 및 상기 제어회로에서 출력되는 상기 테스트에 사용하는 신호의 출력단을 포함하고, 장치의 테스트명령/데이터입력단 및 출력단을 상기 제1단째의 칩의 테스트명령/데이터입력단 및 출력단에 각각 접속하여, 상기 제1단째의 칩의 상기 중계출력단을 다음단의 칩의 테스트명령/데이터입력단에 접속하고, 이후 전단측의 칩의 테스트명령/데이터출력단을 후단측의 칩의 테스트명령/데이터입력단에 종속접속하고, 최종단의 칩의 테스트명령/데이터출력단을 상기 제1단째의 칩의 중계입력단에 접속하여 루프를 형성함과 동시에, 상기 제1단째의칩의 상기 테스트에 사용하는 신호의 출력단을 나머지의 칩에 있어서의 상기 테스트에 사용하는 신호의 입력단에 접속하는 구성도 좋다.
상기 구성에 의하면, 복수의 반도체 집적회로칩을 일체로 밀봉하여 이루어지는 반도체장치에 바운다리 스캔 테스트등의 테스트를 행함에 있어서, 각 칩에는, 바운다리 스캔 테스트대응칩에 있어서의 BSR 등의 테스트용 레지스터를 탑재함과 동시에, TDI, TDO 등의 테스트명령/데이터입출력단 및 TCK, TMS, TRST 등의 테스트에 사용하는 신호의 입력단을 탑재한다.
한편, TAPC 등의 제어회로를 제1단째의 칩에만 탑재한다. 이에 따라, 상기 제1단째의 칩에는, 테스트명령/데이터의 중계 입출력단 및 상기 제어회로에서 출력되는 상기 테스트에 사용하는 신호의 출력단을 탑재하고, 상기 테스트에 사용하는 신호는, 칩사이의 접속을 이용하여, 상기 제1단째의 칩으로부터 나머지의 칩에 배분한다. 또한, 테스트명령/데이터에 대하여는, 칩사이의 접속을 이용하여, 제1단째의 칩의 중계출력단을 다음단의 칩의 테스트명령/데이터입력단에 접속하고, 이후 전단측의 칩의 테스트명령/데이터출력단을 후단측의 칩의 테스트명령/데이터입력단에 종속접속하고, 최종단의 칩의 테스트명령/데이터출력단을 상기 제1단째의 칩의 중계입력단에 접속하여 루프를 형성함으로써, 각 칩에 공급한다.
따라서, 장치의 테스트명령/데이터입력단과 출력단 및 테스트에 사용하는 신호의 입력단을 필요최소한으로, 예컨대 상기 바운다리 스캔 테스트에 대응하는 경우에는, 4 또는 5핀으로 하여, 적은 핀 수로 테스트를 행할 수 있어, 기판상에서의 테스트 패턴 길이를 짧게 할 수 있다. 또한, 한번에 테스트를 행할 수 있다. 또한,복수의 칩에 공용되는 제어회로는 제1단째의 칩에만 형성하면 되기 때문에, 나머지의 칩의 게이트수를 억제하여 칩면적을 축소함과 동시에, 공수를 절감할 수 있다.
발명의 상세한 설명에 있어서의 구체적인 실시예는 어디까지나 본 발명의 기술내용을 밝히는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허청구범위 내에서 여러가지로 변경하여 실시할 수 있다.

Claims (7)

  1. 기판 상에 적층되며 밀봉재에 의해 일체로 밀봉된 복수의 칩;
    외부로부터 테스트 신호를 입력하는 테스트신호 입력핀;
    상기 복수의 칩의 테스트결과를 외부로 출력하는 테스트결과 출력핀;
    외부로부터 테스트제어신호를 입력하는 제어신호 입력핀; 및
    상기 복수의 칩끼리 나란히 각 칩과 상기 테스트 신호 입력핀, 테스트 결과출력핀, 또는 제어신호입력핀을 접속하며 상기 밀봉재에 의해 복수의 칩과 함께 일체로 밀봉된 와이어를 포함하고,
    상기 테스트신호 입력핀으로부터 입력된 테스트 신호는 상기 복수의 칩을 상기 와이어를 매개로 순차 전송되는 한편,
    상기 제어신호 입력핀으로부터 입력된 테스트 제어신호는 상기 와이어를 매개로 상기 복수의 칩에 대하여 각각 개별적으로 공급되는 반도체장치.
  2. 제1항에 있어서, 상기 복수의 칩은 상기 테스트결과 출력핀을 매개로 서로 접속되어 있는 반도체장치.
  3. 기판 상에 적층되며 밀봉재에 의해 일체로 밀봉된 복수의 칩;
    외부로부터 테스트신호를 입력하는 테스트신호 입력핀;
    상기 복수의 칩의 테스트결과를 외부로 출력하는 테스트결과 출력핀; 및
    외부로부터 테스트제어신호를 입력하는 제어신호 입력핀을 포함하고,
    상기 복수의 칩끼리 나란히 각 칩과 상기 테스트신호 입력핀, 테스트결과 출력핀 또는 제어신호입력핀을 접속하며 상기 밀봉재에 의해 복수의 칩과 함께 일체로 밀봉된 와이어를 포함하고,
    상기 복수의 칩중 1개의 칩만이, 상기 테스트신호 입력핀, 상기 테스트신호 결과 출력핀 및 상기 제어신호 입력핀에 각각 상기 와이어를 매개로 접속되고,
    상기 테스트신호는, 상기 1개의 칩에 입력되어, 나머지의 칩을 상기 와이어를 매개로 순차적으로 전송되고, 상기 1개의 칩에 재차 입력되고 나서, 테스트결과로서 외부로 출력되는 한편,
    상기 테스트제어신호는, 상기 1개의 칩으로부터 상기 와이어를 매개로 상기 나머지 칩에 대하여 각각 개별적으로 공급되는 반도체장치.
  4. 제3항에 있어서, 상기 복수의 칩중 상기 1개의 칩만 상기 테스트신호의 입출력 인터페이스를 제어하기 위한 콘트롤러를 포함하는 반도체장치.
  5. 복수의 반도체 집적회로칩을 기판 상에 적층시키고 밀봉재에 의해 일체로 밀봉하여 이루어지는 반도체장치로서,
    상기 복수의 반도체집적회로칩의 각각은,
    코아 로직;
    상기 코어 로직의 각 입출력단에 각각 개재되는 테스트용 레지스터;
    상기 칩을 테스트하기 위해 상기 각 테스트용 레지스터를 제어하는 제어회로; 및
    상기 제어회로에 접속되는 테스트 명령/데이터의 입출력 패드 및 상기 테스트에 사용하는 제어신호의 입력 패드를 포함하고,
    상기 반도체장치는,
    상기 테스트 명령/데이터를 외부와 입출력하기 위한 테스트 명령/데이터 입출력핀;
    상기 테스트에 사용하는 제어신호를 외부로부터 입력하기 위한 제어신호 입력핀; 및
    상기 복수의 칩의 각 입출력 패드끼리 나란히 각 칩의 각 입출력 패드와 상기 테스트 명령·입출력핀 또는 제어신호 입력핀을 접속하며 상기 밀봉재에 의해 복수의 칩과 함께 일체로 밀봉된 와이어를 포함하고,
    상기 테스트 명령/데이터 입력핀을 상기 와이어를 매개로 제1단째의 칩의 테스트 명령/데이터 입력 패드에 접속함과 동시에, 전단측의 칩의 테스트 명령/데이터 출력 패드를 상기 와이어를 매개로 후단측의 칩의 테스트 명령/데이터 입력 패드에 종속접속하고, 최종단의 칩의 테스트 명령/데이터 출력 패드를 상기 와이어를 매개로 상기 테스트 명령/데이터 출력핀에 접속하며, 상기 제어신호 입력핀을 상기 와이어를 매개로 각 칩의 대응하는 제어신호의 입력 패드에 접속하는 반도체장치.
  6. 복수의 반도체 집적회로칩을 기판상에 적층시키고 밀봉재에 의해 일체로 밀봉하여 이루어지는 반도체장치로서,
    상기 복수의 반도체집적회로칩의 각각은,
    코아 로직;
    상기 코어 로직의 각 입출력단에 각각 개재되는 테스트용 레지스터;
    상기 칩을 테스트하기 위해 상기 각 테스트용 레지스터를 제어하는 제어회로; 및
    상기 제어회로에 접속되는 테스트 명령/데이터의 입출력 패드 및 상기 테스트에 사용하는 제어신호의 입력 패드를 포함하고,
    상기 반도체장치는,
    상기 테스트 명령/데이터를 외부와 입출력하기 위한 테스트 명령/데이터 입출력핀;
    상기 테스트에 사용하는 제어신호를 외부로부터 입력하기 위한 제어신호 입력핀; 및
    상기 복수의 칩의 각 입출력 패드와 상기 테스트 명령·입출력핀 또는 제어신호 입력핀을 접속하며 상기 밀봉재에 의해 복수의 칩과 함께 일체로 밀봉된 와이어를 포함하고,
    상기 테스트 명령/데이터 입력핀을 상기 와이어를 매개로 제1단째의 칩의 테스트 명령/데이터 입력 패드에 접속하고, 각 칩의 테스트 명령/데이터 출력 패드를 상기 와이어를 매개로 대응하는 각 테스트 명령/데이터 출력핀에 접속함과 동시에, 상기 출력핀 및 상기 와이어를 매개로 후단측의 칩의 테스트 명령/데이터 입력 패드에 종속접속하고, 상기 제어신호 입력핀을 상기 와이어를 매개로 각 칩의 대응하는 제어신호의 입력 패드에 접속하는 반도체장치.
  7. 복수의 반도체 집적회로칩을 기판 상에 적층시키고 밀봉재에 의해 일체로 밀봉하여 이루어지는 반도체장치로서,
    상기 복수의 반도체집적회로칩의 각각은,
    코아 로직;
    상기 코어 로직의 각 입출력단에 각각 개재되는 테스트용 레지스터;
    상기 칩을 테스트하기 위한 테스트 명령/데이터를 입출력하는 테스트 명령/데이터 입출력 패드 및 상기 테스트에 사용하는 제어신호의 입력패드를 포함하고,
    상기 복수의 칩중 제1단째의 칩만은,
    상기 각 테스트용 레지스터를 제어하는 제어회로;
    상기 제어회로에 접속되는 테스트 명령/데이터의 중계입출력 패드;
    상기 제어회로로부터 출력되는 상기 테스트에 사용하는 제어신호의 출력 패드를 더 포함하고,
    상기 반도체장치는,
    상기 테스트 명령/데이터를 외부와 입출력하기 위한 테스트 명령/데이터 입출력핀;
    상기 테스트에 사용하는 제어신호를 외부로부터 입력하기 위한 제어신호 입력핀; 및
    상기 복수의 칩의 각 입출력 패드끼리 나란히 각 칩의 각 입출력 패드와 상기 테스트 명령·입출력핀 또는 제어신호 입력핀을 접속하며 상기 밀봉재에 의해 복수의 칩과 함께 일체로 밀봉된 와이어를 포함하고,
    상기 테스트 명령/데이터 입력핀 및 출력핀을 상기 제1단째의 칩의 테스트 명령/데이터 입력 패드 및 출력 패드에 각각 상기 와이어를 매개로 접속하고, 상기 제1단째의 칩의 상기 중계출력패드를 상기 와이어를 매개로 다음단의 칩의 테스트 명령/데이터 입력 패드에 접속하고, 이후 전단측의 칩의 테스트 명령/데이터 출력 패드를 상기 와이어를 매개로 후단측의 칩의 테스트 명령/데이터 입력 패드에 종속접속하고, 최종단의 칩의 테스트 명령/데이터 출력 패드를 상기 와이어를 매개로 상기 제1단째의 칩의 중계입력패드에 접속하여 루프를 형성함과 동시에, 상기 제1단째의 칩의 상기 제어신호의 출력패드를 상기 와이어를 매개로 나머지의 칩에 있어서의 제어신호의 입력 패드에 접속하는 반도체장치.
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