JPH05217834A - マスク上のｌｓｉチップレイアウト方法 - Google Patents
マスク上のｌｓｉチップレイアウト方法Info
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- JPH05217834A JPH05217834A JP4016786A JP1678692A JPH05217834A JP H05217834 A JPH05217834 A JP H05217834A JP 4016786 A JP4016786 A JP 4016786A JP 1678692 A JP1678692 A JP 1678692A JP H05217834 A JPH05217834 A JP H05217834A
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70475—Stitching, i.e. connecting image fields to produce a device field, the field occupied by a device such as a memory chip, processor chip, CCD, flat panel display
-
- G—PHYSICS
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- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
- G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 フォトリソ工程時、イメージ露光、現像を行
った場合、ウェハ周辺部において、不完全チップができ
るため、パターンはがれ等により工程歩留まりの低下を
引き起こすのを防止すること。 【構成】 マスク上にＬＳＩ用窓開けパターンとは別に
ブランクパターンとして機能する窓開けパターンを配置
しておき、ウェハー周辺部での不完全チップのところに
ブランクパターンの窓開けパターンをも露光する。 【効果】 １．パターンプロファイルのくずれたレジス
トパターンを削除することができ、リフトオフなどの工
程不良をなくすことができ、工程歩留りを向上できる。 ２．ウェハ周辺部での不完全チップの影響により、複数
チップの乗っているマスクでは、不完全チップを乗せな
いために、同一ショット内の完全チップもウェハ上に乗
せることが困難であったのを、不完全チップのみを削除
することにより、完全チップの乗り数を増加できる。
った場合、ウェハ周辺部において、不完全チップができ
るため、パターンはがれ等により工程歩留まりの低下を
引き起こすのを防止すること。 【構成】 マスク上にＬＳＩ用窓開けパターンとは別に
ブランクパターンとして機能する窓開けパターンを配置
しておき、ウェハー周辺部での不完全チップのところに
ブランクパターンの窓開けパターンをも露光する。 【効果】 １．パターンプロファイルのくずれたレジス
トパターンを削除することができ、リフトオフなどの工
程不良をなくすことができ、工程歩留りを向上できる。 ２．ウェハ周辺部での不完全チップの影響により、複数
チップの乗っているマスクでは、不完全チップを乗せな
いために、同一ショット内の完全チップもウェハ上に乗
せることが困難であったのを、不完全チップのみを削除
することにより、完全チップの乗り数を増加できる。
Description
【０００１】
【産業上の利用分野】本発明はマスク上のＬＳＩチップ
レイアウト方法に関し、更に詳しくは、集積回路製造工
程におけるフォトリソグラフィ工程でのパターンプロフ
ァイルのくずれたレジストのマスクパターンを削除して
工程歩留りの向上できるマスク上のＬＳＩチップレイア
ウト方法に関するものである。
レイアウト方法に関し、更に詳しくは、集積回路製造工
程におけるフォトリソグラフィ工程でのパターンプロフ
ァイルのくずれたレジストのマスクパターンを削除して
工程歩留りの向上できるマスク上のＬＳＩチップレイア
ウト方法に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】集積回
路製造工程におけるフォトリソグラフィ時に、イメー
ジ，露光、現像を行った場合、ウェハー周辺部におい
て、不完全チップができるため、レジストのマスクパタ
ーン（以下単にレジストパターンという）のはがれやく
ずれ等により工程歩留まりの低下を引き起こす。実際、
図２３に示すように、チップＣで不完全なＬＳＩができ
てしまう。そのチップＣではウェハーエッジ部のレジス
ト除去と一致した部分で図１７に示すレジストパターン
くずれＫが発生する。
路製造工程におけるフォトリソグラフィ時に、イメー
ジ，露光、現像を行った場合、ウェハー周辺部におい
て、不完全チップができるため、レジストのマスクパタ
ーン（以下単にレジストパターンという）のはがれやく
ずれ等により工程歩留まりの低下を引き起こす。実際、
図２３に示すように、チップＣで不完全なＬＳＩができ
てしまう。そのチップＣではウェハーエッジ部のレジス
ト除去と一致した部分で図１７に示すレジストパターン
くずれＫが発生する。
【０００３】図２３において、Ａ，Ｂの各チップは完全
チップ４１，４２であるが、Ｃのチップ４０は不完全チ
ップである。図２４はＬＳＩパターン露光時に用いられ
るマスク５０を示す。図２４において、符号５１は、Ｌ
ＳＩ チップＡ，Ｂ，Ｃの窓５２を形成するＣｒ膜を示
す。ウェハー周辺部の領域のレジストパターンくずれの
メカニズムは以下のとおりである。ウェハー上に感光剤
であるレジスト１を塗布した（図２１参照）後、例え
ば、シンナーによるウェハー周辺部の領域にあるレジス
トを除去する、いわゆる、エッジリンスを行う（図２２
参照）。
チップ４１，４２であるが、Ｃのチップ４０は不完全チ
ップである。図２４はＬＳＩパターン露光時に用いられ
るマスク５０を示す。図２４において、符号５１は、Ｌ
ＳＩ チップＡ，Ｂ，Ｃの窓５２を形成するＣｒ膜を示
す。ウェハー周辺部の領域のレジストパターンくずれの
メカニズムは以下のとおりである。ウェハー上に感光剤
であるレジスト１を塗布した（図２１参照）後、例え
ば、シンナーによるウェハー周辺部の領域にあるレジス
トを除去する、いわゆる、エッジリンスを行う（図２２
参照）。
【０００４】この際、レジスト１の周辺部の領域Ｍは、
シンナーと感光剤が混ざり合っている。この領域Ｍは、
レジストの溶剤とエッジリンスのそれとからなる溶剤の
存在する割合が多く、領域Ｍの膜厚が、周辺部以外のレ
ジスト１のそれよりも薄く、しかもその膜厚にばらつき
がある。このような領域Ｍを周辺部にもつレジストにマ
スクパターンが転写されると、レジストパターンくずれ
が発生するおそれがある。
シンナーと感光剤が混ざり合っている。この領域Ｍは、
レジストの溶剤とエッジリンスのそれとからなる溶剤の
存在する割合が多く、領域Ｍの膜厚が、周辺部以外のレ
ジスト１のそれよりも薄く、しかもその膜厚にばらつき
がある。このような領域Ｍを周辺部にもつレジストにマ
スクパターンが転写されると、レジストパターンくずれ
が発生するおそれがある。
【０００５】そのようなレジストパターンを用いて下地
膜をパターン形成すると、リフトオフなどの工程不良が
起こり、結果的にダストが発生して歩留まりの低下が起
こる。すなわち、図１６に示すように、Ｓｉ基板上に、
例えばＳｉＯ2 膜１０、ＳｉＮ膜１１及びＳｉＯ2 膜１
２を順次積層して下地膜付けを行い、続いて、ＳｉＯ 2
膜１２上にレジストパターン１３を形成する（図１７参
照）。
膜をパターン形成すると、リフトオフなどの工程不良が
起こり、結果的にダストが発生して歩留まりの低下が起
こる。すなわち、図１６に示すように、Ｓｉ基板上に、
例えばＳｉＯ2 膜１０、ＳｉＮ膜１１及びＳｉＯ2 膜１
２を順次積層して下地膜付けを行い、続いて、ＳｉＯ 2
膜１２上にレジストパターン１３を形成する（図１７参
照）。
【０００６】続いて、ドライエッチングによりパターン
化された下地膜１４を形成する（図１８参照）。この
際、レジストパターンくずれにより所望の下地膜を形成
することができない。このことは、以下の工程に悪影響
を及ぼす。続いて、ＳｉＮ、ＳｉＯ2 の二重側壁を形成
するために、下地膜１４を含むＳｉ基板上の全面に薄い
ＳｉＮ膜、厚いＳｉＯ2 膜を順次積層してエッチバック
してもＳｉＮ膜１１さえ下地膜１４の側壁に残らずサイ
ドウォールを形成できない（図１９参照）。
化された下地膜１４を形成する（図１８参照）。この
際、レジストパターンくずれにより所望の下地膜を形成
することができない。このことは、以下の工程に悪影響
を及ぼす。続いて、ＳｉＮ、ＳｉＯ2 の二重側壁を形成
するために、下地膜１４を含むＳｉ基板上の全面に薄い
ＳｉＮ膜、厚いＳｉＯ2 膜を順次積層してエッチバック
してもＳｉＮ膜１１さえ下地膜１４の側壁に残らずサイ
ドウォールを形成できない（図１９参照）。
【０００７】続いて、ＳｉＯ2 からなるサイドウォール
を除去する際、オフセットＳｉＮ膜３５（図１１参照）
が形成されていないため、図２０に示すように、ＳｉＯ
2 膜１０，１２が除去される。そして、ＳｉＮ膜１１の
リフトオフによりダストが発生し、歩留まりの低下が起
こる。また、ウェハー周辺部での不完全チップの影響に
より複数チップの乗っているマスクでは、不完全チップ
を乗せないために、同一ショット内の完全チップもウェ
ハー上に乗せることができなくなる。このようにパター
ンくずれＫを起こす符号４０で示すチップＣを削除する
ために（図２３参照）同じショット内の符号４１、４２
で示す完全チップＡ，Ｂをも削除する必要があり（図１
５参照）、ＬＳＩの乗り数が減っていた。
を除去する際、オフセットＳｉＮ膜３５（図１１参照）
が形成されていないため、図２０に示すように、ＳｉＯ
2 膜１０，１２が除去される。そして、ＳｉＮ膜１１の
リフトオフによりダストが発生し、歩留まりの低下が起
こる。また、ウェハー周辺部での不完全チップの影響に
より複数チップの乗っているマスクでは、不完全チップ
を乗せないために、同一ショット内の完全チップもウェ
ハー上に乗せることができなくなる。このようにパター
ンくずれＫを起こす符号４０で示すチップＣを削除する
ために（図２３参照）同じショット内の符号４１、４２
で示す完全チップＡ，Ｂをも削除する必要があり（図１
５参照）、ＬＳＩの乗り数が減っていた。
【０００８】
【課題を解決するための手段及び作用】この発明は、Ｌ
ＳＩ用窓開けパターンで構成されるＬＳＩレチクルの中
にブランクパターンとして機能する窓開けパターンに窓
を有するレチクルマスクの、ＬＳＩパターンのみを、ま
ず露光し、続いて、そのレチクルマスクを、ＬＳＩパタ
ーン露光領域のうちの不完全チップパターン露光領域上
にブランクパターンの上記窓開けパターンを重ねて配置
して、そのブランクパターンの窓開けパターンを露光す
ることからなるマスク上のＬＳＩチップレイアウト方法
である。
ＳＩ用窓開けパターンで構成されるＬＳＩレチクルの中
にブランクパターンとして機能する窓開けパターンに窓
を有するレチクルマスクの、ＬＳＩパターンのみを、ま
ず露光し、続いて、そのレチクルマスクを、ＬＳＩパタ
ーン露光領域のうちの不完全チップパターン露光領域上
にブランクパターンの上記窓開けパターンを重ねて配置
して、そのブランクパターンの窓開けパターンを露光す
ることからなるマスク上のＬＳＩチップレイアウト方法
である。
【０００９】すなわち、この発明は、マスク上にＬＳＩ
用窓開けパターンとは別にブランクパターンとして機能
する窓開けパターンを配置しておき、ウェハー周辺部で
の不完全チップのところにブランクパターンの窓開けパ
ターンをも露光したものである。そのため、この発明で
は、図１にレイアウトされているように、ＬＳＩ用窓開
けパターン（窓）３で構成されるＬＳＩレチクルＲの中
に、ブランクパターン（ダミーパターン）４として機能
する窓開けパターンに窓５を有するレチクルマスク（以
下マスクという）１を用いることによって、（１）パタ
ーンプロファイルのくずれた部分を削除することによ
り、最終的にダストの発生源をなくしたり、（２）不完
全チップを完全に取り除くことにより、不完全チップの
影響で削除していた、完全チップをウェハー上に置くこ
とができてＬＳＩの乗り数を向上することができる。
用窓開けパターンとは別にブランクパターンとして機能
する窓開けパターンを配置しておき、ウェハー周辺部で
の不完全チップのところにブランクパターンの窓開けパ
ターンをも露光したものである。そのため、この発明で
は、図１にレイアウトされているように、ＬＳＩ用窓開
けパターン（窓）３で構成されるＬＳＩレチクルＲの中
に、ブランクパターン（ダミーパターン）４として機能
する窓開けパターンに窓５を有するレチクルマスク（以
下マスクという）１を用いることによって、（１）パタ
ーンプロファイルのくずれた部分を削除することによ
り、最終的にダストの発生源をなくしたり、（２）不完
全チップを完全に取り除くことにより、不完全チップの
影響で削除していた、完全チップをウェハー上に置くこ
とができてＬＳＩの乗り数を向上することができる。
【００１０】すなわち、図１はこの発明のマスクのレイ
アウトを示し、図１において、Ｉ−Ｉ線の矢印方向に見
たものが図２に示してあり、図１のII−II線の矢印方向
に見たものが図３に示している。図１，図２，図３にお
いて、マスク１は、ガラス基板２上に例えば、ＬＳＩチ
ップＡのパターン（図示せず）を有する窓３とダミーパ
ターン（Ｄ）４の窓５を形成するＣｒ膜５ａを有してな
る。
アウトを示し、図１において、Ｉ−Ｉ線の矢印方向に見
たものが図２に示してあり、図１のII−II線の矢印方向
に見たものが図３に示している。図１，図２，図３にお
いて、マスク１は、ガラス基板２上に例えば、ＬＳＩチ
ップＡのパターン（図示せず）を有する窓３とダミーパ
ターン（Ｄ）４の窓５を形成するＣｒ膜５ａを有してな
る。
【００１１】そして、（ａ）不完全チップＣのパターン
プロファイルの悪い部分のみを削除するためには、図１
４に示すように、悪い部分にダミーパターン４をセット
して悪い部分を露光することで成就できる。また、
（ｂ）不完全チップＣを削除するためには、図１３に示
すように、不完全チップＣ全体にダミーパターン４をセ
ットして不完全チップＣ全体を露光することで成就でき
る。
プロファイルの悪い部分のみを削除するためには、図１
４に示すように、悪い部分にダミーパターン４をセット
して悪い部分を露光することで成就できる。また、
（ｂ）不完全チップＣを削除するためには、図１３に示
すように、不完全チップＣ全体にダミーパターン４をセ
ットして不完全チップＣ全体を露光することで成就でき
る。
【００１２】このように、イメージ露光時にマスク１の
ダミーパターン４の窓５をパターンくずれの発生する部
分に露光する。これは、縮小投影露光機でプログラムす
ることが望ましい。例えば、（ｉ）図４に示すようにＬ
ＳＩ チップＡ，Ｂ，Ｃのパターン６を露光するには、
露光機のシャッター（図４で斜線で示す）７でダミーパ
ターン４を遮光しておき、シャッター７の窓８を介して
パターン６のみに光を通すと、ウェハー９上に数１０シ
ョットのＬＳＩパターン６ａを形成できる（図５参
照）。
ダミーパターン４の窓５をパターンくずれの発生する部
分に露光する。これは、縮小投影露光機でプログラムす
ることが望ましい。例えば、（ｉ）図４に示すようにＬ
ＳＩ チップＡ，Ｂ，Ｃのパターン６を露光するには、
露光機のシャッター（図４で斜線で示す）７でダミーパ
ターン４を遮光しておき、シャッター７の窓８を介して
パターン６のみに光を通すと、ウェハー９上に数１０シ
ョットのＬＳＩパターン６ａを形成できる（図５参
照）。
【００１３】また、（ii）図６に示すようにダミーパタ
ーン４を露光するには、シャッター７でＬＳＩ チップ
Ａ，Ｂ，Ｃのパターン６を遮光しておき、シャッター７
の窓８を介してダミーパターン４のみに光を通すと、ウ
ェハー９上の不完全チップＣのパターンの上にダミーパ
ターン４を数回露光すればレジストがアルカリ可溶とな
る（図７参照）。
ーン４を露光するには、シャッター７でＬＳＩ チップ
Ａ，Ｂ，Ｃのパターン６を遮光しておき、シャッター７
の窓８を介してダミーパターン４のみに光を通すと、ウ
ェハー９上の不完全チップＣのパターンの上にダミーパ
ターン４を数回露光すればレジストがアルカリ可溶とな
る（図７参照）。
【００１４】
【実施例】以下所望の下地膜を形成する工程について図
８〜図１２を用いて説明する。図８に示すように、Ｓｉ
基板上に、例えばＳｉＯ2 膜１０、ＳｉＮ膜１１及びＳ
ｉＯ2 膜１２を順次積層して下地膜付けを行い、続い
て、イメージ，パターン削除の露光、現像を行ってＳｉ
Ｏ2 膜１２上にレジストパターン３３を形成する（図９
参照）。
８〜図１２を用いて説明する。図８に示すように、Ｓｉ
基板上に、例えばＳｉＯ2 膜１０、ＳｉＮ膜１１及びＳ
ｉＯ2 膜１２を順次積層して下地膜付けを行い、続い
て、イメージ，パターン削除の露光、現像を行ってＳｉ
Ｏ2 膜１２上にレジストパターン３３を形成する（図９
参照）。
【００１５】続いて、ドライエッチングによりパターン
化された下地膜３４を形成する（図１０参照）。この
際、下地膜３４は従来のようにレジストパターンくずれ
により形成されるものではないことから、以下の工程に
悪影響を及ぼすことはない。続いて、ＳｉＮ、ＳｉＯ2
を膜付けして二重側壁を形成するために、下地膜３４を
含むＳｉ基板上の全面に薄いＳｉＮ膜、厚いＳｉＯ2 膜
を順次積層し、エッチバックをおこなう。ＳｉＮ膜３５
とＳｉＯ2 膜３６からなるサイドウォールを形成する
（図１１参照）。
化された下地膜３４を形成する（図１０参照）。この
際、下地膜３４は従来のようにレジストパターンくずれ
により形成されるものではないことから、以下の工程に
悪影響を及ぼすことはない。続いて、ＳｉＮ、ＳｉＯ2
を膜付けして二重側壁を形成するために、下地膜３４を
含むＳｉ基板上の全面に薄いＳｉＮ膜、厚いＳｉＯ2 膜
を順次積層し、エッチバックをおこなう。ＳｉＮ膜３５
とＳｉＯ2 膜３６からなるサイドウォールを形成する
（図１１参照）。
【００１６】続いて、酸化膜であるＳｉＯ2 膜１２，３
６を除去する（図１２参照）。このように本実施例で
は、マスク上にＬＳＩ用窓開けパターンとは別にダミー
パターンとして機能する窓開けパターンを配置してお
き、ウェハー周辺部での不完全チップのところにダミー
パターンの窓開けパターンをも露光するようにしたの
で、工程歩留まりの向上及びチップ乗り数の向上を図る
ことができる。
６を除去する（図１２参照）。このように本実施例で
は、マスク上にＬＳＩ用窓開けパターンとは別にダミー
パターンとして機能する窓開けパターンを配置してお
き、ウェハー周辺部での不完全チップのところにダミー
パターンの窓開けパターンをも露光するようにしたの
で、工程歩留まりの向上及びチップ乗り数の向上を図る
ことができる。
【００１７】
【発明の効果】以上のようにこの発明によれば、マスク
上にＬＳＩ用窓開けパターンとは別にブランクパターン
として機能する窓開けパターンを配置しておき、ウェハ
ー周辺部での不完全チップのところにブランクパターン
の窓開けパターンをも露光するようにしたので、 １．パターンプロファイルのくずれたレジストパターン
を削除することができ、リフトオフなどの工程不良をな
くすことができ、工程歩留りを向上できる。
上にＬＳＩ用窓開けパターンとは別にブランクパターン
として機能する窓開けパターンを配置しておき、ウェハ
ー周辺部での不完全チップのところにブランクパターン
の窓開けパターンをも露光するようにしたので、 １．パターンプロファイルのくずれたレジストパターン
を削除することができ、リフトオフなどの工程不良をな
くすことができ、工程歩留りを向上できる。
【００１８】２．ウェハ周辺部での不完全チップの影響
により、複数チップの乗っているマスクでは、不完全チ
ップを乗せないために、同一ショット内の完全チップも
ウェハ上に乗せることが困難であったのを、不完全チッ
プのみを削除することにより、完全チップの乗り数を増
加できる。
により、複数チップの乗っているマスクでは、不完全チ
ップを乗せないために、同一ショット内の完全チップも
ウェハ上に乗せることが困難であったのを、不完全チッ
プのみを削除することにより、完全チップの乗り数を増
加できる。
【図１】この発明の一実施例で用いるマスクの構成説明
図である。
図である。
【図２】図１のＩ−Ｉ線の矢印の方向に見た構成説明図
である。
である。
【図３】図１のII−II線の矢印の方向に見た構成説明図
である。
である。
【図４】上記実施例におけるＬＳＩパターン露光を示す
構成説明図である。
構成説明図である。
【図５】上記実施例におけるＬＳＩパターン露光により
形成されるＬＳＩパターンを示す構成説明図である。
形成されるＬＳＩパターンを示す構成説明図である。
【図６】上記実施例におけるダミーパターン露光を示す
構成説明図である。
構成説明図である。
【図７】不完全チップ上にダミーパターンを数回露光し
た状態を示す構成説明図である。
た状態を示す構成説明図である。
【図８】上記実施例を用いて所望の下地膜を形成する工
程の第１ステップを示す構成説明図である。
程の第１ステップを示す構成説明図である。
【図９】上記実施例を用いて所望の下地膜を形成する工
程の第２ステップを示す構成説明図である。
程の第２ステップを示す構成説明図である。
【図１０】上記実施例を用いて所望の下地膜を形成する
工程の第３ステップを示す構成説明図である。
工程の第３ステップを示す構成説明図である。
【図１１】上記実施例を用いて所望の下地膜を形成する
工程の第４ステップを示す構成説明図である。
工程の第４ステップを示す構成説明図である。
【図１２】上記実施例を用いて所望の下地膜を形成する
工程の第４ステップを示す構成説明図である。
工程の第４ステップを示す構成説明図である。
【図１３】不完全チップ上にダミーパターンを露光する
上記実施例の一つ目の変形例を示す構成説明図である。
上記実施例の一つ目の変形例を示す構成説明図である。
【図１４】不完全チップ上にダミーパターンを露光する
上記実施例の二つ目の変形例を示す構成説明図である。
上記実施例の二つ目の変形例を示す構成説明図である。
【図１５】従来技術の欠点の一つを示す構成説明図であ
る。
る。
【図１６】従来技術を用いて下地膜を形成する工程の第
１ステップを示す構成説明図である。
１ステップを示す構成説明図である。
【図１７】従来技術を用いて下地膜を形成する工程の第
２ステップを示す構成説明図である。
２ステップを示す構成説明図である。
【図１８】従来技術を用いて下地膜を形成する工程の第
３ステップを示す構成説明図である。
３ステップを示す構成説明図である。
【図１９】従来技術を用いて下地膜を形成する工程の第
４ステップを示す構成説明図である。
４ステップを示す構成説明図である。
【図２０】従来技術を用いて下地膜を形成する工程の第
５ステップを示す構成説明図である。
５ステップを示す構成説明図である。
【図２１】ウェハー上に感光剤であるレジストを塗布し
た状態を示す構成説明図である。
た状態を示す構成説明図である。
【図２２】エッジリンスを行う状態を示す構成説明図で
ある。
ある。
【図２３】従来技術の欠点の一つを示す構成説明図であ
る。
る。
【図２４】従来技術で用いたマスクを示す構成説明図で
ある。
ある。
１ レチクルマスク ３ ＬＳＩ用窓開けパターン ４ ダミーパターン（ブランクパターン） ５ ブランクパターンの窓 Ｒ ＬＳＩレチクル
Claims (1)
- 【請求項１】 ＬＳＩ用窓開けパターンで構成されるＬ
ＳＩレチクルの中にブランクパターンとして機能する窓
開けパターンに窓を有するレチクルマスクの、ＬＳＩパ
ターンのみを、まず露光し、続いて、そのレチクルマス
クを、ＬＳＩパターン露光領域のうちの不完全チップパ
ターン露光領域上にブランクパターンの上記窓開けパタ
ーンを重ねて配置して、そのブランクパターンの窓開け
パターンを露光することからなるマスク上のＬＳＩチッ
プレイアウト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016786A JPH05217834A (ja) | 1992-01-31 | 1992-01-31 | マスク上のｌｓｉチップレイアウト方法 |
| US08/009,070 US5362583A (en) | 1992-01-31 | 1993-01-26 | Reticle mask exposure method comprising blank to remove incomplete circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016786A JPH05217834A (ja) | 1992-01-31 | 1992-01-31 | マスク上のｌｓｉチップレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05217834A true JPH05217834A (ja) | 1993-08-27 |
Family
ID=11925867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4016786A Pending JPH05217834A (ja) | 1992-01-31 | 1992-01-31 | マスク上のｌｓｉチップレイアウト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5362583A (ja) |
| JP (1) | JPH05217834A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10214810A (ja) * | 1996-12-23 | 1998-08-11 | Lsi Logic Corp | エッジ・ダイ上の一様性及び平坦性を改善しウエハのｃｍｐに起因するタングステン・ストリンガを除去する新規な方法 |
| JP2011086771A (ja) * | 2009-10-15 | 2011-04-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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| KR100530499B1 (ko) * | 2003-12-26 | 2005-11-22 | 삼성전자주식회사 | 노광 방법 및 이를 수행하기 위한 레티클, 레티클어셈블리 및노광 장치 |
| US10776277B2 (en) | 2017-10-31 | 2020-09-15 | Sandisk Technologies Llc | Partial memory die with inter-plane re-mapping |
| US10290354B1 (en) | 2017-10-31 | 2019-05-14 | Sandisk Technologies Llc | Partial memory die |
Family Cites Families (2)
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|---|---|---|---|---|
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| JPS6438747A (en) * | 1987-08-04 | 1989-02-09 | Sanyo Electric Co | Production of photomask |
-
1992
- 1992-01-31 JP JP4016786A patent/JPH05217834A/ja active Pending
-
1993
- 1993-01-26 US US08/009,070 patent/US5362583A/en not_active Expired - Lifetime
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| JP4620189B2 (ja) * | 1996-12-23 | 2011-01-26 | エルエスアイ コーポレーション | エッジ・ダイ上の一様性及び平坦性を改善しウエハのｃｍｐに起因するタングステン・ストリンガを除去する新規な方法 |
| JP2011086771A (ja) * | 2009-10-15 | 2011-04-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US8618604B2 (en) | 2009-10-15 | 2013-12-31 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5362583A (en) | 1994-11-08 |
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