JPH1055059A

JPH1055059A - フォトマスクの製造方法および半導体集積回路装置の製造方法

Info

Publication number: JPH1055059A
Application number: JP21071396A
Authority: JP
Inventors: Seiichiro Shirai; 精一郎白井; Yasunori Yamaguchi; 泰紀山口; Toshihiko Onozuka; 利彦小野塚; Shoji Hotta; 尚二堀田; Keiko Nomura; 恵子野村; Masayuki Morita; 正行森田
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1996-08-09
Filing date: 1996-08-09
Publication date: 1998-02-24

Abstract

(57)【要約】【課題】半導体集積回路パターンの寸法精度を向上す
ることのできる技術を提供する。【解決手段】フォトマスクを修正する際に、第１のパ
ターン層のマスクパターンを構成する各々のパターンに
対して、基準となる第２のパターン層のマスクパターン
を構成するパターンからの距離を求め、得られた距離を
基に設けられる基準に従って第１のパターン層のマスク
パターンを構成する各々のパターンの設計データを分類
した後、分類したパターンごとに設計データの補正を行
い、次いで、補正された設計データを合成して、フォト
マスクの第１のパターン層のマスクパターンの設計デー
タを作成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、露光技術に関し、
特に、半導体集積回路装置の一工程である露光工程にお
いて用いるフォトマスクの製造技術およびそれを用いた
半導体集積回路パターンの転写技術に適用して有効な技
術に関するものである。

【０００２】

【従来の技術】露光工程において使用するフォトマスク
のマスクパターンは、図１１に示すように、システム設
計（工程１００）、論理設計（工程１０１）、回路設計
（工程１０２）、そして設計の最終工程であるレイアウ
ト設計（工程１０３）を経て作成される。

【０００３】レイアウト設計におけるマスクパターン図
は多角形や長方形の集合として表現され、各図形の対置
と層はパターンデータ作成装置上にマスクパターンの設
計データとして管理される。ここで、「層」とは露光工
程ごとに必要な各々のフォトマスクに属する図形のこと
である。

【０００４】レイアウト設計においてマスクパターンの
作成および検証が終了した後、上記マスクパターンの設
計データをもとにレチクルが作成される。

【０００５】まず、マスクパターンの設計データが計算
機によって電子線描画装置の描画用データに変換される
（工程１０４）。次に、マスク基板上にクロム（Ｃｒ）
等からなる金属遮光膜を堆積した後、続いて、その金属
遮光膜の表面上に感電子レジスト膜を塗布し、次いで、
電子線描画装置によって感電子レジスト膜にマスクパタ
ーンを描画する（工程１０５）。次いで、現像処理、金
属遮光膜のエッチング、感電子レジスト膜の除去を順次
行うことによって、レチクルが作成される（工程１０
６）。

【０００６】なお、レチクルとはガラス基板上に設計寸
法の１〜１０倍（通常５倍）のマスクパターンが１ない
し数チップ配置、形成してあり、半導体ウエハを逐次移
動しながら露光するステップアンドリピート方式の縮小
投影露光装置に用いるフォトマスクである。

【０００７】次に、上記レチクルおよび半導体ウエハを
縮小投影露光装置にセットし、両者の正確な位置合わせ
を行った後、紫外線を一定時間照射することによって半
導体ウエハの表面上に塗布されたレジスト膜にマスクパ
ターンを焼き付け（工程１０７）、次いで、現像処理を
行うことによってレジスト膜のパターン（レジストマス
ク）が半導体ウエハ上に形成される（工程１０８）。

【０００８】次に、レジストマスクの外観検査および寸
法測定を行う（工程１０９）。ここで、外観不良を呈し
た半導体ウエハおよび寸法規格を満足しない半導体ウエ
ハは除外され、これらの原因の究明および対策がなされ
る。

【０００９】この後、レジストマスクを用いた下地加工
膜のエッチングおよびレジスト膜の除去を順次行うこと
によって、半導体ウエハ上に下地加工膜のパターンが形
成される。

【００１０】なお、フォトマスクの製造方法およびその
製造技術に関しては、例えば、昭和６０年６月２０日、
日経マグロウヒル社発行、徳山巍、「ＭＯＳＬＳＩ製造
技術」Ｐ１４５に記載されている。

【００１１】

【発明が解決しようとする課題】本発明者は、前記半導
体集積回路パターンの形成方法において、以下の問題点
があることを見い出した。

【００１２】図１２に、一例としてＭＩＳＦＥＴ（Meta
l Insulator Semiconductor FieldEffect Transistor)
を構成するゲート電極層のマスクパターンおよび半導体
基板と配線とを接続するために層間絶縁膜に設けられる
コンタクトホール層のマスクパターンのレイアウトを示
す。

【００１３】図１２に示すように、ゲート電極ＦＧ₁〜
ＦＧ₃はＬ₁とＬ₂の異なる間隔（Ｌ₂＞Ｌ₁)で配置さ
れており、ゲート電極ＦＧ₁とゲート電極ＦＧ₂との間
にコンタクトホールＣＮ₁〜ＣＮ₆、ゲート電極ＦＧ₂
とゲート電極ＦＧ₃との間にコンタクトホールＣＮ₇〜
ＣＮ₁₂が配置されている。なお、コンタクトホールＣＮ
₁〜ＣＮ₁₂は全て同じ寸法を有する。

【００１４】図１３は、図１２に示したゲート電極層の
マスクパターンが描画されたレチクルおよびコンタクト
ホール層のマスクパターンが描画されたレチクルを用い
て形成される半導体基板の断面図であり、図１２のＡ−
Ａ’方向の断面図を示す。

【００１５】半導体基板３２上に形成されたゲート電極
３２ａ〜３２ｃの上方には、配線と半導体素子とを絶縁
するための層間絶縁膜３３が設けられており、層間絶縁
膜３３の表面上にはポジ型レジスト膜からなるレジスト
マスク３４ａ〜３４ｃが形成されている。このレジスト
マスク３４ａ〜３４ｃには、前記図１２に示したコンタ
クトホールＣＮ₁〜ＣＮ₁₂を層間絶縁膜３３に形成する
ための開孔パターン３５ａ，３５ｂが形成されている。

【００１６】ところが、上記層間絶縁膜３３の膜厚は、
ゲート電極３２ａ〜３２ｃの配置間隔に依存し、狭いＬ
₁間隔で配置されたゲート電極ＦＧ₁とゲート電極ＦＧ
₂の間では層間絶縁膜３３は厚く、広いＬ₂間隔で配置
されたゲート電極ＦＧ₂とゲート電極ＦＧ₃の間では層
間絶縁膜３３は薄くなる。このため、層間絶縁膜３３の
表面上に塗布されたレジスト膜は、ゲート電極ＦＧ₁と
ゲート電極ＦＧ₂間の層間絶縁膜３３が厚いところで薄
く、ゲート電極ＦＧ₂とゲート電極ＦＧ₃間の層間絶縁
膜３３が薄いところで厚い。

【００１７】従って、図１３に示すように、レジスト膜
が厚い領域の開孔パターン３５ｂ（コンタクトホールＣ
Ｎ₉,ＣＮ₁₀）のパターン寸法（Ｓ₂)は、レジスト膜が薄
い領域の開孔パターン３５ａ（コンタクトホールＣＮ₁
〜ＣＮ₆)のパターン寸法（Ｓ₁)よりも小さくなってしま
い、レチクル上で同じパターン寸法を有するコンタクト
ホールを半導体基板３２上のレジスト膜に転写しても、
レジストマスク３４ａ〜３４ｃの開孔パターン３５ａ，
３５ｂのパターン寸法にバラツキが生じてしまう。

【００１８】このレジストマスクのパターン寸法のバラ
ツキを抑えるためには、設計データを電子線描画装置の
描画用データへ変換する工程へ戻り、コンタクトホール
層のマスクパターンの描画用データを修正した後、再
び、図１１に示した半導体集積回路パターンの作成フロ
ーに従って、修正された描画用データによってレチクル
を作成し、このレチクルを用いて半導体ウエハ上にレジ
ストマスクを作成しなくてはならない。

【００１９】しかしながら、従来のマスクパターンの描
画用データでは、コンタクトホールＣＮ₁〜ＣＮ₁₂は一
つのデータ群として処理されるため、特定のコンタクト
ホールのみの描画用データを修正することができない。
このため、コンタクトホールＣＮ₁〜ＣＮ₁₂を全て大き
くするあるいは小さくする修正方法がとられており、各
々のコンタクトホールに最適なパターン寸法を描画用デ
ータとすることができない。

【００２０】従って、上記方法によって修正された描画
用データから作成されるレチクルを用いて、半導体ウエ
ハ上にレジストマスクを形成しても、開孔パターンのパ
ターン寸法の制御性は悪く、所望する開孔パターンのパ
ターン寸法は得られない。

【００２１】なお、レイアウト設計に戻り、特定のコン
タクトホールのレイアウトを設計し直すことも可能であ
るが、レイアウトの設計に多大の時間を要してしまう。

【００２２】本発明の目的は、半導体集積回路パターン
の寸法精度を向上することのできる技術を提供すること
にある。

【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、（１）本発明のフォトマスクの製造方法は、フォトマス
クの第１のパターン層のマスクパターンを補正する際
に、前記第１のパターン層のマスクパターンの設計デー
タを抽出する工程と、第２のパターン層のマスクパター
ンの設計データを抽出する工程と、前記第１のパターン
層のマスクパターンを構成する各々のパターンに対し
て、前記第２のパターン層のマスクパターンを構成する
パターンからの距離をそれぞれの前記設計データから求
める工程と、前記距離を基に設けられる基準に従って、
前記第１のパターン層のマスクパターンを構成する各々
の前記パターンを分類し、分類された前記パターンごと
に前記設計データの補正を行う工程と、前記第１のパタ
ーン層のマスクパターンを構成する各々の前記パターン
の補正された設計データを合成する工程とを有し、補正
された第１のパターン層のマスクパターンの設計データ
に基づいて描画用データを作成する工程と、前記描画用
データに基づいてマスク基板上に遮光パターンを形成す
る工程とを有している。

【００２５】（２）また、本発明の半導体集積回路装置
の製造方法は、フォトマスクの第１のパターン層のマス
クパターンを補正する際に、前記第１のパターン層のマ
スクパターンの設計データを抽出する工程と、第２のパ
ターン層のマスクパターンの設計データを抽出する工程
と、前記第１のパターン層のマスクパターンを構成する
各々のパターンに対して、前記第２のパターン層のマス
クパターンを構成するパターンからの距離をそれぞれの
前記設計データから求める工程と、前記距離を基に設け
られる基準に従って、前記第１のパターン層のマスクパ
ターンを構成する各々の前記パターンを分類し、分類さ
れた前記パターンごとに前記設計データの補正を行う工
程と、前記第１のパターン層のマスクパターンを構成す
る各々の前記パターンの補正された設計データを合成す
る工程とを有し、補正された第１のパターン層のマスク
パターンの設計データに基づいて描画用データを作成す
る工程と、前記描画用データに基づいてマスク基板上に
遮光パターンを形成する工程と、前記遮光パターンを有
するフォトマスクを用いて、半導体ウエハの表面上のレ
ジスト膜に対して前記補正された第１のパターン層のマ
スクパターンを転写する工程とを有している。

【００２６】上記した手段によれば、フォトマスクの第
１のパターン層のマスクパターンを構成する各々のパタ
ーンに対して、第２のパターン層のマスクパターンが描
画されたフォトマスクを用いて半導体ウエハ上に形成さ
れる下地加工膜の段差の影響を考慮した補正が行えるの
で、半導体ウエハの表面上に塗布されたレジスト膜に、
第１のパターン層のマスクパターンが描画されたフォト
マスクを用いて形成される各々のパターンの寸法を最適
化することができる。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２８】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。

【００２９】本発明の一実施の形態であるフォトマスク
の修正技術、ならびにこのフォトマスクを用いた露光技
術を図１〜図１０を用いて説明する。

【００３０】まず、フォトマスクのマスクパターンの補
正方法について説明する。図１は、本実施の形態のフォ
トマスクのマスクパターンの補正に用いるパターンデー
タ補正装置を示す。なお、このパターンデータ補正装置
は、レイアウト設計において設計データを作成する際に
使用するパターンデータ作成装置と同一のものであって
もよい。

【００３１】パターンデータ補正装置１は、ワークステ
ーションシステム２と大形計算機システム３とを有して
おり、ワークステーションシステム２と大形計算機シス
テム３とは、データ伝送用のケーブル４を通じて電気的
に接続されている。

【００３２】ワークステーションシステム２は、入力装
置２ａと、ワークステーション本体２ｂと、ディスプレ
イ２ｃと、ワークステーション用の外部記憶装置２ｄと
を有している。

【００３３】入力装置２ａは、例えばキーボードやマウ
ス等、ワークステーション本体２ｂに対して所定の情報
を入力するための装置である。ワークステーション本体
２ｂは、入力装置２ａから入力された情報に基づいて、
マスクパターンの補正に関する所定の情報処理を行う装
置である。ディスプレイ２ｃは、補正中のマスクパター
ンおよびマスクパターンの設計データを表示するための
出力装置である。

【００３４】大形計算機システム３は、大形計算機本体
３ａと大形計算機用の外部記憶装置３ｂとを有してお
り、外部記憶装置３ｂには補正前のマスクパターン、補
正中のマスクパターン、および検証後のマスクパターン
の設計データが格納されている。

【００３５】次に、上記パターンデータ補正装置１を用
いたマスクパターンの補正方法について、図２および図
３を用いて説明する。なお、以下の説明では、図１２に
示したコンタクトホールＣＮ₁〜ＣＮ₁₂のマスクパター
ンを有するフォトマスクを形成する場合を例とする。

【００３６】図２に本発明の一実施の形態であるフォト
マスクのマスクパターンの補正方法を説明するフロー図
を示す。

【００３７】検査工程１０９において、半導体ウエハ上
にコンタクトホールＣＮ₁〜ＣＮ₁₂を形成するためのレ
ジストマスクにパターン寸法のバラツキが生じ、フォト
マスクを修正する必要が生じると、コンタクトホール層
のマスクパターンの設計データの補正が行われる（工程
１１０）。

【００３８】設計データの補正および検証が終了する
と、従来と同様の方法で、補正されたコンタクトホール
層のマスクパターンの設計データは電子線描画装置の描
画用データへ変更され（工程１０５）、この描画用デー
タによってフォトマスクが作成される（工程１０６）。
この後、作成されたフォトマスクを用いて半導体ウエハ
上にコンタクトホールＣＮ₁〜ＣＮ₁₂を形成するための
レジストマスクが半導体ウエハの表面上に作成される
（工程１０７、１０８）。

【００３９】次に、図２に示した設計データ補正工程１
１０におけるコンタクトホール層のマスクパターンの設
計データの補正方法を、図３の工程１００〜工程１０６
に添って詳細に説明する。

【００４０】まず、パターンデータ補正装置上におい
て、補正する第１のパターン層と基準となる第２のパタ
ーン層を選ぶ（工程１００）。ここで、第１のパターン
層は第２のパターン層よりも上層であって、第１のパタ
ーン層のマスクパターンが描画されたフォトマスクを用
いて半導体ウエハ上に形成されたレジストマスクのパタ
ーン寸法は、第２のパターン層のマスクパターンが描画
されたフォトマスクを用いて半導体ウエハ上に形成され
た下地加工膜の形状または配置に大きく影響される。本
実施の形態では、第１のパターン層はコンタクトホール
層、第２のパターン層はゲート電極層となる。

【００４１】これらコンタクトホール層およびゲート電
極層が選ばれると、コンタクトホール層のマスクパター
ンの設計データとゲート電極層のマスクパターンの設計
データが大型計算機システムの外部記憶装置から自動的
に抽出される（工程１０１、１０２）。

【００４２】次に、コンタクトホール層の一つのコンタ
クトホール、例えばコンタクトホールＣＮ₉のパターン
が選ばれると、ゲート電極層のゲート電極ＦＧ₂,ＦＧ₃
のパターンが選ばれ、次いで、コンタクトホールＣＮ₉
とゲート電極ＦＧ₂,ＦＧ₃との距離Ｌ',Ｌ”がそれぞれ
の設計データから自動的に算出される。

【００４３】同様にして、コンタクトホール層を構成す
る全てのコンタクトホールＣＮ₁〜ＣＮ₁₂に対してゲー
ト電極ＦＧ₁〜ＦＧ₃からの距離が算出される（工程１
０３）。

【００４４】次に、上記距離を基に設けられる基準に従
って、コンタクトホール層を構成するコンタクトホール
ＣＮ₁〜ＣＮ₁₂が自動的に分類され（工程１０４）、次
いで、分類されたコンタクトホールごとに設計データ上
でパターン寸法の補正が自動的に行われる（工程１０
５）。

【００４５】なお、上記パターン寸法の補正される量
（Δ）は、距離Ｌ',Ｌ”を変数とする下記の関数で表さ
れ、 Δ＝ｆ（Ｌ',Ｌ”）例えば、パターン寸法の補正される量（Δ）は、 Δ＝ａＬ’＋ｂＬ”＋ｃで表される。ここで、ａ，ｂ，ｃは、実験結果またはシ
ミュレーション結果から得られる定数である。

【００４６】この後、コンタクトホールＣＮ₁〜ＣＮ₁₂
の設計データが合成され、再びコンタクトホール層のマ
スクパターンの設計データが自動的に作成される（工程
１０６）。

【００４７】検証を行った後に、補正されたコンタクト
ホール層のマスクパターンの設計データは電子線描画装
置に入力される描画用データへ変更される。

【００４８】このように、本実施の形態によれば、ゲー
ト電極ＦＧ₁〜ＦＧ₃の段差の影響を受けて、ゲート電
極ＦＧ₁〜ＦＧ₃の上方に塗布されるコンタクトホール
ＣＮ₁〜ＣＮ₁₂を形成するためのレジスト膜の開孔パタ
ーンの寸法がばらついても、各々のコンタクトホールの
ゲート電極ＦＧ₁〜ＦＧ₃からの距離を基に設けられる
基準に従って、マスクパターンの設計データ上でコンタ
クトホールＣＮ₁〜ＣＮ₁₂のパターン寸法が補正される
ので、半導体ウエハの表面上に塗布されたレジスト膜に
形成されるコンタクトホールＣＮ₁〜ＣＮ₁₂に対する各
々の開孔パターンの寸法を最適化することができる。

【００４９】また、コンタクトホール層のマスクパター
ンの設計データの補正は、上記基準に従ってコンタクト
ホールＣＮ₁〜ＣＮ₁₂を分類し、分類されたコンタクト
ホールごとに自動的に補正されるので、短時間でマスク
パターンの補正を行うことができる。

【００５０】次に、補正された前記マスクパターンの設
計データを用いて作成される本実施の形態のフォトマス
クについて説明する。

【００５１】図４に、フォトマスクＰＭの要部断面図を
示す。同図において、５は合成石英ガラス等からなるマ
スク基板、６ａ〜６ｄはＣｒ等からなる金属遮光膜、７
ａ〜７ｃはマスク基板露出部である。なお、基板露出部
といっても、必ずしも石英ガラス基板そのものが露出し
ているとは限らず、上記基板そのものが基板本体となる
石英ガラス基板とその表面に形成された薄い透明膜とか
ら構成されていても良い。

【００５２】次に、上記フォトマスクＰＭの作成方法を
図５の工程１００〜工程１０９に沿って説明する。

【００５３】まず、合成石英ガラス板の表面を研磨、洗
浄して図４に示したマスク基板５を作成した後（工程１
００）、その主面上の全面に、例えば0.０５〜0.３μｍ
程度のＣｒからなる金属遮光膜をスパッタリング法等に
よって堆積する（工程１０１）。

【００５４】続いて、その金属遮光膜上の全面に、例え
ば膜厚0.１〜0.８μｍの感電子レジスト膜をスピンコー
ト法等によって塗布した後（工程１０２）、そのレジス
ト膜を、例えば電子線露光装置による直接描画法によっ
て露光し、金属遮光膜上の感電子レジスト膜に所望のコ
ンタクトホールのマスクパターンを転写する（工程１０
３）。

【００５５】この電子線直接描画処理に際しては、上記
マスクパターンの設計データ補正方法によって作成さ
れ、かつ、パターンデータ補正装置の検証後、外部記憶
装置に格納されたマスクパターンの設計データに基づい
て作成された描画用データに従って、電子線をマスク基
板の指定位置に照射し、上記感電子レジスト膜上に所定
形状のコンタクトホールのパターンを転写する。

【００５６】その後、上記感電子レジスト膜がポジ型の
場合は、露光部分を所定の現像液によって除去した後
（工程１０４）、残された感電子レジスト膜をエッチン
グマスクとして上記金属遮光膜をウエットエッチング法
等によってエッチングし、所定形状のコンタクトホール
のマスクパターンをマスク基板５上に形成する（工程１
０５）。

【００５７】次いで、レジスト膜除去工程１０６、金属
遮光膜欠け修正工程１０７、金属遮光膜残り修正工程１
０８およびマスク洗浄工程１０９を経てフォトマスクＰ
Ｍが形成される。

【００５８】次に、前記方法によって作成されたフォト
マスクＰＭを用いた露光技術について説明する。

【００５９】まず、図６に、本実施の形態の露光工程で
使用する縮小投影露光装置８を示す。この露光に適用可
能なレンズ式ステップアンドリピート方式ｉ線５：１縮
小投影露光装置としては、例えば日本光学（Ｎｉｋｏ
ｎ）のｉ線ステッパＮＲＳ−１７５５ｉ７Ａ（ＮＡ＝0.
５、露光エリア＝１7.５ｍｍ角）がある。

【００６０】同図において、９は、例えば５〜８インチ
のシリコン（Ｓｉ）単結晶等からなる半導体ウエハ、１
０は露光光源である高圧水銀ランプ、１１は集光ミラ
ー、１２は第１平面反射鏡、１３はシャッタ、１４はフ
ライアイレンズ、１５はコヒーレンスファクタσ（例え
ば、σ＝0.５）を調整するためのアパーチャ、１６はｉ
線（３６５ｎｍ）の場合にｉ線よりも短波長の遠紫外を
カットするためのショートカットフィルタ、１７は第２
平面反射鏡、１８は転写領域の範囲を決めるためのマス
クブラインド、１９はケーラー（Ｋｏｅｈｌｅｒ）正面
を形成するためのコンデンサレンズ、２０はフォトマス
クＰＭを保持して少なくともＺ軸方向に微動可能なマス
クホルダ、２１は一般に多数のレンズ群からなる縮小投
影レンズであり、上記例示した縮小投影露光装置８では
上記半導体ウエハ９側がテレセントリックに構成されて
いる。なお、フォトマスクＰＭ側もテレセントリックに
構成することもできる。２２は半導体ウエハ９を吸着す
るウエハ吸着台、２３はＺ軸移動台（高さ方向）、２４
はＸ軸移動台（水平横方向）、２５はＹ軸移動台（水平
前後方向）であり、上記Ｘ軸移動台２４とともにＸＹス
テージを構成する。

【００６１】露光処理に際しては、高圧水銀ランプ１０
から放射された光を、第１平面反射鏡１２、シャッタ１
３、フライアイレンズ１４、アパーチャ１５、ショート
カットフィルタ１６、第２平面反射鏡１７、マスクブラ
インド１８、コンデンサレンズ１９、フォトマスクＰＭ
および縮小投影レンズ２１を介して、半導体ウエハ９の
表面に照射する。

【００６２】次に、前記フォトマスクＰＭを用いて半導
体ウエハ上に塗布されたレジスト膜にコンタクトホール
のマスクパターンを転写し、続いて、レジスト膜下に設
けられている絶縁膜にコンタクトホールを形成するフォ
トエッチング工程について、図７〜図１０を用いて簡単
に説明する。

【００６３】フォトエッチング工程は、半導体ウエハ上
にレジストマスクを形成するフォトリソグラフィ工程、
上記レジストマスクを用いて絶縁膜をエッチングするエ
ッチング工程、および上記レジストマスクを除去するレ
ジスト膜除去工程に分類される。

【００６４】まず、フォトリソグラフィ工程を、図７に
示した工程１００〜工程１０８および図８に示した半導
体ウエハの要部断面図を用いて説明する。

【００６５】初めに、半導体ウエハ２６の表面または裏
面の異物を除去し、現像処理後のレジストマスクの半導
体ウエハ２６への接着性を増強させるためのレジスト塗
布前処理を行う（工程１００）。

【００６６】次に、図８に示すように、塗布前処理の終
わった半導体ウエハ２６に、回転塗布（Spin Coating）
法によって、１〜２μｍの厚さのレジスト膜２７を均一
に塗布する（工程１０１）。この方法は、半導体ウエハ
２６をスピンチャック上に置き、レジストを１〜５ｍｌ
滴下した後、半導体ウエハ２６を２０００〜５０００ｒ
ｐｍで回転させ、レジストを遠心力で飛散させて半導体
ウエハ２６の表面にレジスト膜２７を形成する方法であ
る。

【００６７】なお、半導体集積回路装置の製造に用いら
れているフォトレジスト材料は、ネガ型紫外線レジスト
とポジ型紫外線レジストであるが、高解像度が得られる
ことから、主にポジ型紫外線レジストが用いられる。

【００６８】次に、塗布直後のレジスト膜２７に多く含
まれている残留溶剤を揮発させて、感光時の光化学反応
を安定させるために、ホットプレートを用い、半導体ウ
エハ２６をベークする（工程１０２）。

【００６９】次に、半導体ウエハ２６は、所定のフォト
マスクと共に前記縮小投影露光装置８にセットし、正確
な位置合わせを行った後、波長0.３６５μｍの紫外線
（ｉ線）を一定時間照射してマスクパターンを焼き付け
る（工程１０３）。

【００７０】次に、現像液を半導体ウエハ２６の表面に
滴化させて表面張力を利用して盛り、所定の時間現像処
理を行った後、純水でのリンス、回転乾燥を連続的に行
う（工程１０４）。これによって、図８に示すように、
露光時に急峻な光の振幅強度が得られた領域のレジスト
膜２７が除去されて、レジスト膜２７に開孔パターン２
８ａ〜２８ｃが形成される。

【００７１】続いて、半導体ウエハ２６を１２０℃前後
でベークして完全に乾燥させると共に、レジスト膜２７
の半導体ウエハ２６への接着性、熱架橋高分子化により
耐ドライエッチングを向上させる（工程１０５）。

【００７２】次いで、金属顕微鏡で半導体ウエハ２６の
外観を検査し（工程１０６）、さらに、レジスト膜２７
に形成された開孔パターン２８ａ〜２８ｃの寸法測定お
よび位置合わせの検査を行う（工程１０７，１０８）。

【００７３】次に、エッチング工程およびレジスト膜除
去工程を図９および図１０に示した半導体ウエハ２６の
要部断面図を用いてそれぞれ説明する。

【００７４】まず、エッチングを良好に行うために半導
体ウエハ２６の表面処理を行う。代表的な表面処理とし
ては、レジスト膜の現像時に発生する残渣（スカム）を
取り除くＯ₂プラズマ処理がある。

【００７５】次に、図９に示すように、パターニングさ
れたレジスト膜２７ａ〜２７ｄをマスクとして、半導体
ウエハ２６に設けられた絶縁膜２９をドライエッチング
法で加工し、絶縁膜２９にコンタクトホール３１ａ〜３
１ｃを形成する。

【００７６】絶縁膜２９が酸化シリコン膜（ＳｉＯ₂)で
構成されている場合は、例えば、ＣＦ₄にＨ₂を混合し
たガスまたはＣＨＦ₃ガスなどを用いたマイクロ波プラ
ズマエッチング法によって、酸化シリコン膜のエッチン
グを行う。

【００７７】次に、下地膜３０の表面のダメージ層を除
去するため、下地膜３０の表面をわずかにエッチングす
る低ダメージアッシャ処理を行う。

【００７８】続いて、半導体ウエハ２６の外観を検査
し、必要に応じて特殊なパターンでエッチング後の絶縁
膜２９の厚さを測定し、所定のエッチング量となってい
るか否かを判定する。

【００７９】次に、図１０に示すように、不要になった
レジスト膜２７を酸化プラズマにより灰化（Ashing）す
るアッシャ除去法によって、半導体ウエハ２６から剥離
する。その後、アッシャ除去では除去しきれないエッチ
ング工程で付着した半導体ウエハ２６の表面の金属イオ
ンや微小異物を除去するため、洗浄処理を行う。洗浄処
理としては、ＮＨ₄ＯＦ／Ｈ₂Ｏ₂洗浄、ＨＣｌ／Ｈ₂
Ｏ₂洗浄またはＮＨ₄ＯＨ／ＣＨ₃ＣＯＯＨ洗浄等によ
る方法がある。

【００８０】最後に、外観不良の早期発見、また、汚染
した半導体ウエハ２６を次工程へ払い出さないために、
金属顕微鏡で半導体ウエハ２６の外観を検査して半導体
ウエハ２６のフォトエッチング工程が完了する。

【００８１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００８２】たとえば、前記実施の形態では、半導体集
積回路パターンのうちのコンタクトホールに適用した場
合について説明したが、フォトマスクによって形成され
る半導体集積回路パターンのすべてに適用可能である。

【００８３】また、前記実施の形態では、基準となるパ
ターンにゲート電極のみを用いたが、コンタクトホール
よりも下部に位置する２つ以上のパターンを用いてもよ
い。

【００８４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８５】本発明によれば、半導体ウエハ上に形成さ
れるレジストマスクのパターン寸法が最適化されて、レ
ジストマスクの寸法精度が向上するので、このレジスト
マスクを用いて加工、形成される半導体集積回路パター
ンの寸法精度が向上する。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるフォトマスクのマ
スクパターンの設計データの補正に用いるパターンデー
タ補正装置の説明図である。

【図２】本発明の一実施の形態である半導体集積回路装
置の設計、製造工程を説明する工程図である。

【図３】本発明の一実施の形態であるフォトマスクのマ
スクパターンの設計データの補正方法を説明する工程図
である。

【図４】フォトマスクの要部断面図である。

【図５】図４のフォトマスクの製造工程を説明する工程
図である。

【図６】フォトマスクを用いる縮小投影露光装置の説明
図である。

【図７】フォトマスクを用いたフォトリソグラフィ工程
を説明する工程図である。

【図８】フォトマスクを用いたフォトリソグラフィ工程
を説明するための半導体ウエハの要部断面図である。

【図９】フォトマスクを用いたドライエッチング工程を
説明するための半導体ウエハの要部断面図である。

【図１０】フォトマスクを用いたレジスト除去工程を説
明するための半導体ウエハの要部断面図である。

【図１１】従来の半導体集積回路装置の設計、製造工程
を説明する工程図である。

【図１２】ＭＩＳＦＥＴの要部パターンレイアウト図で
ある。

【図１３】図１２のマスクパターンがレイアウトされた
フォトマスクを用いて形成される図１２のＡ−Ａ’方向
の半導体基板の要部断面図である。

【符号の説明】

１パターンデータ補正装置２ワークステーションシステム２ａ入力装置２ｂワークステーション本体２ｃディスプレイ２ｄ外部記憶装置３大形計算機システム３ａ大形計算機本体３ｂ外部記憶装置４ケーブル５マスク基板６ａ金属遮光膜６ｂ金属遮光膜６ｃ金属遮光膜６ｄ金属遮光膜７ａマスク基板露出部７ｂマスク基板露出部７ｃマスク基板露出部８縮小投影露光装置９半導体ウエハ１０高圧水銀ランプ１１集光ミラー１２第１平面反射鏡１３シャッタ１４フライアイレンズ１５アパーチャ１６ショートカットフィルタ１７第２平面反射鏡１８マスクブラインド１９コンデンサレンズ２０マスクホルダ２１縮小投影レンズ２２ウエハ吸着台２３Ｚ軸移動台２４Ｘ軸移動台２５Ｙ軸移動台２６半導体ウエハ２７レジスト膜２７ａレジスト膜２７ｂレジスト膜２７ｃレジスト膜２７ｄレジスト膜２８ａ開孔パターン２８ｂ開孔パターン２８ｃ開孔パターン２９絶縁膜３０下地膜３１ａコンタクトホール３１ｂコンタクトホール３１ｃコンタクトホール３２半導体基板３２ａゲート電極３２ｂゲート電極３２ｃゲート電極３３層間絶縁膜３４ａレジストマスク３４ｂレジストマスク３４ｃレジストマスク３５ａ開孔パターン３５ｂ開孔パターンＦＧ₁〜ＦＧ₃ ゲート電極ＣＮ₁〜ＣＮ₁₂ コンタクトホールＰＭフォトマスクＬ₁ ゲート電極ＦＧ₁とゲート電極ＦＧ₂との距離Ｌ₂ ゲート電極ＦＧ₂とゲート電極ＦＧ₃との距離Ｌ’ コンタクトホールＣＮ₉とゲート電極ＦＧ₂との
距離Ｌ” コンタクトホールＣＮ₉とゲート電極ＦＧ₃との
距離Ｓ₁ 開孔パターンの寸法Ｓ₂ 開孔パターンの寸法

───────────────────────────────────────────────────── フロントページの続き (72)発明者山口泰紀東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者小野塚利彦東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者堀田尚二東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者野村恵子東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者森田正行東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】フォトマスクの第１のパターン層のマス
クパターンを補正する際に、前記第１のパターン層のマ
スクパターンの設計データを抽出する工程と、第２のパ
ターン層のマスクパターンの設計データを抽出する工程
と、前記第１のパターン層のマスクパターンを構成する
各々のパターンに対して、前記第２のパターン層のマス
クパターンを構成するパターンからの距離をそれぞれの
前記設計データから求める工程と、前記距離を基に設け
られる基準に従って、前記第１のパターン層のマスクパ
ターンを構成する各々の前記パターンを分類し、分類さ
れた前記パターンごとに前記設計データの補正を行う工
程と、前記第１のパターン層のマスクパターンを構成す
る各々の前記パターンの補正された設計データを合成す
る工程とを有し、補正された第１のパターン層のマスク
パターンの設計データに基づいて描画用データを作成す
る工程と、前記描画用データに基づいてマスク基板上に
遮光パターンを形成する工程とを有することを特徴とす
るフォトマスクの製造方法。
【請求項２】請求項１記載のフォトマスクの製造方法
において、前記第１のパターン層のマスクパターンの設
計データを抽出する工程、前記第２のパターン層のマス
クパターンの設計データを抽出する工程、前記第１のパ
ターン層のマスクパターンを構成する各々のパターンに
対して、前記第２のパターン層のマスクパターンを構成
するパターンからの距離をそれぞれの前記設計データか
ら求める工程、前記距離を基に設けられる基準に従っ
て、前記第１のパターン層のマスクパターンを構成する
各々の前記パターンを分類し、分類された前記パターン
ごとに前記設計データの補正を行う工程、前記第１のパ
ターン層のマスクパターンを構成する各々の前記パター
ンの補正された設計データを合成する工程は、前記第１
のパターン層と前記第２のパターン層をパターンデータ
補正装置に入力した後、前記パターンデータ補正装置上
において自動的に行われることを特徴とするフォトマス
クの製造方法。
【請求項３】請求項１記載のフォトマスクの製造方法
において、前記第１のパターン層のマスクパターンはｎ
層目のマスクパターンであり、前記第２のパターン層の
マスクパターンは１層目から（ｎ−１）層目のマスクパ
ターンのうちの１層以上のマスクパターンであることを
特徴とするフォトマスクの製造方法。
【請求項４】請求項１記載のフォトマスクの製造方法
において、前記第１のパターン層のマスクパターンが描
画されたフォトマスクを用いて半導体ウエハ上に形成さ
れるレジストマスクのパターン寸法は、前記第２のパタ
ーン層のマスクパターンが描画されたフォトマスクを用
いて半導体ウエハ上に形成される加工膜の形状または配
置に依存することを特徴とするフォトマスクの製造方
法。
【請求項５】請求項１記載のフォトマスクの製造方法
において、前記設計データの補正される量は、前記距離
を変数とする関数で表されることを特徴とするフォトマ
スクの製造方法。
【請求項６】フォトマスクの第１のパターン層のマス
クパターンを補正する際に、前記第１のパターン層のマ
スクパターンの設計データを抽出する工程と、第２のパ
ターン層のマスクパターンの設計データを抽出する工程
と、前記第１のパターン層のマスクパターンを構成する
各々のパターンに対して、前記第２のパターン層のマス
クパターンを構成するパターンからの距離をそれぞれの
前記設計データから求める工程と、前記距離を基に設け
られる基準に従って、前記第１のパターン層のマスクパ
ターンを構成する各々の前記パターンを分類し、分類さ
れた前記パターンごとに前記設計データの補正を行う工
程と、前記第１のパターン層のマスクパターンを構成す
る各々の前記パターンの補正された設計データを合成す
る工程とを有し、補正された第１のパターン層のマスク
パターンの設計データに基づいて描画用データを作成す
る工程と、前記描画用データに基づいてマスク基板上に
遮光パターンを形成する工程と、前記遮光パターンを有
するフォトマスクを用いて、半導体ウエハの表面上のレ
ジスト膜に対して前記補正された第１のパターン層のマ
スクパターンを転写する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。