JP4620189B2 - エッジ・ダイ上の一様性及び平坦性を改善しウエハのcmpに起因するタングステン・ストリンガを除去する新規な方法 - Google Patents
エッジ・ダイ上の一様性及び平坦性を改善しウエハのcmpに起因するタングステン・ストリンガを除去する新規な方法 Download PDFInfo
- Publication number
- JP4620189B2 JP4620189B2 JP35561697A JP35561697A JP4620189B2 JP 4620189 B2 JP4620189 B2 JP 4620189B2 JP 35561697 A JP35561697 A JP 35561697A JP 35561697 A JP35561697 A JP 35561697A JP 4620189 B2 JP4620189 B2 JP 4620189B2
- Authority
- JP
- Japan
- Prior art keywords
- die
- region
- peripheral region
- wafer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 34
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 title claims description 14
- 229910052721 tungsten Inorganic materials 0.000 title claims description 14
- 239000010937 tungsten Substances 0.000 title claims description 14
- 230000002093 peripheral effect Effects 0.000 claims description 167
- 238000004519 manufacturing process Methods 0.000 claims description 39
- 239000000463 material Substances 0.000 claims description 35
- 229920002120 photoresistant polymer Polymers 0.000 claims description 32
- 238000000151 deposition Methods 0.000 claims description 31
- 238000001465 metallisation Methods 0.000 claims description 28
- 230000008021 deposition Effects 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 19
- 238000005498 polishing Methods 0.000 claims description 16
- 230000005855 radiation Effects 0.000 claims description 16
- 238000010030 laminating Methods 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 239000011324 bead Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 100
- 238000007796 conventional method Methods 0.000 description 11
- 238000000059 patterning Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000005286 illumination Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
【発明の属する技術分野】
本発明は、一様(uniform)で平坦(planar)な集積回路(IC)ウエハ表面を提供し、その表面からタングステン・ストリンガを除去する方法に関する。更に詳しくは、本発明は、これらの目的を達成するためのフォトリソグラフィ及びエッチング手順に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】
図1は、アクティブなダイ領域12と周辺領域14とを有する典型的な半導体ウエハ10の平面図である。MOS型のトランジスタ・デバイスなどのトランジスタ・デバイスは、ダイ領域12を構成するIC(ダイ)の中に位置している。周辺領域14、又は、「除外ゾーン」(exclusion zone)として知られている領域は、ダイ領域12を包囲しているウエハの部分である。周辺領域14は、比較的大きくなる傾向があり、典型的には、ウエハ10のエッジから(半径方向に)約1cm又はそれ以上である。
【0003】
IC製造プロセスの終了時までに、この周辺領域は、ダイ領域12と比較して、典型的には、3から5マイクロメートル(μm)高くなることがわかっている。ダイ領域12と周辺領域14との高さの差は、従来型のウエハ製造プロセスの間の周辺領域14における物質の堆積(material build-up)の結果として生じている。
【0004】
ほとんどのICウエハ製造プロセスは、「フロント・エンド」ステップと、「バック・エンド」ステップとに分けることができる。フロント・エンドのステップは、一般的には、ソース及びドレイン領域、ゲート、絶縁領域などの実際のトランジスタの構成要素を形成するのに必要なステップを含む。バック・エンドのステップは、一般的に、フロント・エンドにおける処理によって形成された種々のトランジスタを配線接続(ワイアリング)することによって、回路を作るのに必要なプロセス・ステップを含む。ウエハ表面の周辺領域における物質の堆積は、主に、バック・エンド・ステップの結果として生じる。
【0005】
図2から図11には、典型的なバック・エンド・ステップを実行され、その結果として周辺領域に物質の堆積を生じる半導体ウエハ表面の断面図が示されている。例えば、MOSトランジスタの構成要素は、半導体表面の近くに形成されるが、図解を単純化するために示されていないことに注意してほしい。
【0006】
従来型のウエハ製造プロセスによると、例えばポリシリコン層であるゲート層が、ダイ領域と周辺領域とを含む半導体ウエハ表面上にブランケット積層される。次に、ウエハ表面の一部分が、例えば、種々のトランジスタ構成要素を接続するゲート電極及びゲート・レベル・ジャンパが形成されるべき位置において、適切にマスクされる。図2には、ウエハ10の表面の上に積層(デポ)されたポリシリコンを異方性エッチングすることによって形成されるポリシリコン構造16が示されている。ダイ領域12におけるポリシリコン層は、必要に応じてエッチングされるが、周辺領域14におけるポリシリコン層の実質的な量が、エッチングされずに残存する。周辺領域14がエッチングされずに残るのは、主に、ダイ領域において行われダイを形成するフォトレジスト層のパターニングが、ダイが存在しない周辺領域では行われないからである。
【0007】
ポリシリコン構造16が形成された後で、図3に示すように、誘電層18が、図1のウエハ表面全体の上に同等に(conformally)デポされ、ポリシリコン構造16を後続のメタライゼーション層から絶縁する。誘電層18は、ウエハ製造技術においては、通常は、層間誘電体1(inter layer dielectric =ILD1)と称される。図4には、誘電層18が、化学的機械的研磨法などのプロセスによって平坦化される様子が示されている。この際には、ウエハは、ホルダに上下逆に固定され、パレットに固定され反対方向に回転している研磨パッドに押しつけながら回転させる。ウエハの層を分解して平坦化することができる化学的成分と層を物理的に除去して平坦化を行う研磨剤とを含むスラリが、ウエハと研磨パッドとの間に流れ込む。
【0008】
平坦化の間には、エッチングされる金属ラインの上にある誘電体の幅の狭い隆起は、ほとんど完全に除去され、平坦化された誘電層19を形成するが、他方で、周辺領域における物質の除去は、比較的僅かである。ダイ領域における誘電層19は、従って、比較的低いレベルまで平坦化されるが、周辺領域における誘電層の部分18は、高さが高いままで残ることになる。この理由は、周辺領域における誘電層18は、ゲート層16のエッチングされていない部分の上に積層されたままで残留するからである。
【0009】
次に、フォトレジスト層を形成し従来型のフォトリソグラフィ技術を用いてこのフォトレジスト層をパターニングすることによって、誘電層19の上側表面にバイア・マスクが形成される。このバイア・マスクは、バイア、すなわち、ポリシリコン構造16と後続のメタライゼーション層との間の相互接続が形成されるべき領域を定義する。図5には、誘電層19における実際のバイア20の形成が示されている。このようなバイアは、典型的には、プラズマ支援エッチングによって形成される。
【0010】
図6に示されているように、例えばタングステン又はアルミニウムなどの導電層22が、次に、ウエハ表面の全体の上にデポされて、図5のバイア20を充填する。次に、導電性プラグ24が、図7に示されているように、ウエハ表面の全体に上述のCMPを行うことによって、形成される。CMPの間には、ウエハ表面のダイ領域では、充分な物質の除去がなされ、オープン・エリアにおいて導電層22が除去されて、導電性プラグ24が形成される。しかし、周辺領域では、例えば、ポリシリコン構造16やILD1である集積した堆積物が研磨プロセスを阻害する。これは、研磨パッドが周辺領域では上昇してしまい、ダイ領域の場合よりも、単位面積当たりに加わる研磨圧力が低くなるからである。その結果として、導電層22は、部分的に、CMPのプロセスの間に、周辺領域では物質の除去が適切に行われず、従って、周辺領域では、導電層22のかなりの部分が平坦化されていない誘電層18の上に残ることになる。周辺領域におけるこの残留した導電層は、上述したようにタングステンなどを含むが、「タングステン・ストリンガ」(tungsten stringer)として広く知られており、以下で論じられる。
【0011】
図8は、第1のメタライゼーション層(M1)26であり、これは、典型的には、IC製造技術において広く知られているように、スパッタリング又はCVDによって、ウエハ表面の全体にデポされる。図9では、メタライゼーション26がパターニングされ(ダイ領域だけ)、後に述べるように、ライン28が形成される。この図に示されているように、周辺領域の近傍では、ライン28の1つが、タングステン・ストリンガ22に接触している。連続性の維持のために、ライン28がタングステン・ストリンガ22に非常に近接する又は接触することの影響を、次に、詳細に説明する。
【0012】
ライン28は、典型的には、種々のトランジスタの構成要素の間の接続から成るネットワークを形成する。ラインの厳密なレイアウトは、特定のIC又はASICの設計によって、決定される。最初に、フォトレジストなどのマスクをデポしダイ領域のマスクだけを光に露光させ、後続のエッチング・ステップにおいて作られる金属ラインのパターンを定義することによって、パターニングが行われる。次に、図9によると、ダイ領域における下位にある第1のメタライゼーション層が、反応性イオン・エッチング(reactive ion etching = RIE)などのプラズマ・プロセスによってエッチングされ、ライン28が形成される。
【0013】
エッチングの後で、フォトレジストが除去され、層間誘電体2(ILD2)又は金属間誘電体(IMD)と称される別の誘電層32が、ウエハ表面全体の上に同等にデポされ、そして、ダイ領域において平坦化され、図10に示されているように、平坦化された誘電層34が形成される。誘電層32は、典型的には、CMPによって平坦化される。しかし、周辺領域における、例えば、ポリシリコン構造16、ILD1及びM1などの集積した堆積物が、研磨プロセスを実質的に低下させる。これは、研磨パッドが、周辺領域では、かなり上昇してしまうからである。結果的に、研磨の後でも、ウエハ表面には、表面トポグラフィの著しい変動がある。
【0014】
図11に示されているように、バイア36が、既に図5との関係で上述したように、誘電層34において形成される。不運にも、周辺領域の近傍では、バイア36’は、図11に示されるように、ライン26に接触するまでは延長していない。このようなバイアの形成及びその影響を、次に、詳細に述べることにする。
【0015】
これらのバイアは、次に、導電層によって充填され、図7との関係で既に述べたように、ダイ領域においてエッチングされ、導電性プラグが形成される。周辺領域におけるエッチングされていない導電層は、平坦化されていない誘電層32の上にデポされており、これは、堆積物の集積を更に悪化させる。
【0016】
当業者であれば、このようにして、誘電層やメタライゼーション層を、更にウエハ表面の上に作ることができることを理解するはずである。また、メタライゼーション及び誘電物質から成る層が次々に形成されるにつれて、ウエハ表面の周辺領域は、そのような複数の層の著しい堆積又は集積を被ることになる。この結果として、「ステップ・プロファイル」が生じる。すなわち、上述した種々の層が、周辺領域においてスタック構造を形成する。
【0017】
都合の悪いことに、ウエハ製造の従来型の方法には、上述したように、いくつかの欠点が存在する。これらの欠点は、ウエハ表面の周辺領域における物質の堆積によって生じることがこの技術分野で広く知られており、陰影(シャドウ)効果(shadow effects)と称されている。図1を再び参照すると、この図には、周辺領域14に隣接するエッジ・ダイ100が示されている。従って、エッジ・ダイの少なくとも1つの側面は、周辺領域の著しい物質の堆積に隣接している。図12には、エッジ・ダイ100が拡大されて示されており、関心対象の領域の詳細を明らかにしている。この図に示されているように、エッジ・ダイ100は、ダイの周囲を囲んで、複数のボンド・パッド102を有している。従って、いくつかのボンド・パッド102は、周辺領域の堆積物に包囲されている。
【0018】
第1の短所の例を挙げると、図11のエッチング・ステップが実行されバイアが形成される前に、周辺領域における物質の堆積が原因となって、ILD2の平坦化が不完全になることがある。特に周辺領域に近接する部分における表面トポグラフィの変動は、ウエハ表面がCMPを受けた後でも、明らかである。結果的に、後続のフォトリソグラフィでの露光が、周辺領域に近いバイアに対するマスクを形成する際の画像化の間に、不均衡な被写界深度(DOF)によって制限され、従って、バイアを形成するエッチング・ステップが、著しい影響を被る。
【0019】
別の例としては、周辺領域における物質の堆積のために、エッチングが周辺領域軒閣ではILD2の中へ充分に進行せず、それによって、バイアが、図11に示すように、下位のメタライゼーション層に接触するのに充分な程度まで延長しないことがある。下位のメタライゼーションとの接触を確立するためには、ダイ領域におけるバイアは、典型的には、誘電層の中へ、4000Å程度エッチングされる。しかし、表面が一様でないことにより、周辺領域の近くのバイアは、下位のメタライゼーションとの接触を確立するためには、7000Å程度まで距離のエッチングが必要となる。従って、ILD2がエッチングを受けバイアが掲載される際には、ボンド・パッドや周辺領域の近傍に位置するそれ以外の構造への接続が下位のメタライゼーションまで完全に延長せず、従って、ダイの全体が動作不能となる例が観察されてきた。過剰なエッチングを行えば下位のメタライゼーションとの接触を形成することができるが、そうすると、プロセス制御の損失、致命的な寸法の変動、横方向のエッチングなどの副作用も生じてしまうことになる。
【0020】
更に別の例としては、周辺領域の近傍の導電性のライン28の形成によって、図9に示すように、タングステン・ストリンガとの望まない接触が生じ、短絡を引き起こし、エッジ・ダイが動作不能になることがある。これらの例は、従来型のウエハ製造プロセスにおいて周辺領域が高くなってしまうことの結果として生じるいくつかの問題点を示している。これらの問題点は、それぞれが、ダイ製造プロセスの歩留まりを低下させる。
【0021】
必要とされるのは、特に、周辺領域の近傍において、ICウエハ表面上でダイを効果的に製造し、ダイの歩留まりを向上させることである。
【0022】
【課題を解決するための手段】
上述の目的を達成するために、本発明の1つの側面によれば、一様性及び平坦性が改善されストリンガを生じる蓋然性が低下した集積回路(IC)ウエハの設計が提供される。このICウエハは、次の構成要素を含む。すなわち、表面の内側の領域において定義され複数のダイを含むダイ領域と、ダイ領域の外側において表面の周辺部を囲んで定義される周辺領域と、周辺領域上に形成され、追加的な表面エリアが前記周辺部を超えて利用可能である場合に完全となる1又は複数の部分的なダイと、である。この部分的なダイは、ウエハの全体の一様性及び平坦性が改善されストリンガが生じる蓋然性が低下するように、前記周辺領域上の物質の堆積(material build-up)を有効に制限し、ほぼ完全な有用なダイとなる。
【0023】
周辺領域の少なくとも一部分には、エッジ・ダイ、すなわち、周辺領域に隣接するダイに隣接する部分的なダイが存在する。ある実施例では、エッジ・ダイは、周辺領域における物質の堆積から実質的に隔たった(removed from)ボンド・パッドに包囲される。従って、ダイの非平坦性の問題は、回避される。ICウエハ表面のエッジ・ダイは、周辺領域及びダイ領域の上に配置されておりこれらの周辺領域及びダイ領域の全体でウエハ表面に対して実質的に同じ高さを有する少なくとも1つの誘電層を含む。エッジ・ダイは、導電層に接続するための導電性プラグを含み得る。この導電性プラグは、すべてが、誘電層を通過して延長して下位の導電層に接触する。本発明によるICウエハでは、周辺領域及びエッジ・ダイ上に、ストリンガが存在しない。
【0024】
本発明の別の側面によれば、一様性及び平坦性が改善されストリンガを生じる蓋然性が低下した表面を有するICウエハを作る方法が提供される。この方法は、であって、表面の周辺部の内側に配置された複数のダイを含むダイ領域と、ダイ領域の外側に配置されこの表面のダイ領域に隣接する周辺領域とを有する表面上に、ポリシリコン又はメタライゼーションの層を積層(デポ)するステップと、メタライゼーション層の上にフォトレジスト層を積層するステップと、フォトレジスト層を放射に露光させ、ダイ領域にあり複数のダイを形成するように指定されたエリアの上にマスクを定義するステップと、フォトレジスト層の少なくとも一部分を放射に露光させ、ウエハ表面の周辺領域においてマスクを定義するステップと、周辺領域におけるフォトレジストのマスクされていない部分の下にあるメタライゼーション層を表面のダイ領域と共にエッチングして、周辺領域上の物質の堆積を制限し、マスクされている部分の下に金属接点領域を形成するステップと、を含む。
【0025】
上述の方法は、ステッパ・カメラ・レンズのシャッタ・ブレードの開口を、周辺領域のほんの僅かな部分が印刷されるように、調整するステップを更に含み得る。また、周辺領域におけるフォトレジスト層を露光させるステップは、全体のフィールドを、すなわち、複数の(典型的には4つから9つの)ダイの集合のパターンを、光源に同時に露光してマスクのイメージを印刷するステップを含み得る。
【0026】
フォトレジスト層を露光してダイ領域におけるあるエリア上にマスクを定義するステップは、フォトレジスト層の少なくとも一部分を露光して表面の周辺領域においてマスクを定義するステップよりも前に行われ得る。また、これらの2つの露光ステップは、同時に実行され得る。周辺領域におけるフォトレジスト層の少なくとも一部分を露光するステップは、フォトレジスト層の実質的な部分を露光して周辺領域におけるマスクを定義するステップを含み得る。上述の方法は、更に、周辺領域におけるフォトレジストのマスクされていない部分の実質的にすべてを表面のダイ領域と共にエッチングして、周辺領域上の物質の堆積を除去するステップを更に含み得る。
【0027】
上述したICウエハの製造方法は、更に、フォトレジストのパターニングされた層を除去するステップと、ウエハ表面のダイ領域と周辺領域との上に誘電性物質から成る層を積層するステップと、この誘電層を放射に露光しダイ領域にマスクを定義するステップと、誘電層を放射に露光し周辺領域にマスクを定義するステップと、周辺領域における誘電層のマスクされていない部分の下にあるエリアを、表面のダイ領域と共にエッチングして周辺領域上の物質の堆積を制限し、よって、金属接点領域まで延長するバイアを形成するステップと、含む。
【0028】
誘電性物質の層を積層するステップの後に、このウエハ製造方法は、更に、誘電性物質の層を平坦化し、それによって、誘電性物質の層のウエハ表面に対する高さが、ダイ領域と周辺領域とに亘って実質的に等しくなるようにするステップを更に含み得る。誘電性物質から成る層を平坦化する上述のステップは、ウエハの表面に、化学的機械的研磨、又は、ウエハ表面の研磨によって物質を除去する任意の他の方法を施すステップを含み得る。ウエハの表面の上に導電層が積層され、それによって、導電物質の一部分がバイアの内部に積層し、導電性プラグを形成する。この導電性物質は、タングステン又はアルミニウムを含み得る。導電性物質を積層するステップの後には、導電性物質を、ダイ及び周辺領域から、例えばCMPによって除去し、それによって、ストリンガが形成されないようにできる。
【0029】
本発明のこれらの及びそれ以外の特徴は、添付の図面を参照しながら、次の実施例の説明において詳細に説明されている。
【0030】
【発明の実施の形態】
本発明は、集積回路(IC)のウエハ表面を用いる改善された方法を提供する。以下の説明では、本発明の完全な理解を与えるために、多くの特定の詳細について論じる。しかし、本発明がこれらの特定の詳細の一部又は全部に制限されない態様で実現可能であることは、当業者には明らかである。
【0031】
図13は、本発明の1つの実施例による集積回路(IC)のウエハ表面を示している。IC100は、アクティブなダイ領域112と周辺領域114とを有する。エッジ・ビード(edge bead)106は、周辺領域114の外側の周縁部を定義し、これを超えると、例えば、メタライゼーション、酸化物又はフォトレジストの層などの物質の積層(deposition)は存在しない。この理由は、ウエハが、ビード106よりも外側の領域において、ウエハのエッジをつかむチャックなどの装置によって、固定されるからである。ダイ領域112には、「完全な」ダイ104が存在している。周辺領域114の選択された部分には、「部分的な」(不完全な)ダイ102が存在しており、これの部分的なダイは、識別を容易にするために、Xの印が付されており、エッジ・ダイに隣接する位置にある。完全なダイ104は、ICの機能に必要なすべての回路を含む。対照的に、部分的なダイ102では、完全なダイのある領域が欠けているが、これは、その領域がエッジ・ビード106と重複しているからである。
【0032】
部分的なダイ102は、周辺領域を超えた部分に追加的な表面エリアが利用可能であれば、完全に製造されたダイとすることができる。ダイ102は、動作不可能ではあるが、周辺領域114における物質の堆積(material build-up)を有効に節減することができる。この理由は、ダイ領域112と同様に、部分的なダイ102が位置している周辺領域114のエリアには、最も重要なパターニング及びその後のエッチングとを含むIC製造のすべてのステップが施されているからである。結果的に、従来型のフォトリソグラフィと化学的機械的研磨(CMP)とは通常通りに進行して、部分的なダイを形成している。この実施例の周辺領域114における物質の堆積は、部分的なダイ102がエッジ・ダイに隣接して位置しているために、エッジ・ダイに連続する箇所では回避される。従って、本発明によると、これらのエッジ・ダイは、周辺領域114における物質の堆積に付随して生じる、例えば、非一様性、不完全な平坦性及びタングステン・ストリンガなどの導電性のストリンガなどの潜在的なリスクによって、動作不能となることはない。
【0033】
図14は、本発明の別の実施例によるICウエハ表面を示している。IC200は、アクティブなダイ領域212と周辺領域214とを有する。エッジ・ビード206が、周辺領域214の外側の周縁部を定義しており、これよりも外側では、例えば、メタライゼーション、酸化物又はフォトレジストの層などの物質の積層は存在しない。ダイ領域212には、完全なダイ204が存在し、周辺領域214の全体には、部分的な領域202が存在する。
【0034】
図13の実施例と図14の実施例との基本的な差は、図13の実施例では、周辺領域の一部分だけに部分的なダイが存在しているのに対し、図14の実施例では、周辺領域の全体の領域に亘って部分的なダイが存在している点である。換言すると、周辺領域214の全体に対して、ダイ212と同じIC製造のステップが実行されている。図13の部分的なダイと同様に、図14の部分的なダイの場合もまた、周辺領域における著しい物質の堆積を有効に節減する。もちろん、当業者であれば、図14の実施例における周辺領域の全体が種々のエッチング・ステップなどのIC製造ステップを実行されているので、ダイ領域212におけるすべてのエッジ・ダイは、図13に示されている状況とは異なり、物質の堆積に起因する損傷から保護されていることを理解するはずである。結果的には、図14の実施例は、周辺領域214のより大きな領域に亘って、一様で平坦な表面を提供することになる。更に、タングステン・ストリンガのような導電性のストリンガが形成されるリスクは、図14の実施例では、更に低くなる。もちろん、図13の実施例では、周辺領域のより多くが部分的なダイによって占有されるので、図14の実施例と比較しての上述の不均衡(disparities)のほとんど又はすべてが回避される。
【0035】
図15から図22には、図4及び図5に示された実施例に従ってICウエハ表面を製造する新規な方法の1つの実施例が開示されている。上述したように、バック・エンドの処理ステップは、例えばポリシリコン層であるゲート層が、ICウエハ表面の全体の上に、少なくともビードのエッジまで、ブランケット積層される際に開始する。ウエハ表面のそれぞれの部分は、それ以後は、ゲート電極と種々のトランジスタ素子を接続する相互接続とが形成されるべき場所が、適切にマスクされる。
【0036】
マスクを形成する方法は、フォトレジスト層をウエハ表面の上にブランケット積層する(blanket deposit)ことを含む。次に、フォトレジストが、レチクル(reticle)などを通って与えられる赤外光などの放射に露光される。レチクルを通過する放射は、投影ステップ及びリピート・マシン(ステッパ)によって、ウエハの上に向けられる。ウエハは、ウエハを平行移動(transition)、回転及び傾斜させるように移動させるサポート上に保持される。このようにして、ウエハの種々の領域が異なる回数だけ照射される。ステッパには、レチクルを通過する放射によって与えられるマスク・イメージを定め、そのイメージを必要に応じて維持又は縮小し、そのイメージをウエハ上のフォトレジスト層に提供するのに必要な光学的及び機械的な構成要素が含まれている。好適な実施例においては、ステッパは、レチクルからのイメージを、1分の1、5分の1、10分の1に、それぞれ縮小できる。
【0037】
ステッパは、レチクルからの放射を1つのダイ又は1群の隣接するダイ(フィールド)の上に照射することによって、動作する。これによって、ウエハの一部分(ウエハ表面の全体に亘って位置する複数のダイの中の1つ又はいくつかのダイ)だけが照射される。次に、ウエハ領域の照射部分が停止し、ステッパは、イメージ・エリアをウエハに対して移動させ、それによって、ウエハの新たな領域がイメージ・エリアとされる。この時点で、放射が、レチクルを通過して再び与えられ、ウエハの上に、今回はウエハの新しい領域の上に、投射される。この照射プロセスと「ステッピング」とが、ステッパの動作の特徴である。
【0038】
ダイ・エリアにおけるすべてのダイが露光された後で、フォトレジストを有するウエハ表面は現像され、マスク形成が完了して、表面は、エッチングを受ける準備ができたことになる。
【0039】
本発明によるウエハの露光が実行されると、ウエハのダイ・エリアだけではなく、ウエハの周辺領域も同じように露光されることになる。周辺領域の露光は、多くの異なる態様で行うことができる。例えば、1つのダイ領域又はダイのフィールドを照射するのに充分な放射を与えることによって、この領域を露光することができる。以下で説明するように、1つのダイではなくダイから成るフィールドを照射すると、何らかの効果が実現される場合がある。
【0040】
ほとんどのステッパでは、ダイのフィールドが、ダイ領域におけるほとんどのステップの間に照射される。フィールドは、多くの場合、同時に露光される4つ又は9つのダイから成る正方形のパターンである。これによって、ウエハ上のすべてのダイが露光されるプロセスを加速させることができる。しかし、ウエハ上のすべてのダイが、1つのフィールド又は別のフィールドにうまく適合するとは限らない。典型的には、周辺領域に隣接するいくつかのエッジ・ダイは、フィールド全体のステップの1つに入りきらない。従来技術によると、これらの「余分な」(odd)エッジ・ダイは、フィールドの中の4つ又は9つのダイの中の1つ又は2つのダイから成る部分的なフィールドを介して別個に露光されている。この結果を達成するためには、ステッパにおけるシャッタが、レチクル・フィールドの全体又は一部を通過する放射経路をブロックすることになる。従って、ステッパは、フィールド内のすべてのダイを照射するのではなく、フィールド内のダイの部分集合だけを照射する。このアプローチによれば照射のためにダイ・エリアを正確に取り出すことができるが、シャッタを部分的に閉じるステップが、プロセスを著しく遅延させる。
【0041】
図13の実施例では、マスクが、部分的なフィールド・プロセスに従って定義され、(部分的なダイが形成される場所において)周辺領域の選択された部分だけを選択的に露光する。換言すれば、この実施例では、ウエハ表面上にマスクを形成する際には、周辺領域のフォトレジストの一部分だけが、放射に露光される。上述のように、これは、ステッパ・カメラ・レンズのシャッタ・ブレードの開口(opening)を調整することによって達成され、それにより、周辺領域の1つのフィールドの一部分だけにエッチング・マスクのイメージが印刷される。
【0042】
この実施例では、ウエハは、最初に、ステッパ・カメラ・レンズのシャッタ・ブレードの開口を全く調整することなく、ダイ領域の中央部分において、一度に1つのフィールドを迅速に印刷することによって、露光される。次に、与えられたフィールドにきれいに適合するすべてのダイが露光されると、シャッタ・ブレードは、すべてのエッジ・ダイと、部分的なダイを含むように指定された周辺領域上のすべての特定の部分とを印刷するように調整される。この実施例によると、従来型のプロセスでは、1つの部分的に製造されたダイに指定されるエリアを印刷するのに、30秒程度必要となる。この実施例は、周辺領域の選択された一部分だけが物質の堆積に関する問題を生じる際に、特に有用である。
【0043】
次に、図14の実施例では、周辺領域の全体に部分的なダイが存在するために、周辺領域の全体に対して、ステッパ・カメラ・レンズの開口を調整せずに、すべてのフィールドの露光が実行される。従来型のステッパでは、ダイ領域全体と周辺領域とを印刷するのに、著しく短い時間ですむ。例えば、部分的なフィールド照射だけを介して通常露光されるエッジ・ダイは、この場合には、いくつかの周辺領域と共に、完全なフィールド照射に露光することができる。従って、スループットが、改善される。
【0044】
図15に示されるように、ポリシリコン層の選択された部分が、異方性エッチングされて、ウエハ210の表面上にポリシリコン構造216(例えば、ゲート及びジャンパ)が形成される。周辺領域214におけるポリシリコン層にも、ダイ領域212と同じエッチングが行われることが重要である。結果的に、従来技術においては見られていた周辺領域上に延長するエッチングされていない残留したポリシリコン層が、回避される。
【0045】
図16に示されている誘電層218すなわちILD1が、図15のウエハ表面全体に同等に(conformally)積層され、ポリシリコン構造216を後続のメタライゼーション層から絶縁する。ポリシリコン層は周辺領域214でもエッチングされているので、誘電層218の頂部は、周辺領域214において、不適当に高くなってはいない点に注意すべきである。図17は、平坦化された誘電層219を示している。平坦化は、任意の化学的機械的研磨法(CMP)や、ウエハ表面の研磨によって物質を除去する任意のそれ以外の方法によって、実行できる。研磨の後で、周辺領域とダイ領域との頂部表面がほぼ等しい高さになっていることが、やはり重要である。周辺領域における平坦化は、本発明では、従来技術の場合のように不均衡になることはないが、それは、周辺領域においてポリシリコンの堆積がないからである。
【0046】
次に、フォトレジスト層をデポすることによって、誘電層219の上側表面上に、バイア・マスクが形成される。そして、誘電層219の上のフォトレジスト層が、ゲート層の上のフォトレジスト層をパターニングする際に上述したのと類似する技術を用いて、パターニングされる。このバイア・マスクは、バイア、すなわち、ポリシリコン構造216と後続のメタライゼーション層との間の相互接続が形成されるべき領域を定義する。図18は、誘電層219を次にエッチングすることによる、実際のバイア220の形成を示している。
【0047】
図19に示されているように、例えばタングステン又はアルミニウムである導電層222が、次に、ウエハ表面の全体にデポされ、図18のバイア220を充填する。次に、例えば、CMPによるエッチ・バック・プロセスが、ICウエハ表面上で実行される。図20に示されているように、ダイ領域及び周辺領域のオープン・エリアにおける導電層222は、実質的に除去されて、図18のバイア220の中に導電性プラグ224を形成する。本発明では、周辺領域における物質の除去は、ダイ領域における物質の除去とほとんど同じである。周辺領域に物質の堆積が集積することがないので、周辺領域の研磨が悪化しない。結果的に、従来技術によるウエハ表面の周辺領域上に残っていたタングステン・ストリンガなどの導電性のストリンガは、効果的に除去される。本発明によって達成される導電性ストリンガの除去は、従来技術によるウエハ製造プロセスに対する著しい改善といえるが、それは、後続の導電性のラインとの短絡が生じるリスクが、これによって完全に消滅するからである。
【0048】
図21は、第1のメタライゼーション層(M1)226が、次に、典型的にはスパッタリングによってウエハ表面全体の上にブランケット積層される様子を示している。図22は、メタライゼーション層226が、次に、パターニングされて、ライン228が形成される様子を示している。重要なことであるが、第1のメタライゼーション層は、ダイ領域と同じように周辺領域においても、エッチングが行われる。従って、周辺領域において残存しているエッチングされずに残留するメタライゼーションの量は、大きく減少し、それによって、望まない物質の堆積が回避される。
【0049】
第1のメタライゼーション層をパターニングした後で、別の誘電層又は層間誘電体2(ILD2)が、ウエハ表面全体に亘って同等にデポされ、上述したように平坦化される。周辺領域に物質の堆積がないので、ILD2もまた、ダイ領域及び周辺領域との両方において、一様に形成されている。更なるメタライゼーション及び誘電層が上述の場合と同様にデポされ平坦化されるが、周辺領域214にデポされた物質も、常に、パターニングされ、エッチングされる。
【0050】
まとめると、これにより、従来技術において問題となっていた、マスクのイメージを形成する際にステッパ・カメラ・レンズが遭遇していた被写界深度(depth of field = DOF)の問題が解消される。更に、そのような一様な表面の上にバイアを形成する際の、下位のメタライゼーション層と接触するのに充分な程度まで延長していないバイアが形成さえるリスクが、回避される。当業者であれば、本発明によれば、このようにして、複数の誘電層及びメタライゼーション層を、ICウエハ上に製造できることを理解するはずである。
【0051】
反復的である点を犠牲にして、ダイ領域の場合と同様に、ウエハ表面の周辺領域の少なくとも一部分が、種々の製造ステップの間に、パターニング及びエッチングを受ける。周辺領域に形成されたダイは単に部分的に形成されるだけであるが、この部分的なダイによって、周辺領域には、物質の堆積はほとんど又は全く含まれないことが保証される。従って、本発明によれば、従来技術において経験されていた、不十分な平坦性、非一様性及び導電性のストリンガの形成などの影響を回避できる。本発明によるウエハ製造ステップは、ダイの歩留まりを向上させる。
【0052】
以上の説明では、理解を確実にするために詳細を含む設計を説明したが、冒頭の特許請求の範囲から逸脱せずに、変更や修正が可能であることは明らかであろう。例えば、ウエハの露光がステッパを用いて行われると説明されているが、プロジェクション・スキャナや、コンタクト/プロキシミティ・アライナなどの他の露光装置を用いて本発明によるプロセスを実行することができる。従って、ここで述べた実施例は、単に例示的なものであり、本発明は、ここで与えられた詳細には制限されず、特許請求の範囲の定める範囲内での修正が可能である。
【図面の簡単な説明】
【図1】ダイ領域と周辺領域とを有する集積回路(IC)ウエハ表面の平面図である。
【図2】従来型の方法による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図3】従来型の方法による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図4】従来型の方法による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図5】従来型の方法による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図6】従来型の方法による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図7】従来型の方法による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図8】従来型の方法による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図9】従来型の方法による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図10】従来型の方法による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図11】従来型の方法による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図12】従来型の製造過程において、周辺領域における物質の堆積によって影響されるボンド・パッドを有するウエハ表面の周辺領域の近傍に位置するエッジ・ダイの平面図である。
【図13】本発明の1つの実施例によるICウエハ表面の平面図である。
【図14】本発明の別の実施例によるICウエハ表面の平面図である。
【図15】本発明の1つの実施例による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図16】本発明の1つの実施例による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図17】本発明の1つの実施例による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図18】本発明の1つの実施例による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図19】本発明の1つの実施例による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図20】本発明の1つの実施例による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図21】本発明の1つの実施例による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
【図22】本発明の1つの実施例による製造過程のある段階における、ウエハの周辺領域とその周辺領域に隣接するダイ領域との断面図を示している。
Claims (5)
- 一様性及び平坦性が改善されストリンガを生じる蓋然性が低下した表面を有するICウエハを作る方法であって、
複数のダイを含み前記表面の周辺部の内側に配置されたダイ領域と、前記ダイ領域の外側に配置され前記表面の前記ダイ領域に隣接する周辺領域と、前記周辺領域の外側周縁部を画定するエッジ・ビードとを有する前記表面上に、ポリシリコン又はメタライゼーション層を積層するステップと、
前記ポリシリコン又はメタライゼーション層の上にフォトレジスト層を積層するステップと、
その後、一群の隣接するダイのフィールドを指定するステップと、ステッパ・カメラ・レンズのシャッタ・ブレードの開口を調整することなく、前記フォトレジスト層を放射に露光させ、前記ダイ領域の中央部分にあり前記複数のダイを形成するように前記フィールドにより指定されたエリアの上にマスクを定義するステップとを、与えられたフィールドに適合するすべてのダイが露光されるまで行うステップと、
その後、前記ステッパ・カメラ・レンズのシャッタ・ブレードの開口を、前記ダイ領域のエッジ・ダイの部分及び部分的なダイのために指定された前記周辺領域の特定の一部分が印刷されるように、調整するステップと、前記フォトレジスト層を放射に露光させ、前記表面の、前記ダイ領域の前記エッジ・ダイの部分及び前記周辺領域の前記特定の一部分において同時に前記マスクを定義するステップとを、すべての前記エッジ・ダイと前記周辺領域上のすべての前記特定の一部分が露光されるまで行うステップと、
前記周辺領域における前記フォトレジストのマスクされていない部分の下にある前記ポリシリコン又はメタライゼーション層を前記表面の前記ダイ領域と共にエッチングして、前記周辺領域上の物質の堆積を制限し、よって、前記マスクされている部分の下に金属接点領域を形成するステップと、
を含むことを特徴とする方法。 - 請求項1記載の方法において、前記ダイ領域の中央部分における前記フォトレジスト層を露光させるステップは、全体のフィールドを光源に同時に露光して前記マスクのイメージを印刷するステップを含み、前記フィールドは、4又は9のダイの集合のためのパターンであることを特徴とする方法。
- 請求項1記載の方法において、
フォトレジストの前記パターニングされた層を除去するステップと、
前記表面の前記ダイ領域と前記周辺領域との上に誘電層を積層するステップと、
前記誘電層を積層するステップの後に、前記ウエハ表面に化学的機械的研磨を施して前記誘電層を平坦化することにより、前記誘電層の前記ウエハ表面に対する高さが、前記ダイ領域と前記周辺領域とに亘って実質的に等しくなるようにするステップと、
前記誘電層を放射に露光して前記ダイ領域にマスクを定義するステップと、
前記誘電層を放射に露光して前記周辺領域に前記マスクを定義するステップと、
前記周辺領域における前記誘電層のマスクされていない部分の下にあるエリアを、前記表面の前記ダイ領域と共にエッチングして前記周辺領域上の物質の堆積を制限し、よって、前記金属接点領域まで延長するバイアを形成するステップと、
を更に含むことを特徴とする方法。 - 請求項3記載の方法において、
前記ウエハの前記表面の上に導電層を積層することにより、前記導電層の一部分が前記バイアの内部に積層して導電性プラグを形成するステップと、
前記導電層を積層するステップの後に、前記ウエハ表面に化学的機械的研磨を施して前記ダイ領域及び前記周辺領域のオープン・エリアにおける前記導電層を実質的に除去することにより、ストリンガが形成されないようにするステップと、
を更に含むことを特徴とする方法。 - 請求項4記載の方法において、前記導電層はタングステン又はアルミニウムを含むことを特徴とする方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/771,472 US5960305A (en) | 1996-12-23 | 1996-12-23 | Method to improve uniformity/planarity on the edge die and also remove the tungsten stringers from wafer chemi-mechanical polishing |
US771472 | 1996-12-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10214810A JPH10214810A (ja) | 1998-08-11 |
JP4620189B2 true JP4620189B2 (ja) | 2011-01-26 |
Family
ID=25091930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35561697A Expired - Lifetime JP4620189B2 (ja) | 1996-12-23 | 1997-12-24 | エッジ・ダイ上の一様性及び平坦性を改善しウエハのcmpに起因するタングステン・ストリンガを除去する新規な方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5960305A (ja) |
JP (1) | JP4620189B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3137051B2 (ja) * | 1997-10-08 | 2001-02-19 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP3353740B2 (ja) * | 1999-04-21 | 2002-12-03 | 日本電気株式会社 | 半導体装置の製造方法 |
US6309900B1 (en) | 2000-01-11 | 2001-10-30 | Agere Systems Guardian Corp. | Test structures for testing planarization systems and methods for using same |
JP2002367897A (ja) * | 2001-06-11 | 2002-12-20 | Denso Corp | 半導体装置の製造方法 |
US6812550B1 (en) * | 2003-11-03 | 2004-11-02 | Advanced Micro Devices, Inc. | Wafer pattern variation of integrated circuit fabrication |
US7374866B2 (en) * | 2004-10-08 | 2008-05-20 | Texas Instruments Incorporated | System and method for exposure of partial edge die |
US20070048668A1 (en) * | 2005-08-25 | 2007-03-01 | International Business Machines Corporation | Wafer edge patterning in semiconductor structure fabrication |
JP2007165347A (ja) * | 2005-12-09 | 2007-06-28 | Fujitsu Ltd | 半導体装置の製造方法、ウェハおよびウェハの製造方法 |
JP2007208212A (ja) * | 2006-02-06 | 2007-08-16 | Fujitsu Ltd | 半導体装置の製造方法 |
KR100753542B1 (ko) * | 2006-04-19 | 2007-08-30 | 삼성전자주식회사 | 수지 조성물, 이를 이용한 패턴 형성 방법 및 커패시터형성 방법 |
US9529275B2 (en) * | 2007-02-21 | 2016-12-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lithography scanner throughput |
JP5210052B2 (ja) * | 2008-06-02 | 2013-06-12 | ルネサスエレクトロニクス株式会社 | 半導体デバイスの製造方法 |
Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62195119A (ja) * | 1986-02-21 | 1987-08-27 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
JPH0370119A (ja) * | 1989-08-09 | 1991-03-26 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH0384921A (ja) * | 1989-08-29 | 1991-04-10 | Hitachi Ltd | 半導体ウエハの露光方法 |
JPH04101146A (ja) * | 1990-08-21 | 1992-04-02 | Dainippon Printing Co Ltd | フォトマスク及びレジストパターン形成方法 |
JPH04291914A (ja) * | 1991-03-20 | 1992-10-16 | Ushio Inc | ウエハ上の不要レジスト露光方法 |
JPH05114537A (ja) * | 1991-10-24 | 1993-05-07 | Fuji Electric Co Ltd | 半導体集積回路の製造方法 |
JPH05217834A (ja) * | 1992-01-31 | 1993-08-27 | Sharp Corp | マスク上のlsiチップレイアウト方法 |
JPH065508A (ja) * | 1992-06-24 | 1994-01-14 | Nec Corp | 半導体の製造装置 |
JPH0620903A (ja) * | 1992-07-01 | 1994-01-28 | Seiko Epson Corp | 半導体装置の製造方法 |
JPH0645287A (ja) * | 1992-07-21 | 1994-02-18 | Sony Corp | 半導体装置の製造方法および露光装置 |
JPH07294720A (ja) * | 1994-04-28 | 1995-11-10 | Toppan Printing Co Ltd | カラーフィルタ中間製造体及びカラーフィルタの製造方法 |
JPH08213344A (ja) * | 1995-02-03 | 1996-08-20 | Nec Corp | 半導体製造装置および製造方法 |
JPH09232259A (ja) * | 1996-02-20 | 1997-09-05 | Motorola Inc | 半導体層を平坦化する方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4816895A (en) * | 1986-03-06 | 1989-03-28 | Nec Corporation | Integrated circuit device with an improved interconnection line |
US5459340A (en) * | 1989-10-03 | 1995-10-17 | Trw Inc. | Adaptive configurable gate array |
KR960001176B1 (ko) * | 1992-12-02 | 1996-01-19 | 현대전자산업주식회사 | 반도체 접속장치 및 그 제조방법 |
US5328553A (en) * | 1993-02-02 | 1994-07-12 | Motorola Inc. | Method for fabricating a semiconductor device having a planar surface |
US5453583A (en) * | 1993-05-05 | 1995-09-26 | Lsi Logic Corporation | Interior bond pad arrangements for alleviating thermal stresses |
JPH07201864A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 突起電極形成方法 |
US5366911A (en) * | 1994-05-11 | 1994-11-22 | United Microelectronics Corporation | VLSI process with global planarization |
US5726099A (en) * | 1995-11-07 | 1998-03-10 | International Business Machines Corporation | Method of chemically mechanically polishing an electronic component using a non-selective ammonium persulfate slurry |
-
1996
- 1996-12-23 US US08/771,472 patent/US5960305A/en not_active Expired - Lifetime
-
1997
- 1997-12-24 JP JP35561697A patent/JP4620189B2/ja not_active Expired - Lifetime
Patent Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62195119A (ja) * | 1986-02-21 | 1987-08-27 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
JPH0370119A (ja) * | 1989-08-09 | 1991-03-26 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH0384921A (ja) * | 1989-08-29 | 1991-04-10 | Hitachi Ltd | 半導体ウエハの露光方法 |
JPH04101146A (ja) * | 1990-08-21 | 1992-04-02 | Dainippon Printing Co Ltd | フォトマスク及びレジストパターン形成方法 |
JPH04291914A (ja) * | 1991-03-20 | 1992-10-16 | Ushio Inc | ウエハ上の不要レジスト露光方法 |
JPH05114537A (ja) * | 1991-10-24 | 1993-05-07 | Fuji Electric Co Ltd | 半導体集積回路の製造方法 |
JPH05217834A (ja) * | 1992-01-31 | 1993-08-27 | Sharp Corp | マスク上のlsiチップレイアウト方法 |
JPH065508A (ja) * | 1992-06-24 | 1994-01-14 | Nec Corp | 半導体の製造装置 |
JPH0620903A (ja) * | 1992-07-01 | 1994-01-28 | Seiko Epson Corp | 半導体装置の製造方法 |
JPH0645287A (ja) * | 1992-07-21 | 1994-02-18 | Sony Corp | 半導体装置の製造方法および露光装置 |
JPH07294720A (ja) * | 1994-04-28 | 1995-11-10 | Toppan Printing Co Ltd | カラーフィルタ中間製造体及びカラーフィルタの製造方法 |
JPH08213344A (ja) * | 1995-02-03 | 1996-08-20 | Nec Corp | 半導体製造装置および製造方法 |
JPH09232259A (ja) * | 1996-02-20 | 1997-09-05 | Motorola Inc | 半導体層を平坦化する方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH10214810A (ja) | 1998-08-11 |
US5960305A (en) | 1999-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6043133A (en) | Method of photo alignment for shallow trench isolation chemical-mechanical polishing | |
US5401691A (en) | Method of fabrication an inverse open frame alignment mark | |
US5627110A (en) | Method for eliminating window mask process in the fabrication of a semiconductor wafer when chemical-mechanical polish planarization is used | |
US5503962A (en) | Chemical-mechanical alignment mark and method of fabrication | |
US6049137A (en) | Readable alignment mark structure formed using enhanced chemical mechanical polishing | |
US5780187A (en) | Repair of reflective photomask used in semiconductor process | |
US8003538B2 (en) | Method for producing a structure on the surface of a substrate | |
JP4620189B2 (ja) | エッジ・ダイ上の一様性及び平坦性を改善しウエハのcmpに起因するタングステン・ストリンガを除去する新規な方法 | |
TW201740464A (zh) | 使用選擇性沉積之金屬與介層洞的自行對準 | |
EP0854508A2 (en) | Method of forming contact structure | |
TW201039388A (en) | Method for fabricating patterns on a wafer through an exposure process | |
KR100901054B1 (ko) | 반도체 소자 및 반도체 소자의 제조 방법 | |
JP2001274063A (ja) | 半導体装置の製造方法 | |
JP5373635B2 (ja) | 半導体装置の製造方法 | |
JP2005045160A (ja) | 露光方法 | |
US6444371B1 (en) | Prevention of die loss to chemical mechanical polishing | |
JP2001044105A (ja) | 半導体装置の製造方法 | |
US6630408B1 (en) | Self alignment process to fabricate attenuated shifting mask with chrome border | |
US20080160779A1 (en) | By-die-exposure for patterning of holes in edge die | |
JPH11233411A (ja) | 半導体装置の製造方法 | |
US6071653A (en) | Method for fabricating a photomask | |
US20070069387A1 (en) | Semiconductor device and method of forming the same | |
JP2000243697A (ja) | 露光方法およびそれに用いられるマスクの製造方法 | |
JP4342202B2 (ja) | アライメントマークの形成方法およびそれを用いた半導体装置の製造方法 | |
JP3478226B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070925 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20071225 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071228 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080325 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080702 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081030 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081218 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090501 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100318 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100324 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100907 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101028 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131105 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |