JPH0370119A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0370119A JPH0370119A JP1205982A JP20598289A JPH0370119A JP H0370119 A JPH0370119 A JP H0370119A JP 1205982 A JP1205982 A JP 1205982A JP 20598289 A JP20598289 A JP 20598289A JP H0370119 A JPH0370119 A JP H0370119A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 230000002093 peripheral effect Effects 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 35
- 230000002950 deficient Effects 0.000 abstract description 8
- 239000000428 dust Substances 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000007796 conventional method Methods 0.000 description 6
- 238000013101 initial test Methods 0.000 description 3
- 230000007261 regionalization Effects 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特に半導体基板上に複数の層の
チップパターンを重ねて焼付ける方法の改良に関し、 高信頼度を有する半導体チップが高収率で且つ露光処理
時間の大幅な増大を招かずに形成できるチップ露光方法
の提供を目的とし、 一半導体基板上に複数個のチップパターンを複数の層重
ねて焼付ける露光工程を有する半導体装置の製造方法に
おいて、前記露光工程が、1層を除く前記複数の層に、
複数個のチップを第1の露光単位とし、該半導体基板の
少なくとも周辺部を所定の幅で除いた内部領域の全面を
覆うようにチップパターンを焼付ける工程と、前記1層
のみ、前記第1の露光単位より少ないチップ数を第2の
露光単位とし、該半導体基板の該内部領域内のみにチッ
プパターンを焼付る工程とを含んで構成される。
チップパターンを重ねて焼付ける方法の改良に関し、 高信頼度を有する半導体チップが高収率で且つ露光処理
時間の大幅な増大を招かずに形成できるチップ露光方法
の提供を目的とし、 一半導体基板上に複数個のチップパターンを複数の層重
ねて焼付ける露光工程を有する半導体装置の製造方法に
おいて、前記露光工程が、1層を除く前記複数の層に、
複数個のチップを第1の露光単位とし、該半導体基板の
少なくとも周辺部を所定の幅で除いた内部領域の全面を
覆うようにチップパターンを焼付ける工程と、前記1層
のみ、前記第1の露光単位より少ないチップ数を第2の
露光単位とし、該半導体基板の該内部領域内のみにチッ
プパターンを焼付る工程とを含んで構成される。
〔産業上の利用分野]
本発明は半導体装置の製造方法、特に半導体基板上に複
数の層のチップパターンを重ねて焼付る方法の改良に関
する。
数の層のチップパターンを重ねて焼付る方法の改良に関
する。
近年、半導体装置の高集積化に伴って、微小な疵やごみ
に起因する信頼性低下の問題が顕在化している。
に起因する信頼性低下の問題が顕在化している。
これは半導体装置製造に際してのウェーハプロセスにお
いて、ウェーハ保持のための爪等に接触するために疵や
ごみがつき易いウェーハの周辺部に形威されるチップが
、初期特性のみの試験によって良品として用いられるこ
とに原因がある。
いて、ウェーハ保持のための爪等に接触するために疵や
ごみがつき易いウェーハの周辺部に形威されるチップが
、初期特性のみの試験によって良品として用いられるこ
とに原因がある。
そこでウェーハ周辺部のチップを予め、正常動作をせず
、初期試験で良品として判定されないようなチップとし
て形成する必要がある。
、初期試験で良品として判定されないようなチップとし
て形成する必要がある。
〔従来の技術]
そこでウェーハ周辺部に形成されるチップを明らかに不
良と判定されるチップに形成するために従来は、ウェー
ハの前記疵やごみのつき易い数mm程度の幅の周辺部を
除いた内部領域のみにチップパターンの焼付けを行い、
周辺部にはチップパターンを焼付けない方法が用いられ
ていた。
良と判定されるチップに形成するために従来は、ウェー
ハの前記疵やごみのつき易い数mm程度の幅の周辺部を
除いた内部領域のみにチップパターンの焼付けを行い、
周辺部にはチップパターンを焼付けない方法が用いられ
ていた。
この思想に基づいて縮小投影露光によるチップ露光に際
して従来量われていた第1の方法は、第3図の模式平面
図に示すように、同図(a)の如く複数個のチップ例え
ば2X2=4個のチップlを一露光単位2として同図(
b)に示すようにステップ露光にまりウェーハ3の前記
幅を有する周辺部4を除いた内部領域5内のみに順次焼
付ける方法であった。
して従来量われていた第1の方法は、第3図の模式平面
図に示すように、同図(a)の如く複数個のチップ例え
ば2X2=4個のチップlを一露光単位2として同図(
b)に示すようにステップ露光にまりウェーハ3の前記
幅を有する周辺部4を除いた内部領域5内のみに順次焼
付ける方法であった。
また第2の方法は第4図の模式平面図に示すように、同
図(a)の如く1個のチップlを一露光単位102とし
て同図い)に示すようにステップ露光にまりウェーハ3
の周辺部4を除いた内部領域5内のみに順次焼付ける方
法であった。
図(a)の如く1個のチップlを一露光単位102とし
て同図い)に示すようにステップ露光にまりウェーハ3
の周辺部4を除いた内部領域5内のみに順次焼付ける方
法であった。
しかし上記従来の第1の方法によると、第3図に見られ
るように一露光単位2の面積が大きいためにチップを形
威し得る内部領域4内に斜線を付して示すようなチップ
露光がなされない広い面積の不使用領域6が残留し、チ
ップの収率が大幅に低下するという問題があった。
るように一露光単位2の面積が大きいためにチップを形
威し得る内部領域4内に斜線を付して示すようなチップ
露光がなされない広い面積の不使用領域6が残留し、チ
ップの収率が大幅に低下するという問題があった。
また、従来の第2の方法によると、第4図に示されるよ
うに、−露光単位102が1個のチップlで一露光単位
102の面積が小さいためにウェーハ内部領域5の斜線
を付して示す不使用領域6は減少しチップ収率は大幅に
向上するが、露光ステップが大幅に増大し、これに伴っ
て露光処理時間が長汀いて露光装置の能力低下を招くと
いう問題があった。
うに、−露光単位102が1個のチップlで一露光単位
102の面積が小さいためにウェーハ内部領域5の斜線
を付して示す不使用領域6は減少しチップ収率は大幅に
向上するが、露光ステップが大幅に増大し、これに伴っ
て露光処理時間が長汀いて露光装置の能力低下を招くと
いう問題があった。
そこで本発明は、従来量等の高信頼度を有するチップが
高収率で且つ露光処理時間の大幅な増大を招かずに形成
できるチップ露光方法の提供を目的とする。
高収率で且つ露光処理時間の大幅な増大を招かずに形成
できるチップ露光方法の提供を目的とする。
上記課題は、一半導体基板上に複数個のチップパターン
を複数の層重ねて焼付ける露光工程を有する半導体装置
の製造方法において、前記露光工程が、1層を除く前記
複数の層に、複数個のチップを第1の露光単位とし、該
半導体基板の少なくとも周辺部を所定の幅で除いた内部
領域の全面を覆うようにチップパターンを焼付ける工程
と、前記INのみ、前記第1の露光単位より少ないチッ
プ数を第2の露光単位とし、該半導体基板い該内部領域
内のみにチップパターンを焼付る工程とを含む本発明に
よる半導体装置の製造方法によって解決される。
を複数の層重ねて焼付ける露光工程を有する半導体装置
の製造方法において、前記露光工程が、1層を除く前記
複数の層に、複数個のチップを第1の露光単位とし、該
半導体基板の少なくとも周辺部を所定の幅で除いた内部
領域の全面を覆うようにチップパターンを焼付ける工程
と、前記INのみ、前記第1の露光単位より少ないチッ
プ数を第2の露光単位とし、該半導体基板い該内部領域
内のみにチップパターンを焼付る工程とを含む本発明に
よる半導体装置の製造方法によって解決される。
即ち本発明の方法は、半導体基板上に複数の層のチップ
パターンを重ねて露光する複数の露光工程の中、1層を
除く総ての層の露光は複数個のチップを第1の露光単位
として少ない露光ステップで半導体基板の全面を覆う範
囲にチップバターンの焼付けを行い、1層のみを、疵や
ごみのつき易い半導体基板の周辺部を除いた領域に、上
記第1の露光単位より少ないチップ数例えば1個のチッ
プを第2の露光単位としてチップパターンの焼付けを行
う。
パターンを重ねて露光する複数の露光工程の中、1層を
除く総ての層の露光は複数個のチップを第1の露光単位
として少ない露光ステップで半導体基板の全面を覆う範
囲にチップバターンの焼付けを行い、1層のみを、疵や
ごみのつき易い半導体基板の周辺部を除いた領域に、上
記第1の露光単位より少ないチップ数例えば1個のチッ
プを第2の露光単位としてチップパターンの焼付けを行
う。
これによって、第2の露光単位によるパターンの焼付け
がなされなかった半導体基板周辺部のチップは正常動作
をしない明らかに不良と判定されるチップとなり、初期
特性が良品として得られるチップの信頼度は向上する。
がなされなかった半導体基板周辺部のチップは正常動作
をしない明らかに不良と判定されるチップとなり、初期
特性が良品として得られるチップの信頼度は向上する。
そして、良品として得られるチップ数は、半導体基板の
周辺部を除いた領域内に少ないチップ数例えば1個のチ
ップを露光単位として焼付けられる数だけ取得されるの
で、チップ収率は従来の第1の方法に比べて大幅に向上
する。
周辺部を除いた領域内に少ないチップ数例えば1個のチ
ップを露光単位として焼付けられる数だけ取得されるの
で、チップ収率は従来の第1の方法に比べて大幅に向上
する。
また、1層を除く総ての層がチップ数の多い露光単位で
露光され、1層のみが少ないチップ数例えば1個のチッ
プを露光単位として露光されるので、全層が少ない例え
ば1個のチップを露光単位として露光される従来の第2
の方法に比べて露光ステップは大幅に減少し、また従来
の第1の方法に比べても露光ステップの増加は僅かとな
り、露光時間の短縮が図れる。
露光され、1層のみが少ないチップ数例えば1個のチッ
プを露光単位として露光されるので、全層が少ない例え
ば1個のチップを露光単位として露光される従来の第2
の方法に比べて露光ステップは大幅に減少し、また従来
の第1の方法に比べても露光ステップの増加は僅かとな
り、露光時間の短縮が図れる。
以下本発明を、図示実施例により具体的に説明する。
第1図は本発明の方法の一実施例の工程平面図で(a)
は第1の露光、い)は第2の露光、第2図は本発明の他
の実施例に用いるマスクの模式平面図で(a)は第1の
露光用マスク、(ハ)は第2の露光用マスクである。
は第1の露光、い)は第2の露光、第2図は本発明の他
の実施例に用いるマスクの模式平面図で(a)は第1の
露光用マスク、(ハ)は第2の露光用マスクである。
全図を通じ同一対象物は同一符合で示す。
縮小投影露光方法を用いてパターンの転写がなされる半
導体装置の製造方法においては、ステッパを用いて半導
体基板上に複数個のチップパターンを直接縮小投影して
順次焼付けて行く工程を、例えば拡散領域パターンの形
成、コンタクト窓の形成、配線パターンの形成等を含む
14〜15層以上の層について重ねて行うことによって
半導体チップが形成される。
導体装置の製造方法においては、ステッパを用いて半導
体基板上に複数個のチップパターンを直接縮小投影して
順次焼付けて行く工程を、例えば拡散領域パターンの形
成、コンタクト窓の形成、配線パターンの形成等を含む
14〜15層以上の層について重ねて行うことによって
半導体チップが形成される。
この方法に本発明を適用する際には、上記複数の層の露
光の中、例えば配線パターンを形成するための1Nのみ
を除いて他の総ての層の露光は、第1図(a)に示すよ
うに、例えば2×2即ち4個のチップ■を第1の露光単
位2として半導体基Fi3の疵やごみのつき易い幅数間
程度の周辺部4を除いた内部領域5の全面を覆う領域に
、チップパターンの縮小投影露光を順次第1のステップ
露光により行う。
光の中、例えば配線パターンを形成するための1Nのみ
を除いて他の総ての層の露光は、第1図(a)に示すよ
うに、例えば2×2即ち4個のチップ■を第1の露光単
位2として半導体基Fi3の疵やごみのつき易い幅数間
程度の周辺部4を除いた内部領域5の全面を覆う領域に
、チップパターンの縮小投影露光を順次第1のステップ
露光により行う。
そして上記第1のステップ露光から除かれた前記配線パ
ターンを形成する一層の露光を、第1図(b)に示すよ
うに例えば1個のチップを第2の露光単位として、半導
体基板3の前記内部領域5内のみに、前記露光パターン
に重ねて、順次チップパターンの縮小投影露光による第
2のステップ露光により行う。
ターンを形成する一層の露光を、第1図(b)に示すよ
うに例えば1個のチップを第2の露光単位として、半導
体基板3の前記内部領域5内のみに、前記露光パターン
に重ねて、順次チップパターンの縮小投影露光による第
2のステップ露光により行う。
上記露光方法によれば、第2の露光により配線パターン
の焼付けがなされたチップ、即ち第1の露光で上記配線
パターン以外の総ての層のパターン焼付けがなされ、且
つ上記第2の露光により更に配線パターンの焼付けがな
されたチップは良品チップとなり、疵やごみのつき易い
基板周辺部4の第2の露光がなされなかったチップは配
線パターンが形成されないので正規の動作をせず明らか
に不良と判定されるチップとなる。従って初期試験で良
品と判定されるチップの信頼度は従来方法と同様に向上
する。
の焼付けがなされたチップ、即ち第1の露光で上記配線
パターン以外の総ての層のパターン焼付けがなされ、且
つ上記第2の露光により更に配線パターンの焼付けがな
されたチップは良品チップとなり、疵やごみのつき易い
基板周辺部4の第2の露光がなされなかったチップは配
線パターンが形成されないので正規の動作をせず明らか
に不良と判定されるチップとなる。従って初期試験で良
品と判定されるチップの信頼度は従来方法と同様に向上
する。
また、配線パターンの露光以外の総ての層の露光は4チ
ツプを露光単位とする第1のステップ露光により少ない
ステップ数でなされ、配線パターン露光の1層のみが露
光ステップの多い1チツプを露光単位とした第2のステ
ップ露光でなされるために、全層がlチップを露光単位
とするステップ露光で露光がなされる従来の第2の露光
方法よりは露光ステップが大幅に減少し、露光時間が大
幅に短縮される。また全層を例えば4チツプを露光単位
としてステップ露光により行っていた従来の第1の露光
方法に比べても、1チップ単位の露光が一層のみである
ので、それ程大きな露光時間の増加は生じない。
ツプを露光単位とする第1のステップ露光により少ない
ステップ数でなされ、配線パターン露光の1層のみが露
光ステップの多い1チツプを露光単位とした第2のステ
ップ露光でなされるために、全層がlチップを露光単位
とするステップ露光で露光がなされる従来の第2の露光
方法よりは露光ステップが大幅に減少し、露光時間が大
幅に短縮される。また全層を例えば4チツプを露光単位
としてステップ露光により行っていた従来の第1の露光
方法に比べても、1チップ単位の露光が一層のみである
ので、それ程大きな露光時間の増加は生じない。
更にまた、1チツプを露光単位として第2の露光がなさ
れたチップは総て良品チップとなるので、全層1チップ
単位で露光を行った従来の第2の方法と同様の高収率が
得られる。
れたチップは総て良品チップとなるので、全層1チップ
単位で露光を行った従来の第2の方法と同様の高収率が
得られる。
なお上記縮小投影露光における第1、第2の露光の単位
チップ数は、上記実施例の数に限定されるものではない
。
チップ数は、上記実施例の数に限定されるものではない
。
本発明の方法は、複数層のマスクを用い等倍の露光によ
ってチップパターンの形成がなされる場合にも適用され
る。
ってチップパターンの形成がなされる場合にも適用され
る。
第2図はその際用いられるマスクを示したもので、(a
)は上記実施例同様例えば配線パターンを焼付けるIN
のマスクのみを除く他の総ての層に用いる第1の露光用
マスクを示し、この第1の露光用マスク7のチップパタ
ーンは、前記実施例における第1の露光と同様に、半導
体基板3の疵やごみがつき易い周辺部4を除いた内部領
域5の全面を完全に覆うように、4個のチップ1を一露
光単位2とし、縮小投影によるステップ露光により焼付
げられる。そして例えば配線パターンを焼付けるための
1層のマスクである第2の露光用マスク8のみは、同図
い)に示すように、前記実施例における第2の露光と同
様に、半導体基Fi3の前記内部領域5内のみに、前記
実施例と同様に1個のチップ1を露光単位102として
チップパターンが、上記第1の露光用マスク7における
配列ピッチと等しい配列ピッチで、投影露光によるステ
ップ露光によって焼付けられる。
)は上記実施例同様例えば配線パターンを焼付けるIN
のマスクのみを除く他の総ての層に用いる第1の露光用
マスクを示し、この第1の露光用マスク7のチップパタ
ーンは、前記実施例における第1の露光と同様に、半導
体基板3の疵やごみがつき易い周辺部4を除いた内部領
域5の全面を完全に覆うように、4個のチップ1を一露
光単位2とし、縮小投影によるステップ露光により焼付
げられる。そして例えば配線パターンを焼付けるための
1層のマスクである第2の露光用マスク8のみは、同図
い)に示すように、前記実施例における第2の露光と同
様に、半導体基Fi3の前記内部領域5内のみに、前記
実施例と同様に1個のチップ1を露光単位102として
チップパターンが、上記第1の露光用マスク7における
配列ピッチと等しい配列ピッチで、投影露光によるステ
ップ露光によって焼付けられる。
これらのマスクを用いて例えば密着露光により半導体基
板上にチップパターンを形成する際には、配線パターン
の焼付のみを除いて他の層のパターン焼付けは総て第1
のマスク7を用いて行い、配線パターンの焼付けのみ第
2のマスク8を用いて行う。
板上にチップパターンを形成する際には、配線パターン
の焼付のみを除いて他の層のパターン焼付けは総て第1
のマスク7を用いて行い、配線パターンの焼付けのみ第
2のマスク8を用いて行う。
これにより、前記第1の実施例同様に、第1のマスク7
によるパターン焼付けと第2のマスク8によるパターン
焼付けが共になされたチップのみが良品チップとなり、
第2のマスク8によるパターン焼付けがなされなかった
半導体基板3の周辺部4を含むチップは完全動作をしな
い不良チップとなるので、初期試験で合格したチップの
信頼度の向上が図れる。
によるパターン焼付けと第2のマスク8によるパターン
焼付けが共になされたチップのみが良品チップとなり、
第2のマスク8によるパターン焼付けがなされなかった
半導体基板3の周辺部4を含むチップは完全動作をしな
い不良チップとなるので、初期試験で合格したチップの
信頼度の向上が図れる。
また良品チップを決める第2のマスク8のチップ配置が
、半導体基板3の内部領域5内に1個のチップlを露光
単位102として配置されるのでチップの配置効率が高
まり、チップの収率が向上する。
、半導体基板3の内部領域5内に1個のチップlを露光
単位102として配置されるのでチップの配置効率が高
まり、チップの収率が向上する。
そしてこの方法によると、半導体基板上に直に投影露光
によるステップ露光を行う場合と同様に、チップの収率
を向上させながら、複数層の露光用マスクにチップパタ
ーンを焼付けるための総ステツプ露光数を大幅に減少で
きるので、マスクコストの低減が図れる。
によるステップ露光を行う場合と同様に、チップの収率
を向上させながら、複数層の露光用マスクにチップパタ
ーンを焼付けるための総ステツプ露光数を大幅に減少で
きるので、マスクコストの低減が図れる。
以上説明のように本発明によれば、一半導体基板上にチ
ップパターンを複数層重ねて焼付ける露光工程により形
成される半導体チップの信頼度及び収率が向上し、且つ
露光時間の短縮が図れる。
ップパターンを複数層重ねて焼付ける露光工程により形
成される半導体チップの信頼度及び収率が向上し、且つ
露光時間の短縮が図れる。
従って本発明は半導体装置の歩留り及び信頼性の向上及
び製造コストの低減に有効である。
び製造コストの低減に有効である。
またマスクコストの低減も図れる。
第1図は本発明の方法の一実施例の工程平面図で、(a
)は第1の露光、0))は第2の露光、第2図は本発明
の他の実施例に用いるマスクの模式平面図で、(a)は
第1の露光用マスク、(b)は第2の露光用マスク、 第3図は従来の第1の方法の工程平面図、第4図は従来
の第2の方法の工程平面図である。 図において、 1はチップ、 2及び102は露光単位、 3は半導体基板、 4は周辺部、 5は内部領域、 6は不使用領域、 7は第1の露光用マスク、 8は第2の露光用マスク を示す。 (0,)男1の蕗尤用マスク ネ紀叩rM小軛堀膚°)に刊−・bマズりの糧式゛間第
2 図 (Q)第 の偶t (b) 第2 の 露光 本発明のろ這の一実施例の工程平面凹 vJl 図 す霞tの状姓 第 図 す、瞥児の法規 従来の第2のつ活の工程平面図 第4図
)は第1の露光、0))は第2の露光、第2図は本発明
の他の実施例に用いるマスクの模式平面図で、(a)は
第1の露光用マスク、(b)は第2の露光用マスク、 第3図は従来の第1の方法の工程平面図、第4図は従来
の第2の方法の工程平面図である。 図において、 1はチップ、 2及び102は露光単位、 3は半導体基板、 4は周辺部、 5は内部領域、 6は不使用領域、 7は第1の露光用マスク、 8は第2の露光用マスク を示す。 (0,)男1の蕗尤用マスク ネ紀叩rM小軛堀膚°)に刊−・bマズりの糧式゛間第
2 図 (Q)第 の偶t (b) 第2 の 露光 本発明のろ這の一実施例の工程平面凹 vJl 図 す霞tの状姓 第 図 す、瞥児の法規 従来の第2のつ活の工程平面図 第4図
Claims (3)
- (1)一半導体基板上に複数個のチップパターンを複数
の層重ねて焼付ける露光工程を有する半導体装置の製造
方法において、 前記露光工程が、 1層を除く前記複数の層に、複数個のチップを第1の露
光単位とし、該半導体基板の少なくとも周辺部を所定の
幅で除いた内部領域の全面を覆うようにチップパターン
を焼付ける工程と、 前記1層のみ、前記第1の露光単位より少ないチップ数
を第2の露光単位とし、該半導体基板の該内部領域内の
みにチップパターンを焼付る工程と を含むことを特徴とする半導体装置の製造方法。 - (2)上記複数の層の焼付が、縮小投影によるステップ
露光によってなされることを特徴とする請求項1記載の
半導体装置の製造方法。 - (3)上記複数の層の焼付が、マスクを介し等倍の露光
でなされることを特徴とする請求項1記載の半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1205982A JP2586144B2 (ja) | 1989-08-09 | 1989-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1205982A JP2586144B2 (ja) | 1989-08-09 | 1989-08-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0370119A true JPH0370119A (ja) | 1991-03-26 |
JP2586144B2 JP2586144B2 (ja) | 1997-02-26 |
Family
ID=16515941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1205982A Expired - Lifetime JP2586144B2 (ja) | 1989-08-09 | 1989-08-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
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1989
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JP2586144B2 (ja) | 1997-02-26 |
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