JPS62195119A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62195119A JPS62195119A JP61036808A JP3680886A JPS62195119A JP S62195119 A JPS62195119 A JP S62195119A JP 61036808 A JP61036808 A JP 61036808A JP 3680886 A JP3680886 A JP 3680886A JP S62195119 A JPS62195119 A JP S62195119A
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- Japan
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- projected
- resist
- sections
- semiconductor
- mask
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
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- 238000005468 ion implantation Methods 0.000 claims description 12
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- 229910052785 arsenic Inorganic materials 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、縮小投影型露光装置を用いてマスク像を半導
体板面のレジストに投影、露光する工程を繰返し、現像
によって半導体板面にレジストパターンを形成したのち
そのレジストパターンをマスクとしてイオン注入を行う
半導体装置の製造方法に関する。 ；）。、６やｔ、、ｒｔｎ□ル ジストマスクを用いるイオン注入工程においては、イオ
ン衝撃により半導体板の温度が上昇し、レジストの変形
、はがれあるいは黒化などが発生しやすい、特に高ドー
ズ量のイオン注入の場合にこのような異常が生じやすい
。イオン注入後の顕ｍ鏡観察によれば、レジストパター
ンのうち比較的レジスト面積の広い部分に上記のような
異常の発生が多く見られた。ひ素の注入の場合は、レジ
ストが黒色小片に粉砕され、著しい不具合が生じること
がわかった。対策としてイオン注入の際、半導体板から
の熱を分散させる工夫がなされているが、必ずしも十分
な効果が得られない。
体板面のレジストに投影、露光する工程を繰返し、現像
によって半導体板面にレジストパターンを形成したのち
そのレジストパターンをマスクとしてイオン注入を行う
半導体装置の製造方法に関する。 ；）。、６やｔ、、ｒｔｎ□ル ジストマスクを用いるイオン注入工程においては、イオ
ン衝撃により半導体板の温度が上昇し、レジストの変形
、はがれあるいは黒化などが発生しやすい、特に高ドー
ズ量のイオン注入の場合にこのような異常が生じやすい
。イオン注入後の顕ｍ鏡観察によれば、レジストパター
ンのうち比較的レジスト面積の広い部分に上記のような
異常の発生が多く見られた。ひ素の注入の場合は、レジ
ストが黒色小片に粉砕され、著しい不具合が生じること
がわかった。対策としてイオン注入の際、半導体板から
の熱を分散させる工夫がなされているが、必ずしも十分
な効果が得られない。
本発明は、上述の問題を解決し、イオン注入の際にレジ
ストに異常の発生することを未然に防ぎ、安定的にイオ
ン注入工程を進行させることのできる半導体装置の製造
方法を提供することを目的とする。
ストに異常の発生することを未然に防ぎ、安定的にイオ
ン注入工程を進行させることのできる半導体装置の製造
方法を提供することを目的とする。
本発明は、レジストの変形、はがれ、黒化などの異常が
マスク像が投影されないためレジストの大きい面積の部
分の残留する半導体板周辺部に起こりやすいとの認識に
基づくもので、マスク像の投影を一部が半導体板の外周
よりはみ出す部分まで繰返すことによりマスク像未投影
の部分をなくして上記の目的を達成する。
マスク像が投影されないためレジストの大きい面積の部
分の残留する半導体板周辺部に起こりやすいとの認識に
基づくもので、マスク像の投影を一部が半導体板の外周
よりはみ出す部分まで繰返すことによりマスク像未投影
の部分をなくして上記の目的を達成する。
以下図を引用して本発明の実施例について説明する。縮
小投影型露光装置において、半導体板の区分された区域
に対して順次マスク像を投影する。 投影区域の区分は生産性を考慮して半導体板できるだけ
多（の面積が利用できるように、すなわちできるだけ多
くの数の投影ができるように行うが、第１図に実線で示
したような各投影区域１の外側に半導体板１０の面の投
影されない領域が生ずる。 本発明では第１図に破線で示した区域、すなわち投影マ
スク像の一部がかかる区域２にも付加して投影、露光を
行う。この結果、ひきつづく現像工程によって図に斜線
を引いて示したように従来投影されなかった領域にも区
域１と同様のレジストパターンの一部が形成される。こ
のようにして形成されたレジストパターンをマスクとし
てＡｓおよびＢＰ！をソースとして５ Ｘ １０” ／
ｃａｌの高いドーズ量でイオン注入を行ってもレジス
トのはがれ等の異常の発生がなかった。現像後において
ハードヘークまたは紫外線ハードベークを併用すること
により、さらに安定したイオン注入工程を実現できた。 イオン注入後レジスト灰化を行い、以後の他の工程では
外周部の区域２についてはマスク像投影を行わないこと
により、有効に使用できる部分のみ全工程が施され、半
導体板の分割により有効な半導体チップを得ることがで
きる。 【発明の効果］ 本発明によれば、半導体板の全面を覆うようにフォトマ
スクの像をレジストに投影、露光することによりレジス
トの大きい面積部分が生しなくなり、イオン注入工程に
おける異常の発生を半導体装置の生産量を犠牲にするこ
となく防止できる。 さらにレジストの大きい面積部分が生じないことにより
、灰化工程の時間短縮およびレジスト残りの防止に対し
効果がある。
小投影型露光装置において、半導体板の区分された区域
に対して順次マスク像を投影する。 投影区域の区分は生産性を考慮して半導体板できるだけ
多（の面積が利用できるように、すなわちできるだけ多
くの数の投影ができるように行うが、第１図に実線で示
したような各投影区域１の外側に半導体板１０の面の投
影されない領域が生ずる。 本発明では第１図に破線で示した区域、すなわち投影マ
スク像の一部がかかる区域２にも付加して投影、露光を
行う。この結果、ひきつづく現像工程によって図に斜線
を引いて示したように従来投影されなかった領域にも区
域１と同様のレジストパターンの一部が形成される。こ
のようにして形成されたレジストパターンをマスクとし
てＡｓおよびＢＰ！をソースとして５ Ｘ １０” ／
ｃａｌの高いドーズ量でイオン注入を行ってもレジス
トのはがれ等の異常の発生がなかった。現像後において
ハードヘークまたは紫外線ハードベークを併用すること
により、さらに安定したイオン注入工程を実現できた。 イオン注入後レジスト灰化を行い、以後の他の工程では
外周部の区域２についてはマスク像投影を行わないこと
により、有効に使用できる部分のみ全工程が施され、半
導体板の分割により有効な半導体チップを得ることがで
きる。 【発明の効果］ 本発明によれば、半導体板の全面を覆うようにフォトマ
スクの像をレジストに投影、露光することによりレジス
トの大きい面積部分が生しなくなり、イオン注入工程に
おける異常の発生を半導体装置の生産量を犠牲にするこ
となく防止できる。 さらにレジストの大きい面積部分が生じないことにより
、灰化工程の時間短縮およびレジスト残りの防止に対し
効果がある。
第１図は本発明の一実施例を説明するだめの平面図であ
る。 １０：半導体板、ｌ：フォトマスク投影区域、２＝第１
図
る。 １０：半導体板、ｌ：フォトマスク投影区域、２＝第１
図
Claims (1)
- １）縮小投影型露光装置を用いてマスク像を半導体板面
の一部区域にレジストに投影、露光する工程を半導体板
を移動して繰返し、現像によって半導体板面にレジスト
パターンを形成したのち、該レジストパターンをマスク
としてイオン注入を行う際に、マスク像の投影を一部が
半導体板の外周よりはみ出す部分まで繰返すことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036808A JPS62195119A (ja) | 1986-02-21 | 1986-02-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036808A JPS62195119A (ja) | 1986-02-21 | 1986-02-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62195119A true JPS62195119A (ja) | 1987-08-27 |
Family
ID=12480076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61036808A Pending JPS62195119A (ja) | 1986-02-21 | 1986-02-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62195119A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10214810A (ja) * | 1996-12-23 | 1998-08-11 | Lsi Logic Corp | エッジ・ダイ上の一様性及び平坦性を改善しウエハのｃｍｐに起因するタングステン・ストリンガを除去する新規な方法 |
| US8999824B2 (en) | 2013-06-25 | 2015-04-07 | Fuji Electric Co., Ltd. | Method for manufacturing semiconductor device by performing multiple ion implantation processes |
-
1986
- 1986-02-21 JP JP61036808A patent/JPS62195119A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10214810A (ja) * | 1996-12-23 | 1998-08-11 | Lsi Logic Corp | エッジ・ダイ上の一様性及び平坦性を改善しウエハのｃｍｐに起因するタングステン・ストリンガを除去する新規な方法 |
| JP4620189B2 (ja) * | 1996-12-23 | 2011-01-26 | エルエスアイ コーポレーション | エッジ・ダイ上の一様性及び平坦性を改善しウエハのｃｍｐに起因するタングステン・ストリンガを除去する新規な方法 |
| US8999824B2 (en) | 2013-06-25 | 2015-04-07 | Fuji Electric Co., Ltd. | Method for manufacturing semiconductor device by performing multiple ion implantation processes |
| US9484343B2 (en) | 2013-06-25 | 2016-11-01 | Fuji Electric Co., Ltd. | Insulated gate bipolar transistor with a free wheeling diode |
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