JP2007208212A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ウエハ外周部での被研磨層の過剰膜厚に起因する歩留まり低下を抑制する。
【解決手段】ウエハ基板内の行列状に配置された複数チップ領域を加工する半導体装置の製造方法において，ウエハ基板上全面に第１の層(20)を形成する工程と，ウエハ基板の外周から中心に向かう第１の幅(W2)を有する外周領域で第１の層(20)を除去して段差を形成する工程と，段差が形成された第１の層の上に被研磨層(22)を形成する工程と，被研磨層をＣＭＰ法により全面研磨して表面を平坦化する工程と，平坦化された被研磨層上に第２の層を形成する工程と，第２の層をリソグラフィ工程によりパターニングする工程とを有し，更に，複数チップ領域に形成される有効チップ数が最大化されるように，第１の幅(W2)を調整する。
【選択図】図５

Description

本発明は，半導体装置の製造方法に関し，特に，多層配線プロセスにおける被研磨層の平坦化を改良して製品歩留りを高めることができる半導体装置の製造方法に関する。

集積回路装置などの半導体装置の製造方法では，所定のサイズのウエハに複数行，複数列のチップを形成する。１枚のウエハ内から得られるチップ数が多いほど歩留まりが高くなりコストダウンにつながる。そのため，ウエハ内に最も多くのチップを配置できるようにチップの配置方向や位置が最適化される。

１枚のウエハから得られるチップ数に影響を与える要因の一つに，ウエハ外周部の有効チップ数がある。ウエハ外周では，外周に起因して露光用レジスト層の膜厚不均一や，エッチング不良，成長膜の膜厚不均一など様々な不良要因が存在するので，不良チップになりやすい傾向がある。そこで，ウエハ外周から所定の幅の領域は，有効にチップを得ることができない外周無効領域にされ，その外周無効領域では有効なチップは生成されない。したがって，この外周無効領域をできるだけ狭くすることが，有効チップ数の増大に寄与する。

ウエハ外周のプロセスについては，様々な提案がなされている。例えば，特許文献１では，ウエハ外周部のレジストを露光，現像により除去して，ウエハの搬送中のハンドリング時にウエハ外周部のレジストが剥離して歩留まり低下を招くのを防止している。また，特許文献２では，ウエハ外周部のレジスト膜厚の不均一をなくすために，レジストが塗布される表面をウエハ外周部で低くしておくことが提案されている。
特開平６−２１６０２５号公報 特開２００５−１２３５１５号公報

近年の半導体装置の小型化と高集積化に伴って，多層配線構造が必須となってきている。多層配線構造では，配線層を多層に積層するために層間絶縁膜を平坦に形成することが求められる。層間絶縁膜の平坦化のために，化学的機械的研磨法（Chemical Mechanical Polishing : CMP法）が用いられている。すなわち，配線層を形成する前に下地になる層間絶縁膜をＣＭＰ法により平坦化し，その上に配線層を形成し，レジスト膜を塗布し，露光・現像し，現像されたレジスト膜をマスクにして配線層をエッチングする。そして，パターンニングされた配線層上に層間絶縁膜を形成しＣＭＰ法により平坦化し，さらにその上に配線層を形成する。層間絶縁膜を平坦化することで多層配線構造が可能になる。

しかしながら，ＣＭＰ法により層間絶縁膜を平坦化する場合，ウエハ外周部で十分に研磨することができず，その研磨不足によりウエハ外周部で層間絶縁膜が過度に厚くなる場合がある。その結果，ウエハ外周部では過度に厚い層間絶縁膜上に形成された配線層のレジスト膜にデフォーカスによる露光不良が発生し，配線層のパターニングに支障をきたすことがある。そのため，ウエハ外周部での有効チップ数が減少し歩留まり低下を招いている。

そこで，本発明の目的は，ＣＭＰ法による平坦化工程でウエハ外周部が過度に厚い膜厚になることを抑制し，歩留まりを向上させた半導体装置に製造方法を提供することにある。

上記の目的を達成するために，本発明の第１の側面によれば，ウエハ基板内の行列状に配置された複数チップ領域を加工する半導体装置の製造方法において，
前記ウエハ基板上全面に第１の層を形成する工程と，
前記ウエハ基板の外周から中心に向かう第１の幅を有する外周領域で前記第１の層を除去して段差を形成する工程と，
前記段差が形成された第１の層の上に被研磨層を形成する工程と，
前記被研磨層をＣＭＰ法により全面研磨して表面を平坦化する工程と，
前記平坦化された被研磨層上に第２の層を形成する工程と，
前記第２の層をリソグラフィ工程によりパターニングする工程とを有し，
更に，前記複数チップ領域に形成される有効チップ数が最大化されるように，前記第１の幅を調整する工程を有することを特徴とする。

上記本発明の第１の側面において，好ましい態様によれば，前記第１の幅の調整工程で，前記第１の幅を有する外周領域による段差位置が，前記複数チップ領域を包含するチップ有効領域の外周より外側で且つ前記ウエハ基板の外周より内側の範囲内で，前記第１の幅を調整することを特徴とする。

上記の目的を達成するために，本発明の第２の側面によれば，ウエハ基板内の行列状に配置された複数チップ領域を加工する半導体装置の製造方法において，
前記ウエハ基板上全面に第１の配線層を形成する工程と，
前記第１の配線層をパターンニングするとともに，前記ウエハ基板の外周から中心に向かう第１の幅を有する外周領域で前記第１の配線層を除去して段差を形成する工程と，
前記段差が形成された第１の配線層の上に第１の層間絶縁膜を形成する工程と，
前記第１の層間絶縁膜をＣＭＰ法により全面研磨して表面を平坦化する工程と，
前記平坦化された第１の層間絶縁膜上に第２の配線層を形成する工程と，
前記第２の配線層をリソグラフィ工程によりパターニングするとともに，前記ウエハ基板の外周から中心に向かう前記第１の幅と異なる第２の幅を有する外周領域で前記第２の配線層を除去して段差を形成する工程と，
さらに，前記段差が形成された第２の配線層の上に第２の層間絶縁膜を形成する工程と，
前記第２の層間絶縁膜をＣＭＰ法により全面研磨して表面を平坦化する工程とを有することを特徴とする。

上記の発明の側面によれば，ウエハ外周部での被研磨層の全面研磨後の膜厚が過度に厚く残ることがなく，その上に形成する第２の層のリソグラフィ工程で露光不良によるパターン不良を抑制することができる。その結果，ウエハ外周部での有効チップの数を増やすことができる。

以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は，半導体ウエハとチップ領域との関係を示す図である。ウエハ基板ＷＦ内には複数のチップ領域ＣＨＩＰが行列状に配置される。そして，ウエハ外周部の幅Ｗ１の無効領域１２では，プロセス不良などが原因で有効なチップ領域を確保することができない。したがって，無効領域１２を除いたチップ有効領域１０内のチップ領域ＣＨＩＰに有効チップが形成される。

図２は，本発明の課題を示す断面図である。図２（Ａ）にて，ウエハ基板ＷＦ表面に配線層などの下層２０が形成されパターニングされた後に，下層２０の上にシリコン酸化膜などの被研磨層２２が厚く形成される。そして，図２（Ｂ）にて，被研磨層２２の表面がＣＭＰ法により全面研磨されその表面が平坦化される。一般に，ウエハ基板の中心領域に比較して外側の領域では，膜厚ＴＨ２に示されるように若干過研磨されるが，ウエハ外周部では研磨シートへの圧力不足などにより十分研磨されず，過剰に厚い膜厚ＴＨ１になってしまう。

図３は，ＣＭＰ研磨装置の概略構成図である。回転可能な研磨板３０上には研磨パッド３２が形成されている。一方，ウエハ保持機構３４には，ウエハＷＦを保持するリテイナリング３８が周囲に設けられ，中央部にはウエハＷＦを研磨パッド２３に押しつけるための空気圧力手段３６が設けられている。ウエハＷＦと研磨パッド２３との間に研磨材を介在させ，ウエハ保持機構３４を研磨パッド３２に押しつけた状態で研磨板３０を回転させると，リテイナリング３８によりウエハＷＦは中央位置に保持され，空気圧力手段３６によりウエハＷＦが研磨パッド３２に押しつけられる。また，リテイナリング３８が研磨パッド３２に押し当てられ，それによりウエハ外周部では研磨パッド３２が上側に変形し，ウエハ外周部に研磨パッドが押しつけられる。これにより，ウエハＷＦの表面は研磨パッドによる機械的研磨と，研磨材による化学的研磨とで平坦に研磨される。

しかしながら，ウエハＷＦの外周部では理想的な研磨圧力が得られず，図２（Ｂ）で示したとおり，被研磨層２２の膜厚が厚いまま残ってしまう。つまり，ウエハ中央領域での空気圧力手段３６による圧力に比較すると，ウエハ外周部でウエハに印加される圧力は不十分である。そのため，図２（Ｂ）に示すとおり，ウエハ外周部では被研磨層２２の膜厚ＴＨ１は過剰に厚くなる。このような研磨不足による過剰な厚みＴＨ１は，その上に形成される配線層の表面も高くし，当該配線層を露光・現像・エッチングによるリソグラフィ工程によりパターニングするときに，レジスト層の露光ボケによる露光不良が発生し，微細パターニングができないという課題が発生する。

図４は，本実施の形態におけるウエハ外周部での構成を示す図である。また，図５，図６は，本実施の形態における製造工程を示す断面図である。図５（Ａ）に示すとおり，ウエハ基板ＷＦ上全面にＡｌなどの配線層からなる下層（第１の層）２０が形成され，ウエハ外周から内側に幅Ｗ２なる領域１４で下層２０がエッチング除去され，段差２０Ａが形成される。Ａｌの配線層２０は，プラズマスパッタ法により膜厚500ｎｍ程度生成され，その配線層２０をパターニングする工程で，ウエハ外周部の幅Ｗ２の除去領域１４もパターンニング除去される。

この下層の除去領域１４の幅Ｗ２は，チップ有効領域１０の外周とウエハ外周との間の任意の位置に設定される。チップ有効領域１０の内側のチップ領域には有効な配線層を形成する必要があるので，チップ有効領域１０内の配線層２０を除去することはできない。したがって，除去領域１４の幅Ｗ２は，チップ有効領域１０の外側のチップ無効領域１２の幅Ｗ１より小さい。そして，この除去領域１４の幅Ｗ２を最適化することで，ウエハ外周部での有効チップ数を増やすことができる。

図５（Ａ）に示すとおり，ウエハ外周部で下層２０に段差２０Ａが形成されているので，その上に全面に形成されるシリコン酸化膜からなる被研磨層２２の断面形状は，図中２２Ａに示すとおり，段差２０Ａ近傍から急激に薄くなる。この被研磨層２２は，例えばプラズマＣＶＤ法により膜厚2000ｎｍ程度生成される。

次に，図５（Ｂ）に示すとおり，被研磨層２２の表面がＣＭＰ法により研磨される。その結果，被研磨層２２は全面にわたって表面が平坦化されるが，ウエハ外周部では，図５（Ａ）の段差２２Ａにより被研磨層２２は元々薄く形成されているので，ＣＭＰ研磨後における被研磨層２２の膜厚ＴＨ３は，従来例ほど厚くはならない。図５（Ｂ）中の破線が，従来例における被研磨層２２のＣＭＰ研磨後の断面形状である。これから明らかなとおり，下層２０に段差２０Ａを形成したことにより，ＣＭＰ研磨前の被研磨層２２のウエハ外周部での膜厚が薄くなっているので，ＣＭＰ研磨後の被研磨層２２が過度に厚い膜厚を有することは緩和される。

その後，図６（Ａ）に示すとおり，被研磨層２２の上にＡｌの配線層である上層（第２の層）２４が，プラズマＣＶＤ法により膜厚2000ｎｍ程度生成され表面がＣＭＰ法により1000ｎｍ程度に研磨される。そして，この上層２４の上にレジスト膜が形成され，所望のパターンによって露光され，現像され，その現像されたレジスト膜をマスクにして上層２４がエッチングされる。この一連のリソグラフィ工程で，上層２４の上のレジスト膜が露光されるが，層間絶縁膜である被研磨層２２の膜厚がウエハ外周部でも過剰に厚くなることはないので，ウエハ外周部でのレジスト膜の露光工程でデフォーカスによる露光不良は回避される。それにより，適正なリソグラフィ工程によるパターニングが実現できる。その結果，従来の露光不良により不良チップとなっていたウエハ外周部の領域で有効チップの数を増やすことができる。

上層２４のパターニング工程では，更に上層の配線層を形成することを考慮して，ウエハ外周部で段差２４Ａが形成される。この段差２４Ａの位置は，段差２２Ａの位置（幅Ｗ２）と同様に，有効チップ数が最大化できる位置に設定される。つまり，上層２４の外周部での除去領域１６の幅Ｗ３は，下層２０の外周部での除去領域１２の幅Ｗ２と同様の方法で最適化される。ただし，幅Ｗ２と幅Ｗ３とは必ずしも同じになることは少なく，それぞれ異なる幅に設定される。個別に最適幅に設定することで有効チップ数を最大化することができる。

そして，図６（Ｂ）に示すとおり，上層２４の上には層間絶縁膜として酸化シリコンからなる被研磨層２６が全面に形成される。上層２４はパターニングされているので，被研磨層２６の表面はでこぼこ状態になっている。そこで，ＣＭＰ法により被研磨層２６の表面が研磨され平坦化される。この研磨後の被研磨層２６の膜厚ＴＨ４は，上層２４に段差２４Ａを形成したことに伴って，ウエハ外周部であっても過剰に厚くなることが回避される。

表面が平坦化された被研磨層２６の上には，上記と同様に更に上層の配線層，層間絶縁膜が繰り返し形成される。段差２４Ａにより層間絶縁膜２６はウエハ外周部で薄く形成されているので，この上層の配線層のリソグラフィ工程においても，配線層上のレジスト層が露光不良になることは回避される。

上記の被研磨層の下の層における，ウエハ外周部での除去領域１４の幅Ｗ２は，ウエハから生成される有効チップ（動作試験をパスしたチップ）の個数が最大化される幅に設定されることが必要である。ただし，製造ラインや製品の種類などに応じて，最大歩留まりにできる幅Ｗ２，Ｗ３は異なる。したがって，本実施の形態では，この最大歩留まりを可能にする幅Ｗ２，Ｗ３を，製品ライン毎，製品種類毎に最適化するために，平坦化工程後の被研磨層の平坦度測定結果などをフィードバックし，最大歩留まりに対応する平坦度になるような幅Ｗ２，Ｗ３を見つけるようにしている。

図７は，本実施の形態における半導体装置の製造工程のフローチャート図である。このフローチャート図では，下層のリソグラフィ工程と被研磨層の平坦化工程と，下層のリソグラフィ工程におけるウエハ外周部での除去領域の幅Ｗ２，Ｗ３の設定工程とが示されている。

製造工程の前半部分は省略されているが，図５（Ａ）に示したとおり，例えばＡｌの配線層である下層２０が形成されている。そこで，下層２０の上にフォトレジスト膜が塗布され（Ｓ１０），ウエハ外周部での露光幅Ｗ２が設定される（Ｓ１２）。この露光幅Ｗ２の設定は，ウエハレイアウト決定部５４により行われる。詳細は後述する。

そして，下層２０の露光パターンと露光幅Ｗ２のパターンとを有する露光パターンで，フォトレジスト膜が露光され，現像され，それの現像されたレジスト膜をマスクにして下層２０がパターンニングされる（Ｓ１４）。この結果，図５（Ａ）に示したとおり，下層２０は，ウエハ外周部で外周から幅Ｗ２の除去領域１４でパターンニング除去され，段差２０Ａが形成される。

次に，図５（Ａ）のように被研磨層２２がウエハ全面に形成され（Ｓ１６），ＣＭＰ法により被研磨層２２の表面が全面にわたり研磨され平坦化される（Ｓ１８）。平坦化後は，図６に示したように，上層２４の形成，リソグラフィ工程によるパターニング，更にその上の被研磨層形成，ＣＭＰ法による研磨などが行われる（Ｓ２０）。

研磨工程Ｓ１８を終えたウエハの表面の平坦度が測定される（Ｓ２２）。この平坦度測定は，平坦度測定装置により測定可能であり，特にウエハ外周部のチップ有効領域１０の外周部での膜厚ＴＨ３，ＴＨ４が測定される。そして，その測定された平坦度データが周辺露光データベース５２にフィードバックされる。

ウエハレイアウト決定部５４は，有効チップ数を最大化することができるようにウエハＷＦ内の複数チップのレイアウトを決定する。つまり，チップサイズ（縦，横の長さ）を含むチップ情報５０が周辺露光データベース５２に蓄積され，そのチップサイズからチップ数を最大化できるようにウエハ内のチップレイアウトを決定する。それと共に，ウエハレイアウト決定部５４は，平坦度測定データや試験工程後に得られる有効チップ数データ５６などに基づいて，最適な露光幅Ｗ２，Ｗ３を決定し，周辺露光領域の露光幅の設定（Ｓ１２）を行う。

図８は，歩留まりと除去領域１４の幅Ｗ２との関係を示す図である。横軸は，ウエハの中心から外周に向かう位置を示し，縦軸は歩留まり（有効チップ数）を示す。下層２０の段差位置２０Ａは，チップ有効領域１０の外周からウエハ外周位置までの間のいずれかの位置で最適化される。この段差位置２０Ａとウエハ外周位置までの幅Ｗ２が，下層２０の除去領域１４の幅になる。

そこで，段差位置がウエハ外周位置に近づくと，従来例の課題である被研磨層２２の研磨後の過剰な厚みＴＨ１が発生し，有効チップ数が減少する。一方，段差位置をウエハ外周位置から内側に移動させると，被研磨層２２の研磨後の厚さＴＨ３が緩和され，有効チップ数が増大する。つまり，チップ有効領域１０の外周位置での厚さが薄くなる。ところが，段差位置２０Ａがチップ有効領域１０の外周位置に近づくと，チップ有効領域１０の外周位置での厚さが薄くなりすぎ歩留まり低下を招くと考えられる。また，段差位置２０Ａがチップ有効領域１０の外周位置に近づくと，下層２０がチップ有効領域１０内で適切に残存しないことになり，逆に有効チップ数が減少する。したがって，段差位置２０Ａは，有効チップ数が最大化される位置に調整される。

この有効チップ数は，平坦度測定データと対応付けられる場合がある。つまり，ウエハ外周部での被研磨層２２の平坦度測定データが，チップ有効領域１０の外周近傍で厚すぎず且つ薄すぎずに最も平坦度が高ければ，ウエハ外周部での有効チップ数が多くなると考えられる。したがって，有効チップ数と平坦度測定データとの相関が存在していれば，平坦度測定データをフィードバックするだけで，ウエハ外周部での削除領域１４の幅Ｗ２を最適化して歩留まりを最大化することができる。逆に，有効チップ数と平坦度測定データとの相関が存在していない場合は，試験工程後に得られる有効チップ数データ５６に基づいて，最適な幅Ｗ２，Ｗ３が設定される。

図７，図８で説明した幅Ｗ２，Ｗ３の最適化処理は，製造ライン毎に，製品種類毎に個別に行われることが望ましい。製造ラインが異なれば，ＣＭＰ装置が異なりウエハ外周部での研磨状態が異なるからである。また，製品種類が異なれば，下層２０の膜厚などが異なり，被研磨層２２の膜厚，平坦化の程度も異なり，ウエハ外周部での研磨状態が異なるからである。したがって，図７のような平坦度測定データのフィードバックによる幅Ｗ２の微調整は，製造ライン毎にそして製品種類毎に個別に行われる。

本実施の形態では，６インチウエハにチップサイズ５ｍｍ角のチップ領域を形成した例では，除去領域１４の幅Ｗ２を４．５ｍｍ程度にすると有効チップ数を最大化することができた。

以上のとおり，本実施の形態によれば，被研磨層２２の下の下層２０をウエハ外周部で幅Ｗ２にわたって除去して段差を形成するので，その上に形成される被研磨層２２のウエハ外周部での厚さが薄くなり，ＣＭＰ法による研磨工程で研磨不足になっても，平坦度を許容範囲内に抑えることができ，露光不良の発生を抑制することができる。よって，ウエハ外周部での有効チップ数を増やすことができ，歩留まりを最大化することができる。さらに，上層の配線層２４においても，ウエハ外周部で幅Ｗ３にわたって除去して段差を形成するので，その上に形成される被研磨層２４の研磨後の平坦度を上げることができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）ウエハ基板内の行列状に配置された複数チップ領域を加工する半導体装置の製造方法において，
前記ウエハ基板上全面に第１の層を形成する工程と，
前記ウエハ基板の外周から中心に向かう第１の幅を有する外周領域で前記第１の層を除去して段差を形成する工程と，
前記段差が形成された第１の層の上に被研磨層を形成する工程と，
前記被研磨層をＣＭＰ法により全面研磨して表面を平坦化する工程と，
前記平坦化された被研磨層上に第２の層を形成する工程と，
前記第２の層をリソグラフィ工程によりパターニングする工程とを有し，
更に，前記複数チップ領域に形成される有効チップ数が最大化されるように，前記第１の幅を調整する工程を有することを特徴とする半導体装置の製造方法。

（付記２）付記１において，
前記第１の幅の調整工程で，前記第１の幅を有する外周領域による段差位置が，前記複数チップ領域を包含するチップ有効領域の外周より外側で且つ前記ウエハ基板の外周より内側の範囲内で，前記第１の幅を調整することを特徴とする半導体装置の製造方法。

（付記３）付記１において，
前記第１の層及び第２の層が第１及び第２の配線層であり，
前記被研磨層が前記第１及び第２の配線層の間の層間絶縁膜であることを特徴とする半導体装置の製造方法。

（付記４）付記３において，
前記第１の配線層をリソグラフィ工程によりパターニングする時に，前記段差を形成することを特徴とする半導体装置の製造方法。

（付記５）ウエハ基板内の行列状に配置された複数チップ領域を加工する半導体装置の製造方法において，
前記ウエハ基板上全面に第１の配線層を形成する工程と，
前記第１の配線層をパターンニングするとともに，前記ウエハ基板の外周から中心に向かう第１の幅を有する外周領域で前記第１の配線層を除去して段差を形成する工程と，
前記段差が形成された第１の配線層の上に第１の層間絶縁膜を形成する工程と，
前記第１の層間絶縁膜をＣＭＰ法により全面研磨して表面を平坦化する工程と，
前記平坦化された第１の層間絶縁膜上に第２の配線層を形成する工程と，
前記第２の配線層をリソグラフィ工程によりパターニングするとともに，前記ウエハ基板の外周から中心に向かう前記第１の幅と異なる第２の幅を有する外周領域で前記第２の配線層を除去して段差を形成する工程と，
さらに，前記段差が形成された第２の配線層の上に第２の層間絶縁膜を形成する工程と，
前記第２の層間絶縁膜をＣＭＰ法により全面研磨して表面を平坦化する工程とを有することを特徴とする半導体装置の製造方法。

（付記６）付記５において，更に，前記複数チップ領域に形成される正常チップ数が最大化されるように，前記第１及び第２の幅を調整する工程を有することを特徴とする半導体装置の製造方法。

半導体ウエハとチップ領域との関係を示す図である。 本発明の課題を示す断面図である。 ＣＭＰ研磨装置の概略構成図である。 本実施の形態におけるウエハ外周部での構成を示す図である。 本実施の形態における製造工程を示す断面図である。 本実施の形態における製造工程を示す断面図である。 本実施の形態における半導体装置の製造工程のフローチャート図である。 歩留まりと除去領域の幅Ｗ２との関係を示す図である。

符号の説明

ＷＦ：ウエハ基板 １０：チップ有効領域 １２：チップ無効領域
１４：削除領域 Ｗ２：第１の幅
２０：下層，第１の層 ２０Ａ：段差
２２：被研磨層

Claims (5)

1. ウエハ基板内の行列状に配置された複数チップ領域を加工する半導体装置の製造方法において，
   前記ウエハ基板上全面に第１の層を形成する工程と，
   前記ウエハ基板の外周から中心に向かう第１の幅を有する外周領域で前記第１の層を除去して段差を形成する工程と，
   前記段差が形成された第１の層の上に被研磨層を形成する工程と，
   前記被研磨層をＣＭＰ法により全面研磨して表面を平坦化する工程と，
   前記平坦化された被研磨層上に第２の層を形成する工程と，
   前記第２の層をリソグラフィ工程によりパターニングする工程とを有し，
   更に，前記複数チップ領域に形成される有効チップ数が最大化されるように，前記第１の幅を調整する工程を有することを特徴とする半導体装置の製造方法。
2. 請求項１において，
   前記第１の幅の調整工程で，前記第１の幅を有する外周領域による段差位置が，前記複数チップ領域を包含するチップ有効領域の外周より外側で且つ前記ウエハ基板の外周より内側の範囲内で，前記第１の幅を調整することを特徴とする半導体装置の製造方法。
3. 請求項１において，
   前記第１の層及び第２の層が第１及び第２の配線層であり，
   前記被研磨層が前記第１及び第２の配線層の間の層間絶縁膜であることを特徴とする半導体装置の製造方法。
4. 請求項３において，
   前記第１の配線層をリソグラフィ工程によりパターニングする時に，前記段差を形成することを特徴とする半導体装置の製造方法。
5. ウエハ基板内の行列状に配置された複数チップ領域を加工する半導体装置の製造方法において，
   前記ウエハ基板上全面に第１の配線層を形成する工程と，
   前記第１の配線層をパターンニングするとともに，前記ウエハ基板の外周から中心に向かう第１の幅を有する外周領域で前記第１の配線層を除去して段差を形成する工程と，
   前記段差が形成された第１の配線層の上に第１の層間絶縁膜を形成する工程と，
   前記第１の層間絶縁膜をＣＭＰ法により全面研磨して表面を平坦化する工程と，
   前記平坦化された第１の層間絶縁膜上に第２の配線層を形成する工程と，
   前記第２の配線層をリソグラフィ工程によりパターニングするとともに，前記ウエハ基板の外周から中心に向かう前記第１の幅と異なる第２の幅を有する外周領域で前記第２の配線層を除去して段差を形成する工程と，
   さらに，前記段差が形成された第２の配線層の上に第２の層間絶縁膜を形成する工程と，
   前記第２の層間絶縁膜をＣＭＰ法により全面研磨して表面を平坦化する工程とを有することを特徴とする半導体装置の製造方法。

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