JP2007208212A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】ウエハ基板内の行列状に配置された複数チップ領域を加工する半導体装置の製造方法において,ウエハ基板上全面に第1の層(20)を形成する工程と,ウエハ基板の外周から中心に向かう第1の幅(W2)を有する外周領域で第1の層(20)を除去して段差を形成する工程と,段差が形成された第1の層の上に被研磨層(22)を形成する工程と,被研磨層をCMP法により全面研磨して表面を平坦化する工程と,平坦化された被研磨層上に第2の層を形成する工程と,第2の層をリソグラフィ工程によりパターニングする工程とを有し,更に,複数チップ領域に形成される有効チップ数が最大化されるように,第1の幅(W2)を調整する。
【選択図】図5
Description
前記ウエハ基板上全面に第1の層を形成する工程と,
前記ウエハ基板の外周から中心に向かう第1の幅を有する外周領域で前記第1の層を除去して段差を形成する工程と,
前記段差が形成された第1の層の上に被研磨層を形成する工程と,
前記被研磨層をCMP法により全面研磨して表面を平坦化する工程と,
前記平坦化された被研磨層上に第2の層を形成する工程と,
前記第2の層をリソグラフィ工程によりパターニングする工程とを有し,
更に,前記複数チップ領域に形成される有効チップ数が最大化されるように,前記第1の幅を調整する工程を有することを特徴とする。
前記ウエハ基板上全面に第1の配線層を形成する工程と,
前記第1の配線層をパターンニングするとともに,前記ウエハ基板の外周から中心に向かう第1の幅を有する外周領域で前記第1の配線層を除去して段差を形成する工程と,
前記段差が形成された第1の配線層の上に第1の層間絶縁膜を形成する工程と,
前記第1の層間絶縁膜をCMP法により全面研磨して表面を平坦化する工程と,
前記平坦化された第1の層間絶縁膜上に第2の配線層を形成する工程と,
前記第2の配線層をリソグラフィ工程によりパターニングするとともに,前記ウエハ基板の外周から中心に向かう前記第1の幅と異なる第2の幅を有する外周領域で前記第2の配線層を除去して段差を形成する工程と,
さらに,前記段差が形成された第2の配線層の上に第2の層間絶縁膜を形成する工程と,
前記第2の層間絶縁膜をCMP法により全面研磨して表面を平坦化する工程とを有することを特徴とする。
前記ウエハ基板上全面に第1の層を形成する工程と,
前記ウエハ基板の外周から中心に向かう第1の幅を有する外周領域で前記第1の層を除去して段差を形成する工程と,
前記段差が形成された第1の層の上に被研磨層を形成する工程と,
前記被研磨層をCMP法により全面研磨して表面を平坦化する工程と,
前記平坦化された被研磨層上に第2の層を形成する工程と,
前記第2の層をリソグラフィ工程によりパターニングする工程とを有し,
更に,前記複数チップ領域に形成される有効チップ数が最大化されるように,前記第1の幅を調整する工程を有することを特徴とする半導体装置の製造方法。
前記第1の幅の調整工程で,前記第1の幅を有する外周領域による段差位置が,前記複数チップ領域を包含するチップ有効領域の外周より外側で且つ前記ウエハ基板の外周より内側の範囲内で,前記第1の幅を調整することを特徴とする半導体装置の製造方法。
前記第1の層及び第2の層が第1及び第2の配線層であり,
前記被研磨層が前記第1及び第2の配線層の間の層間絶縁膜であることを特徴とする半導体装置の製造方法。
前記第1の配線層をリソグラフィ工程によりパターニングする時に,前記段差を形成することを特徴とする半導体装置の製造方法。
前記ウエハ基板上全面に第1の配線層を形成する工程と,
前記第1の配線層をパターンニングするとともに,前記ウエハ基板の外周から中心に向かう第1の幅を有する外周領域で前記第1の配線層を除去して段差を形成する工程と,
前記段差が形成された第1の配線層の上に第1の層間絶縁膜を形成する工程と,
前記第1の層間絶縁膜をCMP法により全面研磨して表面を平坦化する工程と,
前記平坦化された第1の層間絶縁膜上に第2の配線層を形成する工程と,
前記第2の配線層をリソグラフィ工程によりパターニングするとともに,前記ウエハ基板の外周から中心に向かう前記第1の幅と異なる第2の幅を有する外周領域で前記第2の配線層を除去して段差を形成する工程と,
さらに,前記段差が形成された第2の配線層の上に第2の層間絶縁膜を形成する工程と,
前記第2の層間絶縁膜をCMP法により全面研磨して表面を平坦化する工程とを有することを特徴とする半導体装置の製造方法。
14:削除領域 W2:第1の幅
20:下層,第1の層 20A:段差
22:被研磨層
Claims (5)
- ウエハ基板内の行列状に配置された複数チップ領域を加工する半導体装置の製造方法において,
前記ウエハ基板上全面に第1の層を形成する工程と,
前記ウエハ基板の外周から中心に向かう第1の幅を有する外周領域で前記第1の層を除去して段差を形成する工程と,
前記段差が形成された第1の層の上に被研磨層を形成する工程と,
前記被研磨層をCMP法により全面研磨して表面を平坦化する工程と,
前記平坦化された被研磨層上に第2の層を形成する工程と,
前記第2の層をリソグラフィ工程によりパターニングする工程とを有し,
更に,前記複数チップ領域に形成される有効チップ数が最大化されるように,前記第1の幅を調整する工程を有することを特徴とする半導体装置の製造方法。 - 請求項1において,
前記第1の幅の調整工程で,前記第1の幅を有する外周領域による段差位置が,前記複数チップ領域を包含するチップ有効領域の外周より外側で且つ前記ウエハ基板の外周より内側の範囲内で,前記第1の幅を調整することを特徴とする半導体装置の製造方法。 - 請求項1において,
前記第1の層及び第2の層が第1及び第2の配線層であり,
前記被研磨層が前記第1及び第2の配線層の間の層間絶縁膜であることを特徴とする半導体装置の製造方法。 - 請求項3において,
前記第1の配線層をリソグラフィ工程によりパターニングする時に,前記段差を形成することを特徴とする半導体装置の製造方法。 - ウエハ基板内の行列状に配置された複数チップ領域を加工する半導体装置の製造方法において,
前記ウエハ基板上全面に第1の配線層を形成する工程と,
前記第1の配線層をパターンニングするとともに,前記ウエハ基板の外周から中心に向かう第1の幅を有する外周領域で前記第1の配線層を除去して段差を形成する工程と,
前記段差が形成された第1の配線層の上に第1の層間絶縁膜を形成する工程と,
前記第1の層間絶縁膜をCMP法により全面研磨して表面を平坦化する工程と,
前記平坦化された第1の層間絶縁膜上に第2の配線層を形成する工程と,
前記第2の配線層をリソグラフィ工程によりパターニングするとともに,前記ウエハ基板の外周から中心に向かう前記第1の幅と異なる第2の幅を有する外周領域で前記第2の配線層を除去して段差を形成する工程と,
さらに,前記段差が形成された第2の配線層の上に第2の層間絶縁膜を形成する工程と,
前記第2の層間絶縁膜をCMP法により全面研磨して表面を平坦化する工程とを有することを特徴とする半導体装置の製造方法。
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JP2006028893A JP2007208212A (ja) | 2006-02-06 | 2006-02-06 | 半導体装置の製造方法 |
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JP2006028893A Pending JP2007208212A (ja) | 2006-02-06 | 2006-02-06 | 半導体装置の製造方法 |
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JP (1) | JP2007208212A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017059586A (ja) * | 2015-09-14 | 2017-03-23 | 株式会社ディスコ | ウェーハの加工方法 |
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JPH10214810A (ja) * | 1996-12-23 | 1998-08-11 | Lsi Logic Corp | エッジ・ダイ上の一様性及び平坦性を改善しウエハのcmpに起因するタングステン・ストリンガを除去する新規な方法 |
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JP2005235979A (ja) * | 2004-02-19 | 2005-09-02 | Sony Corp | 半導体装置および半導体装置の製造方法 |
-
2006
- 2006-02-06 JP JP2006028893A patent/JP2007208212A/ja active Pending
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