JPH09232259A - 半導体層を平坦化する方法 - Google Patents

半導体層を平坦化する方法

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JPH09232259A JP9049889A JP4988997A JPH09232259A JP H09232259 A JPH09232259 A JP H09232259A JP 9049889 A JP9049889 A JP 9049889A JP 4988997 A JP4988997 A JP 4988997A JP H09232259 A JPH09232259 A JP H09232259A
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Abstract

(57)【要約】 【課題】 平坦化プロセスを改善するため、材料１１の
第１層にモート・パターン１９を形成する。 【解決手段】 半導体基板１０，３０の周囲におけるモ
ート・パターン１９の存在は、緩和距離の影響を半導体
基板３０の臨界領域から遠ざける。モート・パターン１
９は、このモート・パターン１９を画定しパターニング
する部分２２を有するフォトリソグラフィ・マスク２０
を利用して、フォトリソグラフィプロセス中に形成され
る。モート・パターン１９は、エッジ・ダイス３１が半
導体基板３０においてパターニングされる際に画定され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、半導体装置に
関し、さらに詳しくは、半導体処理において用いられる
層を平坦化する方法に関する。
【０００２】
【従来の技術】半導体製造では、技術的進歩により、新
しい半導体装置のコストを節減する必要がある一方で、
同時に半導体装置の性能を改善しなければならない。こ
れらの条件は、半導体装置の小型化を推し進める原動力
となっている。半導体装置の小型化に伴い、これらの装
置を作製するプロセス・フローは、半導体装置を形成す
るために用いられる材料の層の相対的な平坦化にますま
す依存している。例えば、フォトリソグラフィまたはエ
ッチング・プロセスの処理能力は、下層の形状に正比例
する。
【０００３】プロセス・フロー中における平坦な表面の
必要性は、化学機械的研磨（ＣＭＰ：Chemical Mechani
cal Polishing ）の開発の動機になっている。一般にＣ
ＭＰプロセスは、研磨スラリ溶液と組み合わせて回転パ
ッドを利用して、層の表面を滑らかに研磨する。理想的
には、回転パッドに圧力が印加される際に、半導体基板
の表面の最も高い部分が除去される。このプロセスは、
表面全体が相対的に平坦になるまで続けることができ
る。
【０００４】
【発明が解決しようとする課題】しかし、この方法は完
全でない。プロセスの変動のため、半導体層の全ての部
分が等しく平坦化されず、表面は均等に平坦にならな
い。小さな分離した構造は、大きな密接した形状パター
ンに比べて速く除去できることは当技術分野で周知であ
る。その結果、パターン密度の差によって、研磨レート
に局所的なばらつきが生じて、そのため形状にばらつき
が生じる。
【０００５】これらの研磨レート変動を定量化するた
め、パッド緩和距離(pad relaxationdistance) とも呼
ばれることがある遷移距離(transition length) が測定
される。パッド緩和距離は、ウェハに対するパッドの回
転速度，パッドによってウェハに印加される力，パッド
の組成，パッドの寿命および他の要因の関数である。研
磨プロセス後の基板の平坦性の局所変動は、基板におけ
る厚さの漸次的変化によって特徴づけられる。これらの
変動は、パッド緩和距離の関数である。
【０００６】ＣＭＰプロセスの平坦性を改善する第１の
従来の方法は、研磨パッドによってウェハに印加される
圧力を軽減する。印加圧力を軽減することにより、研磨
パッドはウェハの形状にそれほど強く適合せずに済み、
パッド緩和距離は改善される。しかし、この方法は、遅
い研磨レートが用いられるので、製造プロセスのスルー
プットを低減する。
【０００７】膜の平坦性を改善する第２の従来の方法
は、ウェハの周囲の膜の一部を露出し、除去する。従来
これは、フォトリソグラフィ・マスクを利用して、ウェ
ハのエッジ部分を含む半導体基板の全ての部分を露出す
ることによって行われてきた。そうすることで、形状の
うち大きく密接した部分は、研磨プロセスではなく、以
降のエッチング・プロセスによって、ウェハのエッジ部
分とともに除去される。ウェハの周囲を露出するためフ
ォトリソグラフィ・システムによって費やされる余分な
時間のため、この第２の方法は、フォトリソグラフィ・
プロセスのスループットを２０パーセントから５０パー
セント低減する。スループットへの実際の影響は、半導
体ウェハの寸法と、内部ダイスとエッジ・ダイスの比率
とによって決定される。
【０００８】
【課題を解決するための手段】以上から、研磨プロセ
ス、特に、半導体基板のエッジ・ダイス付近の均等性を
改善する方法を提供することは有利であることが理解さ
れよう。この方法が上記の従来の方法に比べて、平坦化
プロセスのスループットを改善すれば、さらに有利であ
る。
【０００９】
【実施例】図１および図２は、半導体装置を形成するた
めに用いられる層を研磨することに伴う問題点を示す。
図１は、表面に材料１１の第１層を有する半導体基板１
０の拡大断面図である。図１に示すように、材料１１の
第１層は、３つのパターン１５，１６，１７を有する。
第１パターン１５は、半導体装置内で信号を伝達するた
めに一般に用いられる分離した小さい金属ラインを表
す。第２パターン１６は、半導体装置内で電気バスを形
成するために用いられる典型的な反復形状を表し、第３
パターン１７は、周囲で半導体基板１０のエッジに沿っ
た材料１１の第１層の部分を表す。材料１１の第１層を
以降の上層から電気的に分離するためには、材料１２の
誘電層または第２層が材料１１の第１層上に被着(depos
it) される。
【００１０】被着されると、材料１２の第２層は材料１
１の第１層の形状にほぼ従い、そのため、以降のフォト
リソグラフィおよびエッチング・プロセスの処理能力を
改善するためには平坦化しなければならない。材料１１
の第１層を平坦化する場合、従来の化学的，機械的ある
いは化学機械的研磨（ＣＭＰ）プロセスが用いられ、材
料１２の第２層の隆起した部分を除去する。図２は、材
料１１の第１層の異なる部分における研磨プロセスの均
等性を示す。第１パターン１５および第２パターン１６
では、材料１２の第２層の平坦性は実質的に滑らかであ
る。
【００１１】しかし、対照的に、第３パターン１７付近
の材料１２の第２層の縦断面(profile) は傾き、隆起し
ている。この大きな隆起領域のため、第３パターン１７
の研磨レートは第１パターン１５および第２パターン１
６の形状の研磨レートよりも遅い。その結果、半導体基
板１０の周囲は第１パターン１５および第２パターン１
６の領域に比べて平坦ではない。材料１２の第２層にお
ける勾配は、当技術分野において緩和距離(relaxation
distance) と呼ばれ、図２において距離１３として示さ
れる横方向の距離で生じる。研磨パッドはこの領域にお
ける材料１２の第２層を効果的に平坦化できないので、
第３パターン１７において厚さ１４として示される余分
な厚さが生じる。
【００１２】材料１２の第２層における厚さの差は、材
料１２の第２層に対して施されるフォトリソグラフィお
よびエッチング工程の処理能力に悪影響を及ぼす。この
処理能力の損失は、半導体ウェハのエッジ付近で形成さ
れる半導体装置の機能的な歩留りの損失に大きく寄与す
る。例えば、材料１２の第２層を介してコンタクト開口
部（図示せず）を形成するために用いられるエッチング
・プロセスは、第１パターン１５および第２パターン１
６付近の部分などの材料１２の第２層の薄い部分付近の
下にある材料１１の第１層を破損せずに、第３パターン
１７付近の部分などの材料１２の第２層の厚い部分を介
してエッチングできなければならない。エッチング・レ
ートはウェハに亘って一般に一定なので、コンタクト開
口部は最初に材料１２の第２層の薄い部分に形成され、
材料１２の第２層の厚い部分に形成するのには時間がか
かる。コンタクト開口部が薄い部分で最初に完成する
と、これらの部分は、材料１２の第２層の厚い部分にコ
ンタクト開口部が完成するまで、下の層を露出する。た
だし、理想的には、材料１２の第２層は、予測可能かつ
制御可能なエッチング・プロセスを可能にするように平
坦でなければならない。これは、下層が潜在的に有害な
エッチング剤に露出されることを最小限に抑える。
【００１３】従って、以降のフォトリソグラフィまたは
エッチング・プロセスの処理能力を改善するためには、
平坦化された層の縦断面を半導体ウェハ上の全ての臨界
領域全体で均等にしなければならない。臨界領域(criti
cal areas)とは、半導体ウェハのエッジ付近の領域を含
め、機能的な半導体装置が形成される領域のことであ
る。以下で説明するように、本発明の改善の一つは、こ
の縦断面の厚い部分が半導体ウェハの不可欠でない部分
に移動されるか、あるいは完全に除去されることであ
る。ここで、図３を参照して、半導体装置を形成するた
めに用いられる材料の層を平坦化する、本発明による改
善された方法について説明する。
【００１４】図３に示すように、材料１１の第１層の一
部は除去され、モート(moat)またはモート・パターン１
９を形成する。モート・パターン１９となる材料１１の
第１層の部分は、材料１１の第１層の他の部分と同時に
パターニングされ、除去される。モート・パターン１９
は、半導体基板１０の周囲に形成され、そのため、半導
体基板１０に形成される半導体装置（図示せず）の性能
に機能的な影響を及ぼさない。
【００１５】非臨界領域における材料１１の第１層の部
分を除去することにより、材料１２の第２層の肉圧部分
は、半導体基板１０のエッジに近づけることで臨界部分
から離れる。この移動は距離１８として示され、図２に
示す以前の縦断面に比べて肉圧な縦断面が移動した横方
向の距離を示す。この移動量は、厳密な研磨条件に依存
するが、モート・パターン１９の幅にほぼ等しい。モー
ト・パターン１９の幅を増加すると、距離１３として示
される傾斜縦断面は周囲に更に移動し、半導体基板１０
のエッジに近づくことを意味する。好ましくは、モート
・パターン１９の幅は約０．１〜１０ミリメートルであ
り、またモート・パターン１９の幅は、半導体基板１０
の周囲における材料１１の第１層のすべてが除去される
ように延長できることが理解される。
【００１６】ここで、本発明のモート・パターン１９を
形成する方法について説明する。図４は、図５に示すよ
うな半導体基板上にモート・パターン１９を形成するた
めに用いられるフォトリソグラフィ・マスク２０を示
す。図５は、表面上にフォト・パターンを有する半導体
基板３０を示す。要するに、本発明は、フォト・パター
ンを半導体基板３０において露光する際に半導体基板３
０の周囲にモート・パターン１９を形成する。半導体基
板３０の臨界領域は、エッジ・ダイス３１によって取り
囲まれる内部ダイス３２を収容する。モート・パターン
１９は、各エッジ・ダイス３１がブレーディング(bladi
ng) 方法とともに図４に示す特殊フォトリソグラフィ・
マスク２０を利用して露光される際に、区画に形成され
る。
【００１７】フォトリソグラフィ・マスク２０は、エッ
ジ・ダイス３１および内部ダイス３２をなす半導体装置
を画定するために用いられるパターンを収容する第１部
分２１と、モート・パターン１９を形成するために用い
られる第２部分２２とによって構成される。第１部分２
１および第２部分２２は、フレーム・パターン２３によ
って分離される。フレーム・パターン２３は、一般にス
テッパ(stepper) と呼ばれる光イメージング・システム
のブレードとともに用いられ、モート・パターン１９が
半導体ウェハの臨界領域に形成されないようにする。フ
レーム・パターン２３は、約１０〜１０００ミクロン幅
なので、ブレーディング・プロセスの不正確さに対する
緩衝域となる。フレーム・パターン２３の幅は、モート
・パターン１９が各エッジ・ダイ３１のエッジからどれ
だけ離れて開始するかを決定する図５を参照して、半導
体基板３０上にモート・パターン１９を形成するために
用いられるブレーディング・プロセスについてさらに詳
しく説明する。半導体基板３０は、業界で一般に用いら
れる任意の基板でもよく、以下の例では、材料の第１層
（図示せず）上に被着されたフォトレジストの層を有す
る。半導体基板３０は、２つの領域、すなわち第１領域
３４および第２領域３３を有する。第１領域３４は、半
導体装置が形成される半導体基板３０の臨界領域であ
る。図５に示すように、第１領域３４は、エッジ・ダイ
ス３１によって取り囲まれた内部ダイス３２を有し、エ
ッジ・ダイス３１は第１領域３４の境界となる。半導体
基板３０の第２領域３３は、半導体基板３０のエッジ付
近の非機能的な周囲領域であり、モート・パターン１９
が形成される領域である。
【００１８】内部ダイス３２およびエッジ・ダイス３１
の機能部分は同一であり、図４に示されるようにフォト
リソグラフィ・マスク２０の第１部分２１によって画定
される。内部ダイス３２を画定するため、フォトリソグ
ラフィ・マスク２０の第１部分２１のみが各露光により
半導体基板３０の表面に転写されるように、フォトリソ
グラフィ・ステッパのブレードは設定される。
【００１９】エッジ・ダイス３１が画定されるとき、第
２部分２２の区画も基板３０の表面に転写され、モート
・パターン１９を形成する。好ましくは、ポジ・レジス
ト・プロセスが用いられ、フォトリソグラフィ・マスク
２０の第２部分２２は透明である。これにより、露光さ
れ基板３０の表面に転写される第２部分２２の領域は、
以降のエッチング・プロセス中に材料の第１層の下の区
画を除去できる。例えば、上部右側エッジ・ダイ３１を
露光する場合、第１部分２１が転写され、エッジ・ダイ
ス３１を構成する半導体構造のパターンとなるように、
フォトリソグラフィ・ステッパのブレードは設定され
る。また、ブレードは、フォトリソグラフィ・マスク２
０の第２部分２２の下および左部分が表面に転写されな
いように設定される。さらに、ブレードは、第２部分２
２の上および右部分が表面に転写され、モート・パター
ン１９のこれらの区画となるように設定される。
【００２０】ブレードが表面に転写することを許す第２
部分２２の量は、モート・パターン１９の形状を決定す
る。ブレードのエッジとフレーム・パターン２３のエッ
ジとの間の距離は、モート・パターン１９の幅である。
この方法は、エッジ・ダイス３１のそれぞれが露光され
る際にモート・パターン１９の適切な区画を露光するよ
うに調整される。なお、フォトリソグラフィ・ステッパ
のブレードは、第２部分２２が内部ダイス３２またはエ
ッジ・ダイス３１に不適切に重複することを防ぐことに
留意されたい。また、第２部分２２が半導体基板３０の
周囲の実質的にすべてを露光するように、ブレードを調
整できることを理解されたい。
【００２１】上の例では、モート・パターン１９は、フ
ォトリソグラフィ・マスク２０上のクリア部分と、フォ
トリソグラフィ・ステッパのブレードとによって設けら
れる。また、モート・パターン１９のエッジを画定する
ためにブレードの利用を必要としない暗視野(dark fiel
d)においてクリア・ストリップを第２部分２２が有する
ように、フォトリソグラフィ・マスクをパターニングす
ることによって、光学的に同等な効果を達成できること
を理解されたい。この場合、モート・パターン１９の幅
はストリップの幅であり、ブレードの配置に依存しな
い。
【００２２】どの実施例を利用するかに拘わらず、この
プロセスは、内部ダイス３２およびエッジ・ダイス３１
からなる半導体基板においてフォト・パターンを形成す
るために用いられる。モート・パターン１９は、エッジ
・ダイス３１のそれぞれがフォトレジストの層にパター
ニングされる際に、半導体基板３０の周囲に区画として
形成される。次に、フォトレジストの層は、当業者に周
知の方法を利用して現像され、材料の下の層は適切なエ
ッチング処理を利用してエッチングされる。材料の第２
層（図５で図示せず）は、材料の第１層上に形成され、
ついで適切な研磨プロセスを利用して平坦化される。
【００２３】平坦化プロセスの均等性を改善するために
モート・パターン１９または同様な構造を形成すること
は、プロセス・フローの任意の適切な箇所で利用でき
る。例えば、モート・パターンを導電層に形成して、レ
ベル間絶縁を施すために用いられる上部誘電層の平坦性
を改善できる。この誘電層は、以降のプロセスの処理能
力を改善するために平坦化する必要のあるＰＳＧ(phosp
hosilicate glass) ，低温酸化物（ＬＴＯ：low temper
ature oxide ）などの層でもよい。また、モート・パタ
ーン１９は、研磨される特定の層を含む多くの他の種類
の層にも形成できることを理解されたい。
【００２４】本発明の重要な利点は、周囲における余分
なフォトリソグラフィ・パターンの無駄な露光を必要と
しないことである。研磨プロセスの平坦性を改善するた
めの一つの従来の既知の方法では、内部およびエッジ・
ダイスをパターニングするために用いられるフォトリソ
グラフィ・マスクを利用して、半導体基板の上面全体を
完全にパターニングする。これは、パターンを半導体ウ
ェハの周囲に転写すべく露光工程を実施するために、ス
テッパにおいて余分な時間を必要とする。一般に、この
余分な時間は、フォトリソグラフィ・マスクの寸法，ウ
ェハの直径および周囲の表面積に応じて、ステッパのス
ループットを２０〜５０パーセント低減する。しかし、
本発明は、モート・パターン１９を形成するため、エッ
ジ・ダイス３１および内部ダイス３２をパターニングす
るために要する同じ数の露光しか必要としないので、余
分な露光工程は必要ない。従って、本発明は、フォトリ
ソグラフィ・プロセスのスループットを２０〜５０パー
セント改善でき、これは最終製造コストを節減する。
【００２５】以上、本発明はフォトリソグラフィ・マス
クならびに平坦化プロセスの均等性を改善する方法を提
供することが明らかである。この方法は、研磨プロセス
への調整を必要とせず、そのため研磨レートに対する影
響がない。これにより、本発明は、最も効率的な研磨プ
ロセスとともに利用できる。また、本発明は、フォトリ
ソグラフィ・プロセス中の余分な露光を必要としないの
で、スループットを改善し、製造コストを節減する。モ
ート・パターン１９の形成は、既存のプロセス・フロー
に組み込まれ、余分なプロセス工程なしに実施できる。
【図面の簡単な説明】
【図１】半導体基板を研磨する従来の方法を示す拡大断
面図である。
【図２】半導体基板を研磨する従来の方法を示す拡大断
面図である。
【図３】本発明の実施例を示す拡大断面図である。
【図４】本発明によるフォトリソグラフィ・マスクの拡
大上面図である。
【図５】本発明による半導体基板の上面図である。
【符号の説明】
１０ 半導体基板 １１ 第１層 １２ 誘電層（第２層） １３ 距離 １５ 第１パターン １６ 第２パターン １７ 第３パターン １８ 距離 １９ モート・パターン ２０ フォトリソグラフィ・マスク ２１ 第１部分 ２２ 第２部分 ２３ フレーム・パターン ３０ 半導体基板 ３１ エッジ・ダイス ３２ 内部ダイス ３３ 第２領域 ３４ 第１領域
フロントページの続き (72)発明者 スティーブン・デー・フレゾン アメリカ合衆国テキサス州オースチン、ナ ンバー1703、バートンズ・ブラフ・レーン 2800 (72)発明者 マーク・デー・ホール アメリカ合衆国テキサス州オースチン、サ リダ・ドライブ10301

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置を形成する方法であって：第
    １領域および第２領域を有する半導体基板（１０）を設
    ける段階であって、前記第１領域は内部ダイスおよびエ
    ッジ・ダイスからなり、前記第１領域は周辺部を有し、
    前記第２領域は前記第１領域の前記周辺部を取り囲む、
    段階；前記第１領域および前記第２領域上に第１材料層
    （１１）を設ける段階；前記第１材料層（１１）をパタ
    ーニングして前記第２領域上にモート領域（１９）を画
    定し、前記第１領域上の前記第１材料層（１１）の第１
    部分と、前記第２領域上の前記第１材料層（１１）の第
    ２部分とを残す(leave) 段階であって、前記第２部分は
    前記モート領域と前記第１部分との間にある、段階；前
    記第１部分，前記第２部分および前記モート領域（１
    ９）上に第２材料層（１２）を設ける段階；および前記
    第２材料層（１２）を研磨する段階；によって構成され
    ることを特徴とする方法。
  2. 【請求項２】 半導体装置を形成する方法であって：第
    １領域および第２領域を有する半導体基板（１０）を設
    ける段階であって、前記第１領域は内部ダイスおよびエ
    ッジ・ダイスからなり、前記第１領域は周辺部を有し、
    前記第２領域は前記第１領域の前記周辺部を取り囲む、
    段階；前記第１領域および前記第２領域上に第１材料
    （１１）を設ける段階；前記第１材料層（１１）をパタ
    ーニングして、前記第２領域上にモート領域（１９）を
    画定し、前記第１領域の上の前記第１材料層（１１）の
    第１部分と、前記第２領域の上の前記第１材料層（１
    １）の第２部分と、前記第２領域上の前記第１材料層
    （１１）の第３部分とを残す段階であって、前記モート
    領域（１９）は前記第２部分と前記第３部分との間にあ
    る、段階；前記第１部分，前記第２部分，前記第３部分
    および前記モート領域（１９）の上に第２材料層（１
    ２）を設ける段階；および前記第２材料層（１２）を研
    磨する段階；によって構成されることを特徴とする方
    法。
  3. 【請求項３】 半導体装置を形成する方法であって：第
    １領域および第２領域を有する半導体基板（１０）を設
    ける段階であって、前記第１領域は内部ダイスおよびエ
    ッジ・ダイスからなり、前記第１領域は周辺部を有し、
    前記第２領域は前記第１領域の前記周辺部を取り囲む、
    段階；前記第１領域および前記第２領域上に導電層（１
    １）を設ける段階；前記導電層（１１）上にレジスト層
    を形成する段階；前記レジスト層をパターニングしてマ
    スクを形成する段階であって、前記レジスト層は、ブレ
    ーディング・プロセスによって遮蔽されたフォトリソグ
    ラフィ・マスクの一部を有するフォトリソグラフィ・マ
    スク（２０）を利用してパターニングされる、段階；前
    記マスクを利用して前記導電層（１１）をパターニング
    して、前記第２領域上にモート領域（１９）を画定し、
    前記第１領域上の前記第１材料層（１１）の第１部分
    と、前記第２領域上にある前記第１材料層（１１）の第
    ２部分とを残す段階であって、前記第２部分は前記モー
    ト領域と前記第１部分との間にある、段階；前記第１部
    分，前記第２部分および前記モート領域（１９）上に誘
    電層（１２）を設ける段階；および前記誘電層（１２）
    を研磨する段階；によって構成されることを特徴とする
    方法。
  4. 【請求項４】 半導体装置を形成する方法であって：第
    １領域および第２領域を有する半導体基板（１０）を設
    ける段階であって、前記第１領域は内部ダイスおよびエ
    ッジ・ダイスからなり、前記第１領域は周辺部を有し、
    前記第２領域は前記第１領域の前記周辺部を取り囲む、
    段階；前記第１領域および前記第２領域上に第１材料層
    （１１）を設ける段階；前記第１材料層（１１）をパタ
    ーニングして、前記第２領域上にモート領域（１９）を
    画定し、前記第１領域上にある前記第１材料層（１１）
    の第１部分と、前記第２領域上の前記第１材料層（１
    １）の第２部分と、前記第２領域上にある前記第１材料
    層（１１）の第３部分とを残す段階であって、前記モー
    ト領域（１９）は前記第１領域の前記周辺部を取り囲
    み、約０．１ミリメートルから１０ミリメートルの幅で
    あり、前記第２部分と前記第３部分との間にある、段
    階；前記第１部分，前記第２部分，前記第３部分および
    前記モート領域（１９）上に第２材料層（１２）を設け
    る段階；および前記第２材料層（１２）を研磨する段
    階；によって構成されることを特徴とする方法。
  5. 【請求項５】 半導体装置を形成する方法であって：第
    １領域および第２領域を有する半導体基板（１０）を設
    ける段階であって、前記第１領域は内部ダイスおよびエ
    ッジ・ダイスからなり、前記第１領域は周辺部を有し、
    前記第２領域は前記第１領域の前記周辺部を取り囲む、
    段階；前記第１領域および前記第２領域上に導電層（１
    １）を設ける段階；前記導電層をパターニングして前記
    第２領域上にモート領域（１９）を画定し、前記第１領
    域上の前記第１材料層（１１）の第１部分と、前記第２
    領域上にある前記第１材料層（１１）の第２部分とを残
    す段階であって、前記モート領域は前記第１領域の前記
    周辺部を取り囲み、前記第２部分は前記モート領域と前
    記第１部分との間にある、段階；前記第１部分，前記第
    ２部分および前記モート領域（１９）上に誘電層（１
    ２）を設ける段階；および前記誘電層（１２）を研磨す
    る段階；によって構成されることを特徴とする方法。
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