JPH0997774A - 誘電体コーティングの平坦化方法 - Google Patents
誘電体コーティングの平坦化方法Info
- Publication number
- JPH0997774A JPH0997774A JP8102183A JP10218396A JPH0997774A JP H0997774 A JPH0997774 A JP H0997774A JP 8102183 A JP8102183 A JP 8102183A JP 10218396 A JP10218396 A JP 10218396A JP H0997774 A JPH0997774 A JP H0997774A
- Authority
- JP
- Japan
- Prior art keywords
- polishing
- layer
- dielectric
- dielectric coating
- slurry
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000011248 coating agent Substances 0.000 title claims abstract description 46
- 238000000576 coating method Methods 0.000 title claims abstract description 46
- 238000005498 polishing Methods 0.000 claims abstract description 81
- 239000002002 slurry Substances 0.000 claims abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 claims description 7
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 3
- 239000000126 substance Substances 0.000 abstract description 2
- 238000007796 conventional method Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000001514 detection method Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000008119 colloidal silica Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B7/00—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Mechanical Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Element Separation (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】
【課題】 従来の技術と比較してより有効な平担化を達
成する改善された化学機械的研磨方法を提供すること。 【解決手段】 ウエハの基礎構造は凸部と凹部を有して
いることに特徴がある。ウエハは、まず凸部上に第1の
研磨停止層を設け、それから少なくとも凹部上に誘電体
層を堆積し、最後にその誘電体コーティング上に第2の
研磨停止層を堆積することによって準備される。2工程
CMPの第1の工程は第2の研磨停止層が凸部からほぼ
取り除かれるまで第2の研磨停止層を侵すスラリーを使
用して第2の研磨停止層を研磨する工程である。第2の
工程は第1の研磨停止層がさらされるまで第2或は第1
の研磨停止層を侵すよりも速い速度で誘電体層を侵すス
ラリーを使用して誘電体コーティングを研磨する工程で
ある。
成する改善された化学機械的研磨方法を提供すること。 【解決手段】 ウエハの基礎構造は凸部と凹部を有して
いることに特徴がある。ウエハは、まず凸部上に第1の
研磨停止層を設け、それから少なくとも凹部上に誘電体
層を堆積し、最後にその誘電体コーティング上に第2の
研磨停止層を堆積することによって準備される。2工程
CMPの第1の工程は第2の研磨停止層が凸部からほぼ
取り除かれるまで第2の研磨停止層を侵すスラリーを使
用して第2の研磨停止層を研磨する工程である。第2の
工程は第1の研磨停止層がさらされるまで第2或は第1
の研磨停止層を侵すよりも速い速度で誘電体層を侵すス
ラリーを使用して誘電体コーティングを研磨する工程で
ある。
Description
【0001】
【発明の属する技術分野】本発明は、一般的に半導体デ
バイスの製造に関し、特に、より短い研磨時間によって
ウエハに改善された平坦度を与える、集積回路ウエハ用
の効果的な平坦化技術に関する。
バイスの製造に関し、特に、より短い研磨時間によって
ウエハに改善された平坦度を与える、集積回路ウエハ用
の効果的な平坦化技術に関する。
【0002】
【従来の技術】半導体デバイスは益々小型化し、より小
さい線寸法で正常なリソグラフィを行うために平坦な表
面を得ることがさらに重要になっている。化学機械的な
研磨(CMP)は速くから平坦化技術となったもののう
ちで最善のものである。しかしながら、湾状変形や不均
一性等、克服すべき多くの問題がある。
さい線寸法で正常なリソグラフィを行うために平坦な表
面を得ることがさらに重要になっている。化学機械的な
研磨(CMP)は速くから平坦化技術となったもののう
ちで最善のものである。しかしながら、湾状変形や不均
一性等、克服すべき多くの問題がある。
【0003】1工程であるCMPに様々な条件を使用し
ても、平坦化は決定的な問題を残している。CMPに反
応性イオンエッチング(RIE)を組合せることは、こ
れまで再々試行されているが、要求される平坦化レベル
にはまだ達していない。RIEとCMPの組合せは高価
で複雑であり、多くの工程とマスクが要求される。必要
とされることは、より簡単でより低価格な平坦化プロセ
ス、好ましくはマスクを必要としない効果的な平坦化プ
ロセス制御を提供することである。
ても、平坦化は決定的な問題を残している。CMPに反
応性イオンエッチング(RIE)を組合せることは、こ
れまで再々試行されているが、要求される平坦化レベル
にはまだ達していない。RIEとCMPの組合せは高価
で複雑であり、多くの工程とマスクが要求される。必要
とされることは、より簡単でより低価格な平坦化プロセ
ス、好ましくはマスクを必要としない効果的な平坦化プ
ロセス制御を提供することである。
【0004】
【発明が解決しようとする課題】従って、本発明の目的
は、従来の技術と比較して、より有効な平担化を達成す
る改善された化学機械的研磨方法を提供することにあ
る。
は、従来の技術と比較して、より有効な平担化を達成す
る改善された化学機械的研磨方法を提供することにあ
る。
【0005】本発明の他の目的は、簡単でマスクを必要
としない平坦化プロセスを提供し、それによってより効
果的な平坦化プロセス制御を提供することにある。
としない平坦化プロセスを提供し、それによってより効
果的な平坦化プロセス制御を提供することにある。
【0006】本発明のさらに他の目的は、凹部を充填さ
せるプロセスを提供し、これによって堆積量を少なくし
研磨時間を少なくすることによって全体のコストを減少
させることにある。
せるプロセスを提供し、これによって堆積量を少なくし
研磨時間を少なくすることによって全体のコストを減少
させることにある。
【0007】
【課題を解決するための手段】本発明によれば、様々な
微細構成から成るパターニングされたウエハ表面上に堆
積された均一の膜の平坦化方法を提供できる。ウエハの
基礎は凸部と凹部を有していることに特徴がある。ウエ
ハは、まず凸部に第1の研磨停止層を設け、次に少なく
とも凹部上に誘電体層を堆積し、最後に堆積された誘電
体コーティング上に第2の研磨停止層を堆積することに
よって準備される。2工程CMPにおける第1の工程
は、第2の研磨停止層がほぼ取り除かれるまで、第2の
研磨停止層を侵すスラリーを用いて第2の研磨停止層を
研磨することである。第2の工程は、第1の研磨停止層
がさらされるまで、第2或は第1の研磨停止層のいずれ
かを侵すよりも速い速度で誘電体層を侵すスラリーを使
用して誘電体コーティングを研磨することである。この
工程において、第2の研磨停止層は凹部を保護してい
る。
微細構成から成るパターニングされたウエハ表面上に堆
積された均一の膜の平坦化方法を提供できる。ウエハの
基礎は凸部と凹部を有していることに特徴がある。ウエ
ハは、まず凸部に第1の研磨停止層を設け、次に少なく
とも凹部上に誘電体層を堆積し、最後に堆積された誘電
体コーティング上に第2の研磨停止層を堆積することに
よって準備される。2工程CMPにおける第1の工程
は、第2の研磨停止層がほぼ取り除かれるまで、第2の
研磨停止層を侵すスラリーを用いて第2の研磨停止層を
研磨することである。第2の工程は、第1の研磨停止層
がさらされるまで、第2或は第1の研磨停止層のいずれ
かを侵すよりも速い速度で誘電体層を侵すスラリーを使
用して誘電体コーティングを研磨することである。この
工程において、第2の研磨停止層は凹部を保護してい
る。
【0008】本発明の他の目的は第1の研磨停止材料の
ないプロセスを提供することである。この場合、誘電材
料はそれらを保護する研磨停止材料を有しない微細構造
の上に直接堆積されている。研磨停止材料は、そのと
き、少なくとも凹部に堆積されている。この研磨の目的
は基礎構造をさらさずに、誘電体層を平坦化することで
ある。従って、凸部上には多量の誘電体層が残っている
状態である。
ないプロセスを提供することである。この場合、誘電材
料はそれらを保護する研磨停止材料を有しない微細構造
の上に直接堆積されている。研磨停止材料は、そのと
き、少なくとも凹部に堆積されている。この研磨の目的
は基礎構造をさらさずに、誘電体層を平坦化することで
ある。従って、凸部上には多量の誘電体層が残っている
状態である。
【0009】
【発明の実施の形態】本発明の詳細は1つの簡単な実施
例によって説明される。この実施例は溝がパターニング
され、従って凸部と凹部を有しているシリコンウエハか
ら出発する。後の処理からシリコンを保護するために、
また、CMP後の終点検出のために、窒化シリコンの膜
が凸部表面上に形成され、図1の断面図で示す構造とな
る。これはパッド酸化物と呼ばれる。他の方法ではこの
第1の研磨停止層は不要である。
例によって説明される。この実施例は溝がパターニング
され、従って凸部と凹部を有しているシリコンウエハか
ら出発する。後の処理からシリコンを保護するために、
また、CMP後の終点検出のために、窒化シリコンの膜
が凸部表面上に形成され、図1の断面図で示す構造とな
る。これはパッド酸化物と呼ばれる。他の方法ではこの
第1の研磨停止層は不要である。
【0010】次に、酸化物のように材料の厚い膜が凹部
を覆うのに十分な厚さまで堆積される。この材料の上に
ポリシリコンのブランケット層、或は他の適当な材料が
ウエハ全体を覆って堆積され、図2の断面図に示す構造
となる。
を覆うのに十分な厚さまで堆積される。この材料の上に
ポリシリコンのブランケット層、或は他の適当な材料が
ウエハ全体を覆って堆積され、図2の断面図に示す構造
となる。
【0011】第1のCMPの工程は酸化物に対して高い
選択性を有するポリシリコンのスラリー(slurr
y)を使用して実行する。或はまた、酸化物とポリシリ
コンに対して同じか異なる研磨速度を有するスラリーを
使用することもできる。第1のCMP工程の終点は、時
間,目視検出,及び/または段差の高さの測定によって
決定される。第1の工程の終点は図3に示す様に、凸部
からポリシリコンを取り除き、凹部内にポリシリコンが
残るところである。
選択性を有するポリシリコンのスラリー(slurr
y)を使用して実行する。或はまた、酸化物とポリシリ
コンに対して同じか異なる研磨速度を有するスラリーを
使用することもできる。第1のCMP工程の終点は、時
間,目視検出,及び/または段差の高さの測定によって
決定される。第1の工程の終点は図3に示す様に、凸部
からポリシリコンを取り除き、凹部内にポリシリコンが
残るところである。
【0012】プロセスは第2のCMP工程へ続き、セリ
アスラリー,或はポリシリコンと酸化物の間で十分な選
択性を有するスラリーを使用して研磨する。セリアによ
る酸化物の研磨速度はポリシリコンの研磨速度よりもか
なり速いので、ポリシリコンで覆われている凹部は研磨
の間まだ保護されている。このようにして研磨による平
坦化が達成される。
アスラリー,或はポリシリコンと酸化物の間で十分な選
択性を有するスラリーを使用して研磨する。セリアによ
る酸化物の研磨速度はポリシリコンの研磨速度よりもか
なり速いので、ポリシリコンで覆われている凹部は研磨
の間まだ保護されている。このようにして研磨による平
坦化が達成される。
【0013】終点の検出は時間、及び/または或はパッ
ド窒化物の厚さの測定によって監視されている。終点検
出のもう1つの方法は相異なる材料、この場合は酸化物
と窒化物の研磨中に起こる摩擦の変化による。これはプ
ラッッタやキャリアのモータ電流の変化を監視すること
によって行うことができる。終点検出のさらに他の方法
は周波数変化を監視し、検出することである。
ド窒化物の厚さの測定によって監視されている。終点検
出のもう1つの方法は相異なる材料、この場合は酸化物
と窒化物の研磨中に起こる摩擦の変化による。これはプ
ラッッタやキャリアのモータ電流の変化を監視すること
によって行うことができる。終点検出のさらに他の方法
は周波数変化を監視し、検出することである。
【0014】本発明による技術は、上述した浅い溝の分
離した実施例のようなフロント・エンド・オブ・ライン
(front−end−of−line)の適用に有効
な上、ミドル(middle),及びバック・エンド・
オブ・ライン(back−end−of−line)の
平坦化にまで拡張できる。図4はゲートコンタクト(G
C)の断面図であり、ゲート構造としての凸部を示して
いる。コロイド状のシリカスラリーは第1のCMP工程
で使用され、図5に示す構造となる。続いて、セリア,
或は他の高い選択性をもつスラリーによる第2のCMP
工程が行われる。従って、本発明による技術は、両タイ
プの研磨、即ち2つの研磨停止層(凸部と凹部上の)を
取り込むタイプと、1つの研磨停止層のみ(凹部上の
み)を要求するタイプに適用される。
離した実施例のようなフロント・エンド・オブ・ライン
(front−end−of−line)の適用に有効
な上、ミドル(middle),及びバック・エンド・
オブ・ライン(back−end−of−line)の
平坦化にまで拡張できる。図4はゲートコンタクト(G
C)の断面図であり、ゲート構造としての凸部を示して
いる。コロイド状のシリカスラリーは第1のCMP工程
で使用され、図5に示す構造となる。続いて、セリア,
或は他の高い選択性をもつスラリーによる第2のCMP
工程が行われる。従って、本発明による技術は、両タイ
プの研磨、即ち2つの研磨停止層(凸部と凹部上の)を
取り込むタイプと、1つの研磨停止層のみ(凹部上の
み)を要求するタイプに適用される。
【0015】本発明は、好ましいまた他の具体例によっ
て詳述されてきたが、当業者は特許請求の範囲の趣旨と
範囲内でこれを変形して本発明を実用化することができ
ることがわかるであろう。
て詳述されてきたが、当業者は特許請求の範囲の趣旨と
範囲内でこれを変形して本発明を実用化することができ
ることがわかるであろう。
【0016】まとめとして、本発明の構成に関し、以下
の事項を開示する。 (1)集積回路ウエハの基礎構造の上に設けられた誘電
コーティングを平坦化する方法において、前記基礎構造
が凸部と凹部を有し、以下の工程を含む誘電体コーティ
ングの平坦化方法。前記凸部に第1の研磨停止層を設け
る工程と、堆積された誘電体層が基礎構造の段差の高さ
よりも小さいか或は等しい厚さを有するように、少なく
とも前記凹部の上に誘電体層を堆積する工程と、堆積さ
れた誘電体コーティングの上に第2の研磨停止層を堆積
する工程と、前記第2の研磨停止層が凸部上からほぼ取
り除かれるまで前記第2の研磨止層を研磨する工程と、
前記第2の研磨停止層が前記凹部を保護するように、前
記第2或は第1の研磨停止層を侵すよりも速い速度で前
記誘電体層を侵すスラリーを使用して、前記第1の研磨
停止層がさらされるまで前記誘電体コーティングを研磨
する工程。 (2)前記第2の研磨停止層を研磨する工程を、誘電体
層よりも速い速度で第2の研磨停止層を研磨するスラリ
ーを使用して実行する上記(1)に記載の誘電体コーテ
ィングの平坦化方法。 (3)前記第2の研磨停止層を研磨する工程を、誘電体
層と比較して第2の研磨停止層と同じか或は遅い研磨速
度を有するスラリーを使用して実行する上記(1)に記
載の誘電体コーティングの平坦化方法。 (4)前記誘電体コーティングを研磨する工程を、第1
と第2の研磨停止層と比較して誘電体層の方が速い研磨
速度を有するスラリーを使用して実行する上記(1)に
記載の誘電体コーティングの平坦化方法。 (5)前記誘電体コーティングを研磨するのに使用する
スラリーがセリアである上記(4)に記載の誘電体コー
ティングの平坦化方法。 (6)前記第2の研磨停止層を研磨する工程を、酸化物
に対して高い選択性を有するポリシリコンのスラリーを
使用して実行する上記(5)に記載の誘電体コーティン
グの平坦化方法。 (7)集積回路ウエハの基礎構造の上に設けられた誘電
体コーティングを平坦化する方法において、前記基礎構
造が凸部と凹部を有し、以下の工程を含む誘電体コーテ
ィングの平坦化方法。堆積された誘電体層が、基礎構造
の段差の高さと等しいかより大きい厚さを有するよう
に、少なくとも前記凹部の上に誘電体層を堆積する工程
と、堆積された誘電体コーティングの上に研磨停止層を
堆積する工程と、前記研磨停止層が凸部上からほぼ取り
除かれるまで前記研磨停止層を侵すスラリーを使用して
前記研磨停止層を研磨する工程と、前記凹部内に前記誘
電体層を幾らか残すように、前記誘電体層を侵すスラリ
ーを使用して平坦な表面が達成されるまで前記誘電体コ
ーティングを研磨する工程。 (8)前記誘電体コーティングを研磨する工程におい
て、凹部内に研磨停止層が残っていない上記(7)に記
載の誘電体コーティングの平坦化方法。 (9)前記基礎構造が凸型ゲート部を有し、前記研磨停
止層を研磨する工程を、誘電体層よりも速い速度で研磨
停止層を研磨するスラリーを使用して実行する上記
(7)に記載の誘電体コーティングの平坦化方法。 (10)前記研磨停止層を研磨する工程を、誘電体層と
比較して研磨停止層と同じか或はより遅い研磨速度を有
するスラリーを使用して実行する上記(7)に記載の誘
電体コーティングの平坦化方法。 (11)前記誘電体層を研磨する工程を研磨停止層より
も速い研磨速度を有するスラリーを使用して実行する上
記(9)に記載の誘電体コーティングの平坦化方法。 (12)前記誘電体コーティングを研磨する工程で使用
するスラリーがセリアである上記(9)に記載の誘電体
コーティングの平坦化方法。
の事項を開示する。 (1)集積回路ウエハの基礎構造の上に設けられた誘電
コーティングを平坦化する方法において、前記基礎構造
が凸部と凹部を有し、以下の工程を含む誘電体コーティ
ングの平坦化方法。前記凸部に第1の研磨停止層を設け
る工程と、堆積された誘電体層が基礎構造の段差の高さ
よりも小さいか或は等しい厚さを有するように、少なく
とも前記凹部の上に誘電体層を堆積する工程と、堆積さ
れた誘電体コーティングの上に第2の研磨停止層を堆積
する工程と、前記第2の研磨停止層が凸部上からほぼ取
り除かれるまで前記第2の研磨止層を研磨する工程と、
前記第2の研磨停止層が前記凹部を保護するように、前
記第2或は第1の研磨停止層を侵すよりも速い速度で前
記誘電体層を侵すスラリーを使用して、前記第1の研磨
停止層がさらされるまで前記誘電体コーティングを研磨
する工程。 (2)前記第2の研磨停止層を研磨する工程を、誘電体
層よりも速い速度で第2の研磨停止層を研磨するスラリ
ーを使用して実行する上記(1)に記載の誘電体コーテ
ィングの平坦化方法。 (3)前記第2の研磨停止層を研磨する工程を、誘電体
層と比較して第2の研磨停止層と同じか或は遅い研磨速
度を有するスラリーを使用して実行する上記(1)に記
載の誘電体コーティングの平坦化方法。 (4)前記誘電体コーティングを研磨する工程を、第1
と第2の研磨停止層と比較して誘電体層の方が速い研磨
速度を有するスラリーを使用して実行する上記(1)に
記載の誘電体コーティングの平坦化方法。 (5)前記誘電体コーティングを研磨するのに使用する
スラリーがセリアである上記(4)に記載の誘電体コー
ティングの平坦化方法。 (6)前記第2の研磨停止層を研磨する工程を、酸化物
に対して高い選択性を有するポリシリコンのスラリーを
使用して実行する上記(5)に記載の誘電体コーティン
グの平坦化方法。 (7)集積回路ウエハの基礎構造の上に設けられた誘電
体コーティングを平坦化する方法において、前記基礎構
造が凸部と凹部を有し、以下の工程を含む誘電体コーテ
ィングの平坦化方法。堆積された誘電体層が、基礎構造
の段差の高さと等しいかより大きい厚さを有するよう
に、少なくとも前記凹部の上に誘電体層を堆積する工程
と、堆積された誘電体コーティングの上に研磨停止層を
堆積する工程と、前記研磨停止層が凸部上からほぼ取り
除かれるまで前記研磨停止層を侵すスラリーを使用して
前記研磨停止層を研磨する工程と、前記凹部内に前記誘
電体層を幾らか残すように、前記誘電体層を侵すスラリ
ーを使用して平坦な表面が達成されるまで前記誘電体コ
ーティングを研磨する工程。 (8)前記誘電体コーティングを研磨する工程におい
て、凹部内に研磨停止層が残っていない上記(7)に記
載の誘電体コーティングの平坦化方法。 (9)前記基礎構造が凸型ゲート部を有し、前記研磨停
止層を研磨する工程を、誘電体層よりも速い速度で研磨
停止層を研磨するスラリーを使用して実行する上記
(7)に記載の誘電体コーティングの平坦化方法。 (10)前記研磨停止層を研磨する工程を、誘電体層と
比較して研磨停止層と同じか或はより遅い研磨速度を有
するスラリーを使用して実行する上記(7)に記載の誘
電体コーティングの平坦化方法。 (11)前記誘電体層を研磨する工程を研磨停止層より
も速い研磨速度を有するスラリーを使用して実行する上
記(9)に記載の誘電体コーティングの平坦化方法。 (12)前記誘電体コーティングを研磨する工程で使用
するスラリーがセリアである上記(9)に記載の誘電体
コーティングの平坦化方法。
【図1】上面部に適用される窒化シリコンの溝がパター
ニングされたシリコンウエハを示す断面図である。
ニングされたシリコンウエハを示す断面図である。
【図2】厚い酸化物の層とポリシリコンのブランケット
層を有する図1のシリコンウエハを示す断面図である。
層を有する図1のシリコンウエハを示す断面図である。
【図3】本発明による第1のCMP工程後の図2のシリ
コンウエハを示す断面図である。
コンウエハを示す断面図である。
【図4】ゲートコンタクト構造を有するシリコンウエハ
を示す断面図である。
を示す断面図である。
【図5】本発明による第1のCMP工程後の図4のシリ
コンウエハを示す断面図である。
コンウエハを示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 593062337 シーメンス・アクチエンゲゼルシャフト ドイツ国ミュンヘン80333、ヴィッテルス バッハープラッツ2 (72)発明者 キャスリン・ヘレン・ケルハー アメリカ合衆国 コネティカット州 ダン ベリー ユニット 5 ペンブローク ロ ード 136 (72)発明者 マシアス・ペシュク アメリカ合衆国 ニューヨーク州 ポウキ ープシ ハイアクレス ドライブ 57 (72)発明者 ヒロユキ・ヤノ アメリカ合衆国 ニューヨーク州 ワッピ ンガーズ フォールズ タウン ビュー ドライブ 85
Claims (12)
- 【請求項1】集積回路ウエハの基礎構造の上に設けられ
た誘電コーティングを平坦化する方法において、前記基
礎構造が凸部と凹部を有し、以下の工程を含む誘電体コ
ーティングの平坦化方法。前記凸部に第1の研磨停止層
を設ける工程と、 堆積された誘電体層が基礎構造の段差の高さよりも小さ
いか或は等しい厚さを有するように、少なくとも前記凹
部の上に誘電体層を堆積する工程と、 堆積された誘電体コーティングの上に第2の研磨停止層
を堆積する工程と、 前記第2の研磨停止層が凸部上からほぼ取り除かれるま
で前記第2の研磨止層を研磨する工程と、 前記第2の研磨停止層が前記凹部を保護するように、前
記第2或は第1の研磨停止層を侵すよりも速い速度で前
記誘電体層を侵すスラリーを使用して、前記第1の研磨
停止層がさらされるまで前記誘電体コーティングを研磨
する工程。 - 【請求項2】前記第2の研磨停止層を研磨する工程を、
誘電体層よりも速い速度で第2の研磨停止層を研磨する
スラリーを使用して実行する請求項1記載の誘電体コー
ティングの平坦化方法。 - 【請求項3】前記第2の研磨停止層を研磨する工程を、
誘電体層と比較して第2の研磨停止層と同じか或は遅い
研磨速度を有するスラリーを使用して実行する請求項1
記載の誘電体コーティングの平坦化方法。 - 【請求項4】前記誘電体コーティングを研磨する工程
を、第1と第2の研磨停止層と比較して誘電体層の方が
速い研磨速度を有するスラリーを使用して実行する請求
項1記載の誘電体コーティングの平坦化方法。 - 【請求項5】前記誘電体コーティングを研磨するのに使
用するスラリーがセリアである請求項4記載の誘電体コ
ーティングの平坦化方法。 - 【請求項6】前記第2の研磨停止層を研磨する工程を、
酸化物に対して高い選択性を有するポリシリコンのスラ
リーを使用して実行する請求項5記載の誘電体コーティ
ングの平坦化方法。 - 【請求項7】集積回路ウエハの基礎構造の上に設けられ
た誘電体コーティングを平坦化する方法において、前記
基礎構造が凸部と凹部を有し、以下の工程を含む誘電体
コーティングの平坦化方法。堆積された誘電体層が、基
礎構造の段差の高さと等しいかより大きい厚さを有する
ように、少なくとも前記凹部の上に誘電体層を堆積する
工程と、 堆積された誘電体コーティングの上に研磨停止層を堆積
する工程と、 前記研磨停止層が凸部上からほぼ取り除かれるまで前記
研磨停止層を侵すスラリーを使用して前記研磨停止層を
研磨する工程と、 前記凹部内に前記誘電体層を幾らか残すように、前記誘
電体層を侵すスラリーを使用して平坦な表面が達成され
るまで前記誘電体コーティングを研磨する工程。 - 【請求項8】前記誘電体コーティングを研磨する工程に
おいて、凹部内に研磨停止層が残っていない請求項7記
載の誘電体コーティングの平坦化方法。 - 【請求項9】前記基礎構造が凸型ゲート部を有し、前記
研磨停止層を研磨する工程を、誘電体層よりも速い速度
で研磨停止層を研磨するスラリーを使用して実行する請
求項7記載の誘電体コーティングの平坦化方法。 - 【請求項10】前記研磨停止層を研磨する工程を、誘電
体層と比較して研磨停止層と同じか或はより遅い研磨速
度を有するスラリーを使用して実行する請求項7記載の
誘電体コーティングの平坦化方法。 - 【請求項11】前記誘電体層を研磨する工程を研磨停止
層よりも速い研磨速度を有するスラリーを使用しで実行
する請求項9記載の誘電体コーティングの平坦化方法。 - 【請求項12】前記誘電体コーティングを研磨する工程
で使用するスラリーがセリアである請求項9記載の誘電
体コーティングの平坦化方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/430,972 US6069081A (en) | 1995-04-28 | 1995-04-28 | Two-step chemical mechanical polish surface planarization technique |
US430972 | 1995-04-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0997774A true JPH0997774A (ja) | 1997-04-08 |
JP3213235B2 JP3213235B2 (ja) | 2001-10-02 |
Family
ID=23709888
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10218396A Expired - Fee Related JP3213235B2 (ja) | 1995-04-28 | 1996-04-24 | 誘電体コーティングの平坦化方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6069081A (ja) |
EP (1) | EP0744766A3 (ja) |
JP (1) | JP3213235B2 (ja) |
KR (1) | KR960037216A (ja) |
TW (1) | TW293145B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100560291B1 (ko) * | 1998-12-30 | 2006-06-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100510232B1 (ko) * | 1996-02-21 | 2005-10-27 | 텍사스 인스트루먼츠 인코포레이티드 | 반도체장치에서리필층두께의불균일성을줄이는방법 |
US5972796A (en) * | 1996-12-12 | 1999-10-26 | Texas Instruments Incorporated | In-situ barc and nitride etch process |
US6336845B1 (en) | 1997-11-12 | 2002-01-08 | Lam Research Corporation | Method and apparatus for polishing semiconductor wafers |
US6787471B2 (en) * | 1998-08-26 | 2004-09-07 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
TW417236B (en) * | 1998-09-01 | 2001-01-01 | Mosel Vitelic Inc | A global planarization process |
US6203404B1 (en) * | 1999-06-03 | 2001-03-20 | Micron Technology, Inc. | Chemical mechanical polishing methods |
US6391792B1 (en) * | 2000-05-18 | 2002-05-21 | Taiwan Semiconductor Manufacturing Co., Ltd | Multi-step chemical mechanical polish (CMP) planarizing method for forming patterned planarized aperture fill layer |
US6593240B1 (en) | 2000-06-28 | 2003-07-15 | Infineon Technologies, North America Corp | Two step chemical mechanical polishing process |
KR100421037B1 (ko) * | 2001-03-14 | 2004-03-03 | 삼성전자주식회사 | 반도체소자의 제조방법 |
US6485355B1 (en) | 2001-06-22 | 2002-11-26 | International Business Machines Corporation | Method to increase removal rate of oxide using fixed-abrasive |
US6723655B2 (en) | 2001-06-29 | 2004-04-20 | Hynix Semiconductor Inc. | Methods for fabricating a semiconductor device |
US6638866B1 (en) * | 2001-10-18 | 2003-10-28 | Taiwan Semiconductor Manufacturing Company | Chemical-mechanical polishing (CMP) process for shallow trench isolation |
US6999668B2 (en) * | 2002-01-09 | 2006-02-14 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing optical waveguide device, optical waveguide device, and coherent light source and optical apparatus using the optical waveguide device |
US6627510B1 (en) * | 2002-03-29 | 2003-09-30 | Sharp Laboratories Of America, Inc. | Method of making self-aligned shallow trench isolation |
KR100532427B1 (ko) * | 2003-03-27 | 2005-11-30 | 삼성전자주식회사 | 강유전체 메모리 소자의 제조 방법 |
CN100559553C (zh) * | 2004-03-17 | 2009-11-11 | 中芯国际集成电路制造(上海)有限公司 | 集成电路器件的化学机械抛光的终点检测方法 |
JP2006005237A (ja) * | 2004-06-18 | 2006-01-05 | Sharp Corp | 半導体装置の製造方法 |
US7125321B2 (en) * | 2004-12-17 | 2006-10-24 | Intel Corporation | Multi-platen multi-slurry chemical mechanical polishing process |
DE102005017372A1 (de) * | 2005-04-14 | 2006-10-19 | Degussa Ag | Wässrige Ceroxiddispersion |
CN111430231A (zh) * | 2020-05-21 | 2020-07-17 | 中国科学院微电子研究所 | 一种平坦化方法及半导体器件 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4671851A (en) * | 1985-10-28 | 1987-06-09 | International Business Machines Corporation | Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique |
US4735679A (en) * | 1987-03-30 | 1988-04-05 | International Business Machines Corporation | Method of improving silicon-on-insulator uniformity |
JP2541214B2 (ja) * | 1987-04-02 | 1996-10-09 | ソニー株式会社 | 半導体装置の製造方法 |
US5514616A (en) * | 1991-08-26 | 1996-05-07 | Lsi Logic Corporation | Depositing and densifying glass to planarize layers in semi-conductor devices based on CMOS structures |
US5244534A (en) * | 1992-01-24 | 1993-09-14 | Micron Technology, Inc. | Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs |
US5334281A (en) * | 1992-04-30 | 1994-08-02 | International Business Machines Corporation | Method of forming thin silicon mesas having uniform thickness |
US5445996A (en) * | 1992-05-26 | 1995-08-29 | Kabushiki Kaisha Toshiba | Method for planarizing a semiconductor device having a amorphous layer |
JP2914860B2 (ja) * | 1992-10-20 | 1999-07-05 | 株式会社東芝 | 半導体装置とその製造方法および研磨方法ならびに研磨装置および研磨装置の研磨面の再生方法 |
JPH07111962B2 (ja) * | 1992-11-27 | 1995-11-29 | 日本電気株式会社 | 選択平坦化ポリッシング方法 |
US5356513A (en) * | 1993-04-22 | 1994-10-18 | International Business Machines Corporation | Polishstop planarization method and structure |
US5362669A (en) * | 1993-06-24 | 1994-11-08 | Northern Telecom Limited | Method of making integrated circuits |
US5395801A (en) * | 1993-09-29 | 1995-03-07 | Micron Semiconductor, Inc. | Chemical-mechanical polishing processes of planarizing insulating layers |
US5340370A (en) * | 1993-11-03 | 1994-08-23 | Intel Corporation | Slurries for chemical mechanical polishing |
US5385866A (en) * | 1994-06-22 | 1995-01-31 | International Business Machines Corporation | Polish planarizing using oxidized boron nitride as a polish stop |
US5459096A (en) * | 1994-07-05 | 1995-10-17 | Motorola Inc. | Process for fabricating a semiconductor device using dual planarization layers |
US5483568A (en) * | 1994-11-03 | 1996-01-09 | Kabushiki Kaisha Toshiba | Pad condition and polishing rate monitor using fluorescence |
-
1995
- 1995-04-28 US US08/430,972 patent/US6069081A/en not_active Expired - Lifetime
-
1996
- 1996-03-19 EP EP96480032A patent/EP0744766A3/en not_active Withdrawn
- 1996-03-21 TW TW085103521A patent/TW293145B/zh active
- 1996-04-24 JP JP10218396A patent/JP3213235B2/ja not_active Expired - Fee Related
- 1996-04-25 KR KR1019960012816A patent/KR960037216A/ko active IP Right Grant
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100560291B1 (ko) * | 1998-12-30 | 2006-06-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
US6069081A (en) | 2000-05-30 |
KR960037216A (ko) | 1996-11-19 |
TW293145B (ja) | 1996-12-11 |
EP0744766A3 (en) | 1996-12-27 |
EP0744766A2 (en) | 1996-11-27 |
JP3213235B2 (ja) | 2001-10-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3213235B2 (ja) | 誘電体コーティングの平坦化方法 | |
US5302233A (en) | Method for shaping features of a semiconductor structure using chemical mechanical planarization (CMP) | |
US5665202A (en) | Multi-step planarization process using polishing at two different pad pressures | |
EP0637071B1 (en) | Planarization process for IC trench isolation using oxidised polysilicon filler | |
US4879258A (en) | Integrated circuit planarization by mechanical polishing | |
US5196353A (en) | Method for controlling a semiconductor (CMP) process by measuring a surface temperature and developing a thermal image of the wafer | |
EP1295322B1 (en) | Two steps chemical mechanical polishing process | |
JPH1116877A (ja) | 半導体素子の形成方法 | |
JP2001015460A (ja) | 半導体装置の製造方法 | |
US7087528B2 (en) | Chemical-mechanical polishing (CMP) process for shallow trench isolation | |
JP3115025B2 (ja) | 半導体ウエハの研磨用パッド及び研磨方法 | |
JP4163494B2 (ja) | 半導体素子製造方法 | |
JP3163719B2 (ja) | ポリッシュ工程を備えた半導体装置の製造方法 | |
US5911111A (en) | Polysilicon polish for patterning improvement | |
JPH07249626A (ja) | 半導体装置の製造方法 | |
JPH05277908A (ja) | マイクロスクラッチのない平滑面を形成するための半導体ウェハの化学機械的平坦化方法 | |
JP4208207B2 (ja) | 半導体層を平坦化する方法 | |
US6387808B1 (en) | Method of correcting topographical effects on a micro-electronic substrate | |
US6265325B1 (en) | Method for fabricating dual gate dielectric layers | |
JP3161425B2 (ja) | Stiの形成方法 | |
US6190999B1 (en) | Method for fabricating a shallow trench isolation structure | |
JP3116879B2 (ja) | 半導体装置の製造方法 | |
JP2005064314A (ja) | 半導体装置及びその製造方法 | |
US7109117B2 (en) | Method for chemical mechanical polishing of a shallow trench isolation structure | |
JPH07297193A (ja) | 集積回路平坦化方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |