TW293145B - - Google Patents

Download PDF

Info

Publication number
TW293145B
TW293145B TW085103521A TW85103521A TW293145B TW 293145 B TW293145 B TW 293145B TW 085103521 A TW085103521 A TW 085103521A TW 85103521 A TW85103521 A TW 85103521A TW 293145 B TW293145 B TW 293145B
Authority
TW
Taiwan
Prior art keywords
stop
light
quality
calendar
apply
Prior art date
Application number
TW085103521A
Other languages
English (en)
Original Assignee
Siemens Ag
Ibm
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Ag, Ibm, Toshiba Kk filed Critical Siemens Ag
Application granted granted Critical
Publication of TW293145B publication Critical patent/TW293145B/zh

Links

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B7/00Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Element Separation (AREA)

Description

五、發明説明(') A7 B7 經濟部中央橾準局員工消費合作社印製 骑明背暑 M. 明 領 域 一 般 而 言 » 本 發 明 係 Η 於 半 導 體 元 件 之 製 造 » 尤 其 是 積 體 霣 路 晶 圓 之 改 良 的 平 面 化 技 術 » 而 >λ 較 短 的 打 光 時 間 在 晶 圚 中 產 生 改 良 的 平 面 性 〇 1Ϊ蔷說 明 當 半 導 體 元 件 變 得 愈 來 愈 小 時 參 完 成 平 坦 的 表 面 Μ 供 在 較 小 的 直 媒 尺 寸 上 作 出 成 功 的 平 版 印 刷 的 確 是 最 重 要 的 * 化 學 機 械 式 打 光 (CMP)立刻成為平化技術之缠擇, 但 是 有 許 多 問 薄 要 克 服 • 如 凹 陷 與 非 均 勻 性 0 不 論 使 用 單 — 步 驟 各 種 不 同 的 條 件 曹 平 面 化 仍 然 是 一 儷 閫 鐽 的 議 题 » 雖 然 也 曾 試 過 組 合 反 應 離 子 蝕 刻 (R ΙΕ) 與 CMP , 但仍無法達到平面化所要求之水準, R ΙΕ 與CMP 之 組 合 昂 貴 且 複 雜 * 需 要 許 多 步 驟 和 遮 罩 0 所 需 要 的 是 一 個 較 簡 單 而 又 不 昂 貴 的 平 面 化 製 程 • 最 好 不 需 要 埋 罩 而 能 提 供 平 面 化 製 程 之 較 佳 控 制 〇 發明纊 沭 因 此 » 本 發 明 之 — 百 的 在 提 供 一 改 良 化 學 櫬 械 式 打 光 法 « 與 現 行 技 術 比 較 * 能 完 成 較 佳 之 平 面 化 Ο 而 本 發 明 另 一 百 的 在 提 供 一 籣 單 而 不 需 要 遮 罩 之 平 面 化 製 程 » 且 提 供 j 平 面 化 製 程 之 較 佳 控 制 〇 本 發 明 又 — S 的 在 提 供 一 種 製 程 » 容 許 向 下 填 充 凹 陷 匾 域 因 此 由 於 較 少 的 沈 積 和 打 光 時 間 9 而 能 減 少 整 Η 成本。 I---:-----J "裝------訂------f : -W - * (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) 五、發明説明( A7 B7 型為 圔激 之特 形之 構IV 同基 不其 種, 各法 有方 含之 在化 積面 沉平 種 _ 一 形 供保 提之 明上 發面 本表 據 _ 根晶 化 光區 打陷 1 凹 第蓋 加覆 拖少 上至 之質 區介 升電 上》 在一 先積 首沉 .後 區然 陷 , 凹圓 和晶 區備 升製 下曆 有止 具停 第 積 沉CM 後段 最階 ,兩 第 之 層 塗 質 介 霣 之 成 形 所 蓋 覆 0 止 停 光 打 漿 之 層 止 停 光 打二 第 蝕 侵 能 用 使 是 步 上二 質第 實於 曆快 止率 停速 光之 打質 二介 第霣 到胜 直侵 ,用 層使 止為 停步 光二 打第 二而 第 . 光止 打為 物除 吠移 BI止 到停 直光 IV打 塗二 質第 介 , «中 光程 打製 物此 吠在 漿 , 二止 第為 的曆 «止 止停 停光 光打 打一 I 第 第出 或露 打有 1 沒 第在 有稹 沒沉 中接 其直 ,料 程材 製質 種介 1 霣 供 , 提下 為形 的情 0 目此 區一在 陷再 , 凹之料 著明材 護發止 保本停 曆 光 科平 衬質 止介 停霣 光該 打將 ,係 後的 然目 ,之 上光 構打 结 Μ 形 , 地上 之之 護區 保陷 料凹 材在 止積 停沉 光少 打至 此 因 構 结。 靨上 基域 其匾 露之 曝升 不上 但度 ,1 化該 面在 留 霣 介 霣 的 量 定 ---.------ -- ·· (請先閱讀背面之注意事項再填寫本頁) 訂 诚 籣 式 Η 經濟部中央揉準局員工消費合作社印製 將. ,酤 中優 例和 實向 理方 優 明的 發目本的 之 明說其 细 詳 而的 Η面 附前 考明 參發 面本 下瞭 從明 £ 3 及 他 化 氮 且 化 型 _ 權 _ 圃 面 截 檐 之 Di 晶 矽 - 為 : 1A 中 _ 其 矽 1X η 之 層 覆 包 矽 晶 多 加 施 且 靥 化 氧 厚 匾一 面有 表具 上為 到 2 加 _ 矽 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 20S145 A7 B7 五、發明説明(—) 晶圓的横截面画: _3為根據本發明,在第一次CMP步驟之後,圈2矽 晶圆之横截面_ ; 圃4為具有閛極接觸结構之矽晶圆的横截面麵;及 5為根據本發明,在第一次CMP步驟之後,圈4矽 晶圆之横截面画。 發明優费If例詳沭 將舉一譆例說明本發明,此範例開始於一具有满權_ 型之矽晶園,因此其具有上升區和凹陷區,為了要在後 面的製程中保謹矽,且在CMP之後提供一檢測鏞點,一 氮化矽顏在上升的表面區上形成,K產生_1横截面所 示的结構,此稱為氮化物期墊(PAD),另一種方法中刖 (請先閲讀背面之注意事項再填离本頁) 經濟部中央橾準局貝工消費合作社印製 凹的结CM或、為所 充 蓋當之 次同 I 禰 3 有 覆遘示 一相 U 目IB具 Μ 他所 第率 之如 間 ,其面 行埋驟, 之 物或截 進光 Η 步矽 物 化,横 漿打 U 一晶 化 氧IV2 矽之 第多 氧 如覆 _ 晶矽 U 此之 和 ,包生 多晶 ,區 矽 料矽產 之多 Μ 定陷 晶 材晶 Κ 性和 2 決凹 多 。_多· 擇物CM测留 在 層厚一上 理化次量保 何 止之,圆 高氣一度和 任 停厚上晶 有對第高矽 或 光夠之個 具用而階晶 漿 打足料整 物使 ·步多 紳 一 積材在 化,物或去 化 第沉此積 氣者吠 / 移 氧 此,在沉 對或漿及區 二 要次 ,, 用 ,之、升 用 需其區料。使驟反檢上。使 不 陷材構 步相目從示 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) 經濟部中央樣準局員工消費合作社印製 A7 B7 五、發明説明() 分選擇性之漿狀物纽鑛第二次C Μ P步驟之製程,因為氣 化物在二氣化鈽中之打光速率比多晶矽快很多,所以在 打光期間仍用多晶矽覆蓋之凹陷區受到保護,以此種方 式,可以達成平面化。 可以由監視時間及/或m化物襯墊之厚度而檢測停止 點,檢測停止點之另一方法為在不同材料之打光時所産 生的摩擦變化,在此慵形下,為氧化物和《化物打光期 間摩擦之變化,此可藉由監視平台和傳送器之馬逹霣流 的變化而達成,尚有另外一種檢測停止點之方法為監視 和檢測頻率之變化。 除了像前述之淺溝檐隔離例子的前端線應用之外,本 發明之技術邇可擴充至中間和背端線之平面化,匯4為 閘搔接觴(GC)之橫截面圓,該画顯示作為閛極結構之上 升區,在第一次CMP步费[使用膠狀矽漿所産生之結構示於 圖5,接缠之第二次CMP步驟使用二氣化銪或其他高蓮擇 性之漿狀物,因此,本發明之技術可適用於兩種打光型 式,一為採用兩種打光停止層(在上升和凹陷區之上), 另一為只需要一種打光停止層(只在凹陷區之上)。 雖然本發明己用優理的和變化的實例加以說明,但本 行專家将龌認在所附申請專利範園之精神和範園内,本 發明可加以修正而實施。 本紙張尺度逋用中國困家橾準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) -裝. 訂

Claims (1)

  1. 六、申請專利範圍 A8 B8 C8 D8 經濟部中央揉準局負工消費合作社印装 暦該 積 .,第 一光停 法行 法停物 法之吠 塗, 沉;層該 第打光 方進 方光狀 方》 漿 霣區 該度止之 或曆打 之物。之打漿 之介之 介陷 中高停上 二塗二 化狀質化二之 化電快 電凹 其階光區 第霣第 面漿介面第慢 面對較 的和 ., .步打升 該介該 平用霣平對較 平。為 上區II質之二上 蝕霣中If使於«用或 曆用曆 構升 止介構第在 侵該其 塗驟快塗使同 塗使止 结上 停® 结一到及其之, 質步率質驟相 質驟停 層有 光暦曆積直;於留止 介光速介步為 介步光 基具 打 一基沉,止快餘為 電打光 «之質 «之打 圓構 一積於上光為率將出 將之打將光介 將光二 晶结 第沉等層打除速物S.之«之之打電 之打第 路曆:一上或塗曆移之吠曆 項止If項β於 項曆及 霉基為上之於 《止上質漿止。1停止1 止之 1塗一 應該驟加區小介停霣介二停區第光停第停比 第質第 積,步上陷度電光實霣第光陷 打光圈二率 _介於 於法之匾凹厚的打曆該之打凹範二打範第速 範霣之 加方含升該曆成二止 »曆 一該利第二利該光 利該比 胞之包上在質形第停侵止第請専該第專將打 專將率。 將化所該少介所該光用停該保請中中請中之。請中埋行 種面法在至霣在將打使光到層申其其申其IV行申其光進 一本方 的 二 打直止如,,如,止進如 ·打物 A —裝------訂------{·'- ^ m (請先閱讀背面之注意事項再填寫本I) 本紙浪尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 六、申請專利範圍 申其。 如,鈽 5 申其 如 . 6 物種 化一 專, 専將有胞之 請中 _ 中具將化 A8 B8 C8 D8 化 法氧 方二 之為 化物 面狀 平漿 曆之 塗用 質使 介所 ® 光 將打 之暦 項塗 4 質 第介 画霄 範該 利將 法氧 方對 之種 化一 面用 平使 *驟 塗步 質之 介光 «打 將層 之止 項停 5 光 第打 麵二 範第 利該 « 塗 質 介 電 的 上 。 構 行结 進18 铤基 矽圓 晶晶 多路 之電 性 Η 擇檷 選於 高加 該 區 陷 凹 和 區 升 上 有 具 構 结 曆 : 基為 該« .步 法之 方含 包 所 面法 平方 之 ; 憒度 沉高 中階 其步 ,之 質構 介结 電曆 曆基 一 於 積大 沉或 上於 之等 區度 陷厚 凹其 該 , 在曆 少霣 至介 霣 層除 止移 停上 光質 曆打實 止該層 停將止 光物停 打狀光 1 漿打 積之該 沉 Μ 的 上止上 曆停之 塗光區 質打升 介該上 霣蝕在 的侵到 >ά ί·-ι 成 f 形用 所使光 在 打 ^—4— ^^^1 Ϊ1 1^1 mu —^ϋ I 1^^1 I H - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央梂準局貞工消费合作社印製 直及能直留專將二止專該 ,.,用,保請中第停請中 0 塗 0 介 霣 該 將 物 吠 漿二 第 之 霣 介 霣 該 胜 ff 能 用 止使 為 光質 打介 申其 如 · 霣 該 些 1 有 中 其 止 為 面 表 的 坦 。 平區 一 陷 成凹 完該 到在 物 狀 漿二 第 之 質 光申其 打如 , 9 法介中 方霣其 之該 , 化蝕止 面侵為 平能面 曆用表 塗使的 質驟坦 介步平 «之一 將光成 之打完 項η到 7 塗直 第質 匯介 範霣 利該 法止 方停 之光 化拋 面該 平將 »且 塗 , 質區 介檯 霣閛 。 將升 區之上 陷項有 凹 7 具 在第構 留匾结 未範ΙΒ 曆利基 本紙張尺度逋用中國國家標準(CNS ) Α4洗格(210Χ29?公釐) i 申請專利範囷 A8 B8 C8 D8 打 之 層 止 停 光 打 中 其 成 完 物 狀 漿。 用質 使介 驟電 步於 之快 光宰 打速 層光 法 方 之 化 面 平 曆 塗 霣 介 霣 將 之 項 7 第 _ 範 利 專 睛 * 如 靥行 止進 停物 光狀 打漿 對之 。慢 用較 使或 嫌同 步相 光為 打》 暦介 止電 停於 光之 打比 該率 將速 中光 其打 ,之 法 方 之 化 面 平 暦 塗 質 介 電 將 之 項 9 第 園 範 利 専 請 申 如 光 打 於 快 率 速 光 打 用 使 驟 步 之 光。 打行 質進 介物 霣吠 該漿 將之 中跚 其止 ,停 法 方 之 化 面 平 層 塗 質 介 霣 將 之 項 9 第 園 範 利 * 請 如 化 氧 二 為 物 吠 漿 之 用 使 所 光 打 曆 塗 質 介 霣 該 將 中 其 (請先閱讀背面之注意事項再填寫本頁) _裝· 鈽 订 丄 經濟部中央棣準局属工消费合作社印装 本紙張尺度適用中困國家標準(CNS > A4规格(210X297公釐〉
TW085103521A 1995-04-28 1996-03-21 TW293145B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/430,972 US6069081A (en) 1995-04-28 1995-04-28 Two-step chemical mechanical polish surface planarization technique

Publications (1)

Publication Number Publication Date
TW293145B true TW293145B (zh) 1996-12-11

Family

ID=23709888

Family Applications (1)

Application Number Title Priority Date Filing Date
TW085103521A TW293145B (zh) 1995-04-28 1996-03-21

Country Status (5)

Country Link
US (1) US6069081A (zh)
EP (1) EP0744766A3 (zh)
JP (1) JP3213235B2 (zh)
KR (1) KR960037216A (zh)
TW (1) TW293145B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510232B1 (ko) * 1996-02-21 2005-10-27 텍사스 인스트루먼츠 인코포레이티드 반도체장치에서리필층두께의불균일성을줄이는방법
US5972796A (en) * 1996-12-12 1999-10-26 Texas Instruments Incorporated In-situ barc and nitride etch process
US6336845B1 (en) 1997-11-12 2002-01-08 Lam Research Corporation Method and apparatus for polishing semiconductor wafers
US6787471B2 (en) * 1998-08-26 2004-09-07 Renesas Technology Corp. Method of manufacturing a semiconductor device
TW417236B (en) * 1998-09-01 2001-01-01 Mosel Vitelic Inc A global planarization process
KR100560291B1 (ko) * 1998-12-30 2006-06-19 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
US6203404B1 (en) * 1999-06-03 2001-03-20 Micron Technology, Inc. Chemical mechanical polishing methods
US6391792B1 (en) * 2000-05-18 2002-05-21 Taiwan Semiconductor Manufacturing Co., Ltd Multi-step chemical mechanical polish (CMP) planarizing method for forming patterned planarized aperture fill layer
US6593240B1 (en) 2000-06-28 2003-07-15 Infineon Technologies, North America Corp Two step chemical mechanical polishing process
KR100421037B1 (ko) * 2001-03-14 2004-03-03 삼성전자주식회사 반도체소자의 제조방법
US6485355B1 (en) 2001-06-22 2002-11-26 International Business Machines Corporation Method to increase removal rate of oxide using fixed-abrasive
US6723655B2 (en) 2001-06-29 2004-04-20 Hynix Semiconductor Inc. Methods for fabricating a semiconductor device
US6638866B1 (en) * 2001-10-18 2003-10-28 Taiwan Semiconductor Manufacturing Company Chemical-mechanical polishing (CMP) process for shallow trench isolation
US6999668B2 (en) * 2002-01-09 2006-02-14 Matsushita Electric Industrial Co., Ltd. Method for manufacturing optical waveguide device, optical waveguide device, and coherent light source and optical apparatus using the optical waveguide device
US6627510B1 (en) * 2002-03-29 2003-09-30 Sharp Laboratories Of America, Inc. Method of making self-aligned shallow trench isolation
KR100532427B1 (ko) * 2003-03-27 2005-11-30 삼성전자주식회사 강유전체 메모리 소자의 제조 방법
CN100559553C (zh) * 2004-03-17 2009-11-11 中芯国际集成电路制造(上海)有限公司 集成电路器件的化学机械抛光的终点检测方法
JP2006005237A (ja) * 2004-06-18 2006-01-05 Sharp Corp 半導体装置の製造方法
US7125321B2 (en) * 2004-12-17 2006-10-24 Intel Corporation Multi-platen multi-slurry chemical mechanical polishing process
DE102005017372A1 (de) * 2005-04-14 2006-10-19 Degussa Ag Wässrige Ceroxiddispersion
CN111430231A (zh) * 2020-05-21 2020-07-17 中国科学院微电子研究所 一种平坦化方法及半导体器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
US4735679A (en) * 1987-03-30 1988-04-05 International Business Machines Corporation Method of improving silicon-on-insulator uniformity
JP2541214B2 (ja) * 1987-04-02 1996-10-09 ソニー株式会社 半導体装置の製造方法
US5514616A (en) * 1991-08-26 1996-05-07 Lsi Logic Corporation Depositing and densifying glass to planarize layers in semi-conductor devices based on CMOS structures
US5244534A (en) * 1992-01-24 1993-09-14 Micron Technology, Inc. Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs
US5334281A (en) * 1992-04-30 1994-08-02 International Business Machines Corporation Method of forming thin silicon mesas having uniform thickness
US5445996A (en) * 1992-05-26 1995-08-29 Kabushiki Kaisha Toshiba Method for planarizing a semiconductor device having a amorphous layer
JP2914860B2 (ja) * 1992-10-20 1999-07-05 株式会社東芝 半導体装置とその製造方法および研磨方法ならびに研磨装置および研磨装置の研磨面の再生方法
JPH07111962B2 (ja) * 1992-11-27 1995-11-29 日本電気株式会社 選択平坦化ポリッシング方法
US5356513A (en) * 1993-04-22 1994-10-18 International Business Machines Corporation Polishstop planarization method and structure
US5362669A (en) * 1993-06-24 1994-11-08 Northern Telecom Limited Method of making integrated circuits
US5395801A (en) * 1993-09-29 1995-03-07 Micron Semiconductor, Inc. Chemical-mechanical polishing processes of planarizing insulating layers
US5340370A (en) * 1993-11-03 1994-08-23 Intel Corporation Slurries for chemical mechanical polishing
US5385866A (en) * 1994-06-22 1995-01-31 International Business Machines Corporation Polish planarizing using oxidized boron nitride as a polish stop
US5459096A (en) * 1994-07-05 1995-10-17 Motorola Inc. Process for fabricating a semiconductor device using dual planarization layers
US5483568A (en) * 1994-11-03 1996-01-09 Kabushiki Kaisha Toshiba Pad condition and polishing rate monitor using fluorescence

Also Published As

Publication number Publication date
JP3213235B2 (ja) 2001-10-02
EP0744766A3 (en) 1996-12-27
KR960037216A (ko) 1996-11-19
EP0744766A2 (en) 1996-11-27
US6069081A (en) 2000-05-30
JPH0997774A (ja) 1997-04-08

Similar Documents

Publication Publication Date Title
TW293145B (zh)
EerNisse Stress in thermal SiO2 during growth
TW484199B (en) Fabrication of trench capacitors using disposable hard mask
KR100360468B1 (ko) 강유전성박막제조방법및이를적용한캐패시터및그제조방법
JP2001015460A5 (zh)
US9111773B2 (en) Forming three dimensional isolation structures
TW200540924A (en) Method for end point detection of polysilicon chemical mechanical polishing in an anti-fuse memory device
JPH07249626A (ja) 半導体装置の製造方法
TW379409B (en) Manufacturing method of shallow trench isolation structure
JP6652651B2 (ja) その場モニタリング構造、及び半導体処理での使用方法
TW201041060A (en) A test method on the support substrate of a substrate of the "semiconductor on insulator" type
TW569367B (en) Method for planarization etch with in-situ monitoring by interferometry prior to recess etch
US5696020A (en) Method for fabricating semiconductor device isolation region using a trench mask
TW445577B (en) Manufacturing method of shallow trench isolation structure for avoiding the generation of microscratch on the surface of shallow trench isolation structure
US6140206A (en) Method to form shallow trench isolation structures
TW452852B (en) Method of improving the degree of flatness of resist layer
JP3161425B2 (ja) Stiの形成方法
JP2629141B2 (ja) 半導体装置の素子の隔離方法
JP2003133412A (ja) 銅に対する誘電体層の接着改良方法
TW405202B (en) Method for manufacturing the shallow trench isolation
Zelenak Chemical Mechanical Pad Characterization Using Shallow Trench Isolation Structures
TW200415699A (en) Method of improving uniformity of photoresist layer
TW393724B (en) A manufacturing method of shallow trench isolation
JP2003273051A (ja) 半導体装置の製造方法
KR100781870B1 (ko) 반도체 소자의 격리막 형성 방법