JP3477484B2

JP3477484B2 - 半導体装置の製造方法

Info

Publication number: JP3477484B2
Application number: JP07001697A
Authority: JP
Inventors: 徳彦玉置
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1997-03-24
Filing date: 1997-03-24
Publication date: 2003-12-10
Anticipated expiration: 2017-03-24
Also published as: JPH10270444A

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は半導体装置の製造方
法に係り、特に近年幅広く使用されつつあるＣＭＰ（Ch
emical Mechanical Polishing：化学機械研磨）処理を
含む研磨技術を用いた平坦化プロセスに関するものであ
る。

【０００２】

【従来の技術】近年、半導体装置の製造方法において
は、微細化の進展に伴い、リソグラフィーの光源の短波
長化が進んで焦点深度がますます浅くなってきている。
また、集積化の進展に伴い、半導体基板上に層間絶縁膜
を形成することで多層配線構成を形成することが行われ
ている。このような状況のなかで、半導体基板（特に層
間絶縁膜）に施す平坦化工程においてはその精度の要求
が厳しいものとなりつつある。

【０００３】このような平坦化の精度要求に応えるべ
く、半導体基板との間に化学研磨剤を介装した研磨パッ
ドで半導体基板を研磨して平坦化するＣＭＰ処理が幅広
く採用されている。しかしながら、ＣＭＰ処理にも、研
磨にパターン依存性があり、半導体基板（層間絶縁膜）
表面に幅の広い凹部が形成されている状態では、研磨に
よる凹部の掘り下がりの程度が他の部分の掘り下がりの
程度より甚だしくなり、このような研磨のバラツキが平
坦化精度を向上させる上での障害になるという不都合が
あった。

【０００４】そこで、このような不都合を解消すべく、
従来から、半導体基板（層間絶縁膜）に研磨時の研磨抑
制膜を形成したうえで、ＣＭＰ処理を施すことが行われ
ている（例えば、特開平７−２４９６２６号）。以下、
図３を参照して説明する。

【０００５】まず、図３（ａ）に示すように、ｐ型シリ
コン基板からなる基板５０の上に膜厚１μｍのシリコン
酸化膜５１と、膜厚４００ｎｍの金属配線５２と、膜厚
１．４μｍのシリコン酸化膜からなる層間絶縁膜５３と
を順次形成する。このようにして形成した層間絶縁膜５
３の表面には、下層の金属配線５２の有無により凸部５
３ａと凹部５３ｂが形成されている。

【０００６】さらに、層間絶縁膜５３上に研磨抑制膜５
４をＣＶＤ法等の手法により形成する。研磨抑制膜５４
は層間絶縁膜５３よりＣＭＰ処理における耐研磨性の高
い膜を形成する。

【０００７】研磨抑制膜５４を形成したのち、図３
（ｂ）に示すように、ネガ型の感光性樹脂層５５を研磨
抑制膜５４上に形成する。さらに、図３（ｃ）に示すよ
うに、ネガ型の感光性樹脂膜５５上に遮光マスク５６を
配置したうえで、遮光マスク５６越しに紫外線等の所定
の光線を基板５０に照射する。さらに、図３（ｄ）に示
すように、所定の現像液を用いて現像することで感光性
樹脂層５５を硬化させるとともに未現像部分を除去する
ことで感光性樹脂層５５に開口部５７を形成する。開口
部５７は層間絶縁膜５３の凸部５３ａに位置合わせした
状態で形成する。

【０００８】感光性樹脂層５５に開口部５７を形成した
のち、図３（ｅ）に示すように、基板５０にウェットエ
ッチング処理を施すことで、開口部５７の底部に露出す
る研磨抑制膜５４を選択的に取り除く。これにより研磨
抑制膜５４は、層間絶縁膜５３の凸部５３ａ上に位置す
る膜領域が除去されて、凹部５３ｂ上の位置する膜領域
だけが残存することになる。研磨抑制膜５４のエッチン
グが終了すると剥離液を用いて感光性樹脂層５５を基板
５０から除去する。

【０００９】そして、このようにして、凹部５３ｂ上の
みに研磨抑制膜５４を残存させた状態で、基板５０に対
してＣＭＰ処理を施すことで、図３（ｆ）に示すよう
に、層間絶縁膜５３を平坦化する。このとき、凹部５３
ｂに研磨抑制膜５４を残存させた状態でＣＭＰを行うの
で、凹部５３ｂの掘り下がりが抑制される結果、凹部５
３ｂの掘り下がりの程度と他の部分の掘り下がりの程度
が均一化して、面内バラツキのない平坦化を行うことが
できる。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うにして平坦化の面内バラツキを減少させた従来の方法
においては、製造コストが嵩むうえに、平坦化の面内バ
ラツキを十分に抑制することが困難であるという課題が
あった。以下、説明する。

【００１１】上述した従来の方法では、凸部５３ａ上の
研磨抑制膜５４を選択的に除去するために、基板５０に
対して、フォトリソグラフィ工程およびウェットエッチ
ング工程を施す必要がある。しかしながら、これらの工
程は非常に手間のかかる処理工程であり、これらの処理
工程を施さなければならない分、半導体装置の製造コス
トを上昇させていた。

【００１２】また、上述した従来の方法では、研磨抑制
膜５４によって研磨具合を調整する構成上、凹部５３ｂ
上に残存させる研磨抑制膜５４のアライメント精度が平
坦化の精度に強く影響する。しかしながら、従来では、
フォトリソグラフィ処理により研磨抑制膜５４のアライ
メントを行っており、このようなフォトリソグラフィ処
理では、遮光マスク５６の位置合わせ精度の善し悪しが
アライメント精度を左右する構成上、平坦化精度が十分
得られる程度に、アライメント精度を向上させることが
容易ではなかった。このような理由により、従来の方法
では、平坦化の面内バラツキを十分に抑制することが困
難となっていた。

【００１３】

【課題を解決するための手段】本発明においては、表面
に凹凸形状を有する基板上に被覆層を形成する被覆層形
成工程と、前記被覆層上に、この被覆層より耐研磨性を
有する研磨抑制膜を形成する研磨抑制膜形成工程と、前
記研磨抑制膜の全膜領域のうち、前記凹凸形状に応じて
前記被覆層表面に形成された凸部を覆う膜領域を、選択
的に除去する研磨抑制膜除去工程と、前記被覆層を研磨
して平坦化させる平坦化工程とを含んだ半導体装置の製
造方法であって、前記研磨抑制膜除去工程を研磨抑制膜
を研磨することで行うとともに、凸部形状に対する研磨
速度をＰＳ₁とし、凹部形状に対する研磨速度をＰＳ₂と
した場合に、前記平坦化工程の研磨速度比（ＰＳ₁／Ｐ
Ｓ₂）より前記研磨抑制膜除去工程の研磨速度比（ＰＳ₁
／ＰＳ₂）を高くすることに特徴を有しており、これに
より上述した課題を解決している。

【００１４】

【発明の実施の形態】本発明の請求項１に記載の発明
は、表面に凹凸形状が形成された基板上に被覆層を形成
する被覆層形成工程と、前記被覆層上に、この被覆層よ
り耐研磨性を有する研磨抑制膜を形成する研磨抑制膜形
成工程と、前記研磨抑制膜の全膜領域のうち、前記凹凸
形状に応じて前記被覆層表面に形成された凸部を覆う膜
領域を、選択的に除去する研磨抑制膜除去工程と、前記
被覆層を研磨して平坦化させる平坦化工程とを含んだ半
導体装置の製造方法であって、前記研磨抑制膜除去工程
を研磨抑制膜を研磨することで行うとともに、凸部形状
に対する研磨速度をＰＳ₁とし、凹部形状に対する研磨
速度をＰＳ₂とした場合に、前記平坦化工程における研
磨パッドの回転数より前記研磨抑制膜除去工程における
研磨パッドの回転数を高くすることで、前記平坦化工程
の研磨速度比（ＰＳ₁／ＰＳ₂）より前記研磨抑制膜除去
工程の研磨速度比（ＰＳ₁／ＰＳ₂）を高くしており、こ
れにより次のような作用を有する。すなわち、平坦化工
程の研磨速度比（ＰＳ₁／ＰＳ₂）より研磨抑制膜除去工
程の研磨速度比（ＰＳ₁／ＰＳ₂）を高くした研磨処理に
より研磨抑制膜を除去するので、被覆層表面に形成され
た凸部を覆う膜領域を、選択的除去することができる。
しかも、このような研磨抑制膜の選択的除去処理は、被
覆層に形成された凸部を用いて自己整合的に行えるた
め、研磨抑制膜の選択的除去の精度が高いものとなる。
さらには、研磨抑制膜の選択的除去工程を、研磨処理と
いう比較的簡単な工程で行うので、その作業に手間がか
からなくなる。

【００１５】本発明の請求項２に記載の発明は、請求項
１に係る半導体装置の製造方法において、前記平坦化工
程に用いる研磨パッドの硬度より前記研磨抑制膜除去工
程に用いる研磨パッドの硬度を高くすることで、前記平
坦化工程の研磨速度比（ＰＳ₁／ＰＳ₂）より前記研磨抑
制膜除去工程の研磨速度比（ＰＳ₁／ＰＳ₂）をさらに高
くしており、これにより次のような作用を有する。すな
わち、平坦化工程における研磨パッドの硬度より研磨抑
制膜除去工程における研磨パッドの硬度を高くするだけ
で、研磨速度比（ＰＳ₁／ＰＳ₂）を調整できるので、研
磨抑制膜除去工程の作業がさらに手間のかからないもの
となる。

【００１６】

【００１７】本発明の請求項３に記載の発明は、請求項
１または２に係る半導体装置の製造方法において、前記
研磨抑制膜として前記被覆層の表面改質層を用いること
に特徴を有しており、これにより次のような作用を有す
る。すなわち、被覆層の表面改質層という比較的簡単に
形成できる膜から研磨抑制膜を構成するので、全体の工
程がさらに手間のかからないものとなる。

【００１８】本発明の請求項４に記載の発明は、請求項
１または２に係る半導体装置の製造方法において、前記
研磨抑制膜としてＣＶＤ膜を用いることに特徴を有して
おり、次のような作用を有する。すなわち、ＣＶＤ膜と
いう比較的簡単に形成できる膜から研磨抑制膜を構成す
るので、全体の工程がさらに手間のかからないものとな
る。

【００１９】以下、本発明の実施の形態を図を参照して
説明する。

【００２０】第１の実施の形態図１は本発明の第１の実施の形態における平坦化方法を
用いた層間絶縁膜の平坦化プロセスの各工程を示す断面
図である。

【００２１】まず、図１（ａ）に示すように、ｐ型シリ
コン基板からなる基板１の上に膜厚１μｍのシリコン酸
化膜２と、膜厚４００ｎｍのアルミニウム合金膜で構成
された金属配線３と、膜厚１．４μｍのシリコン酸化膜
からなる層間絶縁膜４とを順次形成する。このようにし
て形成した層間絶縁膜４の表面には、下層の金属配線３
の有無により凸部４ａと凹部４ｂとが形成されている。
なお、本実施の形態では、層間絶縁膜４から被覆層が構
成されている。

【００２２】さらに、図１（ｂ）に示すように、層間絶
縁膜４上の全面に研磨抑制膜５をプラズマＣＶＤ法等の
手法により形成する。研磨抑制膜５としてはＣＭＰ処理
における耐研磨性が層間絶縁膜４より高い膜を形成す
る。ここでは、ＣＶＤ法により層間絶縁膜４上に形成で
きる膜厚１００ｎｍのシリコン窒化膜を研磨抑制膜５と
して形成する。

【００２３】次に、図１（ｃ）に示すように、研磨パッ
ド６Ａを用いたＣＭＰ処理によって、まず、凸部４ａ上
の研磨抑制膜５の膜領域を選択的に除去する。このとき
の処理条件を次に記す。なお、処理条件に記載されたス
ラリーと研磨液とは、研磨パッド６Ａと基板１との間に
介装されるものである。また、研磨処理時間は、研磨抑
制膜５の膜厚（１００ｎｍ）に応じて適宜設定される。

【００２４】処理条件スラリー：シリカ粒（２０ｎｍ径）研磨液：ＫＯＨ水溶液研磨パッド６Ａの硬度：ヤング率３００ＭＰａ研磨パッド６Ａの回転数：１００ｒｐｍ研磨圧力：５００ｇ／ｃｍ² この処理条件で特徴となるのは、通常のＣＭＰ処理より
も硬度の高い研磨パッド６Ａを用いている点と、研磨パ
ッド６Ａを通常のＣＭＰ処理よりも高い回転数で回転さ
せている点とである。すなわち、通常のＣＭＰ処理では
ヤング率１００ＭＰａ程度の研磨パッドを用いるのに対
して、ここではヤング率３００ＭＰａの研磨パッド６Ａ
を用いている。また、通常のＣＭＰ処理では、５０ｒｐ
ｍ程度の回転数で処理しているのに対して、ここでは１
００ｒｐｍの回転数で処理している。

【００２５】硬度の高い研磨パッドでのＣＭＰ処理で
は、凸部形状に対する研磨速度をＰＳ₁とし、凹部形状
に対する研磨速度をＰＳ₂とした場合に、これらの間の
研磨速度比（ＰＳ₁／ＰＳ₂）が高くなり、凸部形成と凹
部形成とが並在しておれば、凸部形成を選択的に研磨す
るという特徴がある。同様に、高い回転数を与えた研磨
パッドでのＣＭＰ処理でも前記研磨速度比（ＰＳ₁／Ｐ
Ｓ₂）が高くなり、凸部形成と凹部形成とが並在してお
れば、凸部形成を選択的に研磨するという特徴がある。
つまり、研磨パッドの硬度を高くしたり、研磨パッドの
回転数を高くすれば、研磨パッドによる研磨が機械的研
磨に近づき、これによって凸部形成を選択的に研磨する
ことが可能となる。そこで、本実施の形態では、通常の
ＣＭＰ処理よりも硬度の高い研磨パッド６Ａを通常のＣ
ＭＰ処理よりも高い回転数（１００ｒｐｍ）で回転させ
て基板１をＣＭＰ処理することで、研磨速度比（ＰＳ₁
／ＰＳ₂）を高くしている。

【００２６】このようなＣＭＰ処理を行うと、凸部４ａ
上の研磨抑制膜５の膜領域が選択的に除去され凹部４ｂ
上の研磨抑制膜５の膜領域だけが残存することになる。

【００２７】また、このような研磨抑制膜５の選択的除
去作業を、研磨パッドの硬度および回転数以外は、次に
説明する平坦化工程（ＣＭＰ工程）とほとんど同一のＣ
ＭＰ工程により行うので、工程の手間をあまりかけるこ
とになく行え、製造コストに対する影響は小さい。

【００２８】ところで、上記した研磨条件で研磨処理す
れば、基板１全体としての研磨均一性は多少劣化するこ
とになるが、極薄い膜厚（１００ｎｍ）を有する研磨抑
制膜５を除去するだけに行う研磨処理であるので、この
ような研磨処理によって層間絶縁膜４の平坦化に悪影響
を及ぼすことはない。

【００２９】次に、図１（ｄ）に示すように、研磨パッ
ド６Ｂを用いた一般的なＣＭＰ処理によって、層間絶縁
膜４を研磨して平坦化する。このときの処理条件を次に
記す。なお、研磨処理時間は、層間絶縁膜４の膜厚
（１．４μｍ）等に応じて適宜設定される。

【００３０】処理条件スラリー：シリカ粒（２０ｎｍ径）研磨液：ＫＯＨ水溶液研磨パッド６Ｂの硬度：ヤング率１００ＭＰａ研磨パッド６Ｂの回転数：５０ｒｐｍ研磨圧力：５００ｇ／ｃｍ² 上記した処理条件で行う一般的なＣＭＰ処理では、基板
１全体としての研磨均一性が高く、凸部４ａにも凹部４
ｂにも均等に研磨パッド６Ｂから研磨圧がかかることに
なる。しかしながら、凹部４ｂには研磨抑制膜（シリコ
ン窒化膜）５が残存しており、この研磨抑制膜５は層間
絶縁膜（シリコン酸化膜）４より研磨速度が遅い、すな
わち、研磨抑制膜５の方が層間絶縁膜４よりＣＭＰ処理
における耐研磨性を有している。そのため、凹部４ｂは
研磨抑制膜５によって被覆されることで、その下の層間
絶縁膜４がＣＭＰ処理によって他の部分に比べて過度に
掘り下げられるといったことは起きない。したがって、
層間絶縁膜４を、その表面にある凹凸形状（金属配線３
の有無）に影響されることなく均等に研磨することがで
き、精度の高い平坦化を行える。

【００３１】しかも、凸部４ａ上の研磨抑制膜５の膜領
域の除去を、前述したように研磨という自己整合的に行
える処理によって行っているので、その除去精度は高く
なり、それに伴って、層間絶縁膜４の平坦化の精度はさ
らに高いものとなる。

【００３２】なお、上述した実施の形態では、平坦化す
る層間絶縁膜４としてはシリコン酸化膜を形成した場合
を説明したが、層間絶縁膜として有機膜等の他の絶縁物
を形成した場合においても本発明は同様の効果を奏する
ことができる。更に、上述した実施の形態では、研磨抑
制膜５としてはプラズマＣＶＤ法により形成したシリコ
ン窒化膜を用いたが、酸化膜といった層間絶縁膜４の表
面改質層を用いることもできる。要は、研磨抑制膜５と
して、ＣＭＰ処理における耐研磨姓が層間絶縁膜４より
高い膜材を選定すればよい。

【００３３】第２の実施の形態図２は本発明の第２の実施の形態における平坦化方法を
用いた埋め込み銅配線形成プロセスの工程断面図を示す
ものである。

【００３４】まず、図２（ａ）に示すように、ｐ型シリ
コン基板からなる基板１０の上に、膜厚１．２μｍのシ
リコン酸化膜からなる層間絶縁膜１１をプラズマＣＶＤ
法によって形成する。そして、層間絶縁膜１１の表面に
深さ４００ｎｍの配線パターン用の溝１２をリソグラフ
ィ法等により形成する。配線パターン用の溝１２の幅は
０．３〜２μｍの範囲にする。

【００３５】次に、層間絶縁膜１１上に膜厚５０ｎｍの
窒化チタンからなるバリアメタル膜１３をスパッタ法に
より形成する。さらに、バリアメタル膜１３上に膜厚３
５０ｎｍの銅からなる配線材１４をスパッタ法により形
成する。配線材１４を形成したのち、基板１０に対して
４２０℃の熱処理を施すことで配線材１４を溝１２内に
流し込む。

【００３６】このようにして、溝１２に配線材１４を流
し込むと、幅０．５μｍ以下の狭い溝１２上では配線材
１４の表面は平坦となるが、幅２μｍ以上の広い溝１２
の上部の配線材１４表面では溝１２の形状を転写してし
まい、配線材１４全体としてはその表面に凸部１４ａと
凹部１４ｂとが形成されることになる。なお、本実施の
形態では、配線材１４から被覆層が構成されている。

【００３７】次に、図２（ｂ）に示すように、膜厚２０
０ｎｍのシリコン窒化膜からなる研磨抑制膜１５を配線
材１４表面の全面にプラズマＣＶＤ法により形成する。

【００３８】次に、図２（ｃ）に示すように、研磨パッ
ド１６Ａを用いたＣＭＰ処理によって、まず、凸部１４
ａ上の研磨抑制膜１５の膜領域を選択的に除去する。こ
のときの処理条件を次に記す。なお、研磨処理時間は、
研磨抑制膜１５の膜厚（２００ｎｍ）に応じて適宜設定
される。

【００３９】処理条件スラリー：シリカ粒（２０ｎｍ径）研磨液：ＫＯＨ水溶液研磨パッド１６Ａの硬度：ヤング率３００ＭＰａ研磨パッド１６Ａの回転数：１００ｒｐｍ研磨圧力：５００ｇ／ｃｍ² この処理条件で特徴となるのは、通常のＣＭＰ処理より
も硬度の高い研磨パッド１６Ａを用いている点と、研磨
パッド１６Ａを通常のＣＭＰ処理よりも高い回転数で回
転させている点とである。すなわち、通常のＣＭＰ処理
ではヤング率１００ＭＰａ程度の研磨パッドを用いるの
に対して、ここではヤング率３００ＭＰａの研磨パッド
１６Ａを用いている。また、通常のＣＭＰ処理では、５
０ｒｐｍ程度の回転数で処理しているのに対して、ここ
では１００ｒｐｍの回転数で処理している。硬度の高い
研磨パッド１６Ａを回転数高く回転させて研磨する理由
は第１の実施の形態で説明した理由と同様であるので、
ここでは省略する。

【００４０】以上のような研磨処理を行うと、凸部１４
ａ上の研磨抑制膜１５の膜領域が選択的に除去され凹部
１４ｂ上の研磨抑制膜１５の膜領域だけが残存すること
になる。

【００４１】次に、図２（ｄ）に示すように、研磨パッ
ド１６Ｂを用いた一般的なＣＭＰ処理によって、配線材
１４を研磨して平坦化する。このときの処理条件を次に
記す。なお、研磨処理時間は、配線材１４の膜厚（３５
０ｎｍ）等に応じて適宜設定される。

【００４２】処理条件スラリー：アルミナ粒（２００ｎｍ径）研磨液：過酸化水素水研磨パッド１６Ｂの硬度：ヤング率１００ＭＰａ研磨パッド１６Ｂの回転数：５０ｒｐｍ研磨圧力：５００ｇ／ｃｍ² 上記した処理条件で行う一般的なＣＭＰ処理では、基板
１０全体としての研磨均一性が高く、凸部１４ａにも凹
部１４ｂにも均等に研磨パッド1６Ｂから研磨圧がかか
ることになる。しかしながら、凹部１４ｂには研磨抑制
膜（シリコン窒化膜）１５が残存しており、この研磨抑
制膜１５は配線材（銅）１４より研磨速度が遅い、すな
わち、研磨抑制膜１５の方が配線材１４よりＣＭＰ処理
における耐研磨性を有している。そのため、凹部１４ｂ
は研磨抑制膜１５によって被覆されることで、その下の
配線材１４がＣＭＰ処理によって他の部分に比べて過度
に掘り下げられるといったことは起きない。したがっ
て、配線材１４を、その表面にある凹凸形状（溝１２の
有無）に影響されることなく均等に研磨することでで
き、精度の高い平坦化を行える。しかも、凸部１４ａ上
の研磨抑制膜１５の膜領域の除去を、前述したように研
磨という自己整合的に行える処理によって行っているの
で、その除去精度は高くなり、それに伴って、配線材１
４の平坦化の精度もさらに高いものとなる。

【００４３】以上のようにして配線材１４を層間絶縁膜
１１の表面が露出するまで研磨していくことで、溝１２
の内部のみ配線材１４が残存する高さ位置（レベル）ま
で、配設材１４を平坦化する。

【００４４】なお、本実施の形態では、平坦化する配線
材１４として銅を、ストッパー層としてはプラズマＣＶ
Ｄ法で形成したシリコン窒化膜を用いたが、シリコン窒
化膜の代りにシリコン酸化膜等の他の絶縁物を用いるこ
ともできる。更に、配線材１４としてアルミニウムを用
い、研磨抑制膜１５としてはアルミ表面の酸化により形
成した表面改質膜であるアルミナ層を用いることも可能
である。要は、研磨抑制膜１５として、ＣＭＰ処理にお
ける耐研磨姓が配線材１４より高い膜材を選定すればよ
い。

【００４５】さらには、上述した各実施の形態では、研
磨パッドの硬度および回転数の両方を変えることで、前
述した研磨速度比（ＰＳ₁／ＰＳ₂）を調整していたが、
研磨パッドの硬度だけを変えることで研磨速度比（ＰＳ
₁／ＰＳ₂）を調整してもよいし、研磨パッドの回転数だ
けを変えることで研磨速度比（ＰＳ₁／ＰＳ₂）を調整し
てもよい。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
凸部上に位置する研磨抑制膜の膜領域を自己整合的に除
去できるので、その分、平坦化の面内ばらつきがなくな
って平坦化精度が高まる。

【００４７】また、本発明は平坦化と同様の研磨処理を
平坦化処理の前処理として追加するだけでよいので、製
造コストに対する影響も最小限となる。そのため、この
ような高精度の平坦化処理を安価に提供することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体装
置の製造方法の各工程を示す断面図である。

【図２】本発明の第２の実施の形態における半導体装
置の製造方法のの各工程を示す断面である。

【図３】従来例の半導体装置の製造方法の各工程を示す
断面図である。１基板３金属配線４
層間絶縁膜４ａ凸部４ｂ凹部５
研磨抑制膜６Ａ研磨パッド６Ｂ研磨パッド１０基板１１層間絶縁膜１
２溝１４配線材１４ａ凸部１
４ｂ凹部１５研磨抑制膜１６Ａ研磨パッド１
６Ｂ研磨パッド

Claims

(57)【特許請求の範囲】

【請求項１】表面に凹凸形状が形成された基板上に被
覆層を形成する被覆層形成工程と、前記被覆層上に、この被覆層より耐研磨性を有する研磨
抑制膜を形成する研磨抑制膜形成工程と、前記研磨抑制膜の全膜領域のうち、前記凹凸形状に応じ
て前記被覆層表面に形成された凸部を覆う膜領域を、選
択的に除去する研磨抑制膜除去工程と、前記被覆層を研磨して平坦化させる平坦化工程とを含ん
だ半導体装置の製造方法であって、前記研磨抑制膜除去工程を研磨抑制膜を研磨することで
行うとともに、凸部形状に対する研磨速度をＰＳ₁と
し、凹部形状に対する研磨速度をＰＳ₂とした場合に、
前記平坦化工程における研磨パッドの回転数より前記研
磨抑制膜除去工程における研磨パッドの回転数を高くす
ることで、前記平坦化工程の研磨速度比（ＰＳ₁／Ｐ
Ｓ₂）より前記研磨抑制膜除去工程の研磨速度比（ＰＳ₁
／ＰＳ₂）を高くすることを特徴とする半導体装置の製
造方法。
【請求項２】請求項１記載の半導体装置の製造方法で
あって、前記平坦化工程に用いる研磨パッドの硬度より前記研磨
抑制膜除去工程に用いる研磨パッドの硬度を高くするこ
とで、前記平坦化工程の研磨速度比（ＰＳ₁／ＰＳ₂）よ
り前記研磨抑制膜除去工程の研磨速度比（ＰＳ₁／Ｐ
Ｓ₂）をさらに高くすることを特徴とする半導体装置の
製造方法。
【請求項３】請求項１または２記載の半導体装置の製
造方法であって、前記研磨抑制膜として前記被覆層の表面改質層を用いる
ことを特徴とする半導体装置の製造方法。
【請求項４】請求項１または２記載の半導体装置の製
造方法であって、前記研磨抑制膜としてＣＶＤ膜を用い
ることを特徴とする半導体装置の製造方法。