KR0166204B1 - 반도체소자의 콘택부 형성방법 - Google Patents

반도체소자의 콘택부 형성방법 Download PDF

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Abstract

고집적 반도체소자의 콘택부의 형성방법을 개시하고 있다.
본 발명의 방법은 임의의 전도층 패턴이 형성된 반도체기판의 전면에 절연층을 증착한 후 에칭하여 콘택형성예정영역의 반도체기판을 노출시키는 공정, 노출된 반도체기판을 포함한 전면에 콘택형성을 위한 매개물질층을 증착한 후 콘택형성예정영역 외의 부분에서 매개물질층을 제거하여 콘택형성예정영역에 매개물질 패턴을 형성하는 공정, 매개물질 패턴을 포함하는 반도체기판의 전면에 층간 절연막을 형성하는 공정, 형성된 층간 절연막의 상부를 제거하여 매개물질 패턴을 노출시키는 공정 및 노출된 매개물질 패턴을 제거하는 공정을 구비하여 이루어진 것을 특징으로 한다.
따라서 마이크로 로딩 효과에 의해 에칭이 진행되지 않아서 제거될 부분이 완전히 제거되지 않기 때문에 공정 완료후 반도체소자에서 전기적 접속이 이루어지지 않는 현상을 방지하는 효과를 가진다.

Description

반도체소자의 콘택부 형성방법
제1a도 내지 제1e도는 종래의 기술에 의한 콘택부의 형성과정을 나타내는 공정순서도이다.
제2a도 내지 제2e도는 본 발명의 일 실시예에 의한 콘택부의 형성과정을 나타내는 공정순서도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 전도층 12 : 제1절연막
13 : 제2절연막 14 : 포토 레지스트(photo resist)
15 : 층간 절연막 21 : 매개물질 패턴
21' : 베이크(bake)처리된 매개물질 패턴
본 발명은 반도체소자의 콘택부 형성방법에 관한 것으로서, 더욱 상세하게는 고집적 반도체소자의 콘택 형성시 에칭(etching)공정에서 발생되는 마이크로 로딩 효과(micro loading effect)의 문제점을 줄이거나 없앨 수 있는 방법에 관한 것이다.
전기적 작동을 위한 특정 패턴의 전도막질이 층간 절연막을 사이에 두고 있는 반도체 소자에 있어서 전도막들의 필요한 부분을 연결시키기 위한 콘택부의 형성공정이 필요하다. 한편 반도체소자들은 보다 미세한 방향으로 발전되고 있으므로 콘택의 크기도 보다 작아질 것이 요구되고 있다.
종래의 일반적 반도체소자 제조공정에 있어서 콘택부는 에칭공정에 의해 형성되고 있으며 제1a도 내지 제1e도는 종래의 에칭공정에 의한 콘택부 형성방법의 공정순서를 나타내고 있다
제1a도는 반도체기판상에 부분적으로 반도체소자의 워드 라인(word line)이 폴리싸이드나 폴리실리콘 등의 전도층(11)에 의해 임의의 패턴으로 형성되고, 절연을 위한 제1절연막(12), 미세패턴을 위하여 측벽 스페이서로 사용되는 제2절연막(13)이 형성된 후 그 위로 반도체기판 전체에 층간 절연막(15)이 형성된 상태를 나타낸다. 제1b도는 중간 절연막(15) 위에 전체적으로 포토 레지스트(14)가 도포된 상태를 나타낸다. 제1c도는 포토 레지스트(14)가 콘택부의 패턴에 따라 부분적으로 노광되고, 노광된 부분의 포토 레지스트가 스트리핑(stripping)에 의해 제거된 상태를 나타낸다. 제1d도는 포토 레지스트가 제거된 부분에 드러난 층간 절연막(15)이 에칭공정에 의해 제거되어 콘택부의 반도체기판의 노출된 형태를 나타내고 있다. 제1e도는 층간 절연막 위에 남아있던 포토 레지스트(14)가 제거된 상태를 나타내며 차후 반도체기판의 전면에 도전층 예를 들면 금속박막이 스퍼터링(sputtering)등의 방법으로 부분적으로 제거되어 층간 절연막의 상하층은 콘택을 통해 전기적으로 접속되게 된다.
그러나 종래의 콘택부 형성방법에 의하면 콘택부를 형성하는 에칭공정에서 마이크로 로딩 효과와 노광공정에서의 빛의 산란으로 인하여 미세 패턴의 콘택을 형성하는데 어려움이 있다. 마이크로 로딩 효과란, 반도체소자가 미세 패턴을 이룰수록 패턴을 이루는 선의 밀도가 커져서 에칭 등의 가공공정에서 선의 밀도가 큰 부분은 에칭면적이 증가되고 국지적으로 에천트(etchant) 등의 반응물질의 농도가 낮아져 공정의 속도가 떨어지는 현상을 말한다. 마이크로 로딩 효과는 에칭되는 대상에 따라 또한 에칭방법에 따라 그 정도에 차이가 있다. 마이크로 로딩 효과에 의해 공정속도가 저하될 경우 공정속도의 저하를 보충하기 위해 공정시간을 길게하면 반도체기판의 다른 부분에 천공현상이 있을 수 있고 공정시간을 짧게 할 경우 제거가 필요한 부분이 완전히 제거되지 않는 문제점이 있게 된다.
본 발명은 에칭에 의한 고집적 반도체소자의 콘택부 형성시 발생하는 이러한 문제점을 제거하거나 경감할 수 있는 콘택부 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 방법은 임의의 전도층 패턴이 형성된 반도체기판의 전면에 절연층을 증착한 후 콘택형성예정영역의 반도체기판을 노출시키는 공정, 노출된 반도체기판을 포함한 전면에 콘택 형성을 위한 매개물질층을 증착한 후 콘택형성예정영역 외의 부분에서 매개물질층을 제거하여 콘택형성예정영역에 매개물질 패턴을 형성하는 공정, 매개물질 패턴을 포함하는 반도체기판의 전면에 층간 절연막을 형성하는 공정, 형성된 층간 절연막의 상부를 반도체기판 전면에 걸쳐 제거하여 매개물질 패턴을 노출시키는 공정 및 노출된 매개물질 패턴을 제거하는 공정을 구비하여 이루어진 것을 특징으로 한다.
이때 매개물질이란 에칭에 의해 층간 절연막을 제거하는 종래의 공정에 비해 용이하게 제거될 수 있는 방법을 갖는 물질로 에칭을 사용해도 마이크로 로딩 효과가 작은 물질이나 에칭이외의 방법으로 제거될 수 있는 물질을 지칭한다. 보다 구체적으로는 포토 레지스트나 에쉬기술(ashing)로 제거하기 쉬운 유기물을 예시할 수 있다.
또한 콘택부를 채우고 있는 매개물질이 노출될 때까지 그 위에 형성된 층간 절연막을 제거하는 방법은 반도체기판 전면에 걸쳐서 층간 절연막을 제거하는 에칭 백하거나 CMP(chemical mechanical polishing)를 적용하는 외에 콘택부 윗 부분의 층간 절연막을 부분적으로 제거하는 방법도 사용할 수 있다.
이하 도면을 참조하면서 본 발명의 일 실시예를 상세히 설명하기로 한다.
제2a도는 반도체기판상에 부분적으로 반도체소자의 워드 라인이 폴리싸이드나 폴리실리콘 등의 전도층(11)에 의해 임의의 패턴으로 형성되고 그 주위로 절연을 위한 제1절연막(12), 제2절연막(13)이 형성된 후 반도체기판상의 콘택이 형성될 부위에 포토 레지스트로 매개물질 패턴(21)을 형성시킨 상태를 나타낸다. 이러한 상태는 반도체기판상에 전도층(11)의 임의의 패턴과 절연막(12, 13)을 형성시킨 후 그 위로 반도체기판 전면에 포토 레지스트를 도포하고 콘택형성예정영역을 노광시키고 여타 부분의 포토레지스트는 스트리핑공정을 통해 제거하여 이루어질 수 있다. 이때 일반적으로 포토 레지스트 패턴은 노광시 빛의 회절에 의해, 요구되는 콘택부의 크기보다 크게 형성된다.
제2b도의 부호 21'는 콘택형성예정영역을 점유하는 매개물질 패턴(21)이 베이크(bake)를 실시한 후 원래의 폭보다 줄어든 것을 나타낸다. 본 실시예에서는 포토 레지스트를 매개물질로 사용하고 있으나 베이크에 의해 체적이 줄어드는 다른 매개물질도 사용할 수 있다. 베이크는 형성될 콘택부의 폭을 줄이기 위한 선택적인 공정으로서 제2a도에 표시된 공정에서 설계값보다 넓게 형성된 매개물질 패턴(21)의 폭을 보정하는 역할도 할 수 있다. 베이크는 적외선이나 자외선을 이용하는 경우가 많으며 포토 레지스트의 경우 줄어드는 온도와 녹아 흐르는 온도의 차이가 크지 않으므로 온도조절에 주의해야 한다. 또한 자외선(UV)을 이용하면 녹아흐르는 성질을 많이 제거할 수 있다. 이때 자외선으로는 파장이 320nm보다 작은 자외선(DUV)이 바람직하다.
제2c도는 베이크된 매개물질 패턴(21')이 형성된 반도체기판 위에 층간 절연막(15)을 형성시킨 상태를 나타내는 것이다. 층간 절연막(15)은 다양한 종류(BPSG, USG, SOG 등)의 것을 사용할 수 있고 베이크된 매개물질패턴(21')을 덮도록 충분히 형성되게 한다. 층간 절연막(15)의 형성공정은 이전에 형성된 베이크된 매개물질 패턴(21')에 영향을 주지 않도록 포토 레지스터 등 매개물질과 각종 층간 절연막 형성공정의 공정온도를 고려하여 선택하며 300℃이하가 바람직하다.
제2d도는 층간 절연막(15)이 형성된 반도체기판 전면을 매개물질패턴(21')의 상면이 노출될 때까지 에칭한 상태를 나타낸 것이다. 본 실시예의 경우 이 공정에서는 반도체기판 전면을 에칭하는 것이므로 마이크로 로딩 효과는 존재하지 않으며 에칭의 조건은 매개물질인 포토 레지스트에 대한 선택비가 충분하여 포토 레지스트가 소모되는 것을 줄여야 한다. 이 경우 표면의 평탄성을 위해 CMP 기술을 사용할 수도 있다.
제2e도는 베이크된 매개물질 패턴(21')을 선택적으로 제거한 상태를 나타내는 것이다. 이때 매개물질인 포토 레지스트의 제거를 위해서는 애쉬기술, 즉, O2프라즈마를 이용한 에칭 등의 건식 스트리핑과 황산 케미칼 등을 이용한 습식 스트리핑이 사용될 수 있다. 이 경우에는 O2프라즈마를 이용한 드라이 에칭(dry etching)을 하더라도 층간 절연막(15)을 에칭하는 것에 비해 마이크로 로딩 효과는 훨씬 작으므로 공정상의 문제는 생기지 않는다.
본 발명의 콘택부의 형성방법은 에칭시에 마이크로 로딩 효과에 의해 에칭이 진행되지 않아서 제거될 부분이 완전히 제거되지 않기 때문에 공정 완료후 반도체소자에서 전기적 접속이 이루어지지 않는 현상과 콘택의 폭이 불균일하게 되는 현상을 방지하는 효과를 가진다. 또한 부가적 효과로 콘택형성예정영역을 이루는 매개물질에 베이크를 실시하여 크기를 줄일 수 있으므로 현재 가능한 콘택부보다 작은 규모의 콘택부를 형성할 수 있다.
본 발명은 상기 실시예에만 국한되는 것이 아니고 그 기술적 사상을 같이하는 다양하게 변형된 실시예를 포함하는 것이며, 따라서 당해 기술분야의 당업자에 의한 이러한 변형된 실시는 아래의 특허 청구범위에 포함됨은 물론이다.

Claims (6)

  1. 임의의 전도층 패턴이 형성된 반도체기판의 전면에 절연층을 증착한 후 콘택형성예정영역의 반도체기판을 노출시키는 공정; 상기 노출된 반도체기판을 포함한 전면에 콘택형성을 위한 매개물질층을 증착한 후 상기 콘택형성예정영역 외의 부분에서 상기 매개물질층을 제거하여 상기 콘택형성예정영역에 매개물질 패턴을 형성하는 공정; 상기 반도체기판의 전면에 층간 절연막을 형성하는 공정; 상기 층간 절연막의 상부를 반도체기판 전면에 걸쳐 제거하여 상기 매개물질 패턴을 노출시키는 공정; 및 상기 매개물질 패턴을 제거하는 공정;을 구비하여 이루어진 것을 특징으로 하는 반도체소자의 콘택부 형성방법.
  2. 제1항에 있어서, 상기 매개물질층은 포토 레지스트로 이루어지는 것을 특징으로 하는 상기 반도체소자의 콘택부 형성방법.
  3. 제1항에 있어서, 상기 매개물질층은 유기물로 이루어지는 것을 특징으로 하는 상기 반도체소자의 콘택부 형성방법.
  4. 제1항에 있어서, 상기 콘택부 위로 상기 층간 절연막을 형성하기 전에 상기 매개물질 패턴을 자외선을 이용하여 베이크(bake)하는 공정을 더 구비하는 것을 특징으로 하는 상기 반도체소자의 콘택부 형성방법.
  5. 제1항에 있어서, 상기 매개물질 패턴을 노출시키는 공정은 에치 백(etch back)방법을 이용하는 것임을 특징으로 하는 상기 반도체소자의 콘택부 형성방법.
  6. 제1항에 있어서, 상기 매개물질 패턴을 노출시키는 공정은 CMP(chemical mechanical polishing) 기술을 이용하는 것임을 특징으로 하는 상기 반도체소자의 콘택부 형성방법.
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