JPH02262319A - パターン形成方法 - Google Patents
パターン形成方法Info
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- JPH02262319A JPH02262319A JP1081439A JP8143989A JPH02262319A JP H02262319 A JPH02262319 A JP H02262319A JP 1081439 A JP1081439 A JP 1081439A JP 8143989 A JP8143989 A JP 8143989A JP H02262319 A JPH02262319 A JP H02262319A
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/7045—Hybrid exposures, i.e. multiple exposures of the same area using different types of exposure apparatus, e.g. combining projection, proximity, direct write, interferometric, UV, x-ray or particle beam
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置の製造方法に係シ、特にパターン
精度の異なる領域が共存する半導体装置のパターン形成
方法に関する。
精度の異なる領域が共存する半導体装置のパターン形成
方法に関する。
（従来の技術）
近年、集積回路の高密度・高集積化のため、ますます微
細で大規模なパターンを形成することが要求されている
。この高解像度を要求されるパターンは、電子線露光に
よる直接描画によって形成されている。しかしながら、
高解像度を要求される部分とそうでない部分が混在して
いる１枚の半導体基板全体を電子露光により直接描画す
る場合は極めて露光時間が長くなる。特に電源線等の幅
広いパターンを描画する場合には、露光スポット数も多
くなる。従って、１枚の半導体基板の処理について電子
線露光装置を占有する時間が長くなシ量産性の低下を招
く。
細で大規模なパターンを形成することが要求されている
。この高解像度を要求されるパターンは、電子線露光に
よる直接描画によって形成されている。しかしながら、
高解像度を要求される部分とそうでない部分が混在して
いる１枚の半導体基板全体を電子露光により直接描画す
る場合は極めて露光時間が長くなる。特に電源線等の幅
広いパターンを描画する場合には、露光スポット数も多
くなる。従って、１枚の半導体基板の処理について電子
線露光装置を占有する時間が長くなシ量産性の低下を招
く。
（発明が解決しようとする課題）
以上の様に従来のパターン形成方法においては、高解像
度を要求される部分とそうでない部分が混在している１
枚の半導体基板全体を電子露光により直接描画する場合
は、極めて露光時間が長くなる。即ち、例えば電源線等
の幅広いパターンを描画する場合には、露光スポット数
も多くなる。従って１枚の半導体基板の処理について電
子線露光装置を占有する時間が長くなり量産性の低下を
招くという問題点があった。
度を要求される部分とそうでない部分が混在している１
枚の半導体基板全体を電子露光により直接描画する場合
は、極めて露光時間が長くなる。即ち、例えば電源線等
の幅広いパターンを描画する場合には、露光スポット数
も多くなる。従って１枚の半導体基板の処理について電
子線露光装置を占有する時間が長くなり量産性の低下を
招くという問題点があった。
本発明は、この様な課題全解決するパターン形成方法を
提供することを目的とする。
提供することを目的とする。
（課題を解決するだめの手段）
本発明は上記事情に鑑みて為されたもので、半導体基板
上に形成された膜の第１の領域上に第１の露光手段に対
して感光するレジストを塗布する工程と、このレジスト
ｔ−前記第１の露光手段により露光し、その後現像する
工程と、前記半導体基板上に形成された膜の第２の領域
上に第２の露光手段に対して感光するレジストを塗布す
る工程と、このレジストを前記第２の露光手段により露
光し、その後現像する工程とを具備したことを特徴とす
るパターン形成方法を提供する。
上に形成された膜の第１の領域上に第１の露光手段に対
して感光するレジストを塗布する工程と、このレジスト
ｔ−前記第１の露光手段により露光し、その後現像する
工程と、前記半導体基板上に形成された膜の第２の領域
上に第２の露光手段に対して感光するレジストを塗布す
る工程と、このレジストを前記第２の露光手段により露
光し、その後現像する工程とを具備したことを特徴とす
るパターン形成方法を提供する。
また、前記第１の領域あるいは、前記第２の領域のいず
れか一方が高解像度を要する領域であり、かつそれに対
応する前記第１の露光手段あるいは前記第２の露光手段
が電子線を用いた露光手段であることを具備したことを
特徴とするパターン形成方法を提供する。
れか一方が高解像度を要する領域であり、かつそれに対
応する前記第１の露光手段あるいは前記第２の露光手段
が電子線を用いた露光手段であることを具備したことを
特徴とするパターン形成方法を提供する。
（作用）
この様に、第１の発明では、高解像度を要する領域とそ
れ以外の領域とは、それぞれの露光手段に高感度なレジ
ストヲ用い別々にバターニングすることになるので、そ
れぞれの領域について短時間でかつ最適な条件でパター
ンを形成することが可能となる。
れ以外の領域とは、それぞれの露光手段に高感度なレジ
ストヲ用い別々にバターニングすることになるので、そ
れぞれの領域について短時間でかつ最適な条件でパター
ンを形成することが可能となる。
また、第２の発明では、電子線による直接描画は高感度
を有するレジストを用い高解像度を要する領域のみに限
られ、高解像度を要しない領域はスルーブツトの高い例
えば光ステッパ等による露光が可能となるため、製造に
要する時間が短縮されると共に、電子線描画装置の利用
効率が向上する。そのため、電子線直接描画方式を用い
た微細で大規模なＬＳＩの生産を可能にする。
を有するレジストを用い高解像度を要する領域のみに限
られ、高解像度を要しない領域はスルーブツトの高い例
えば光ステッパ等による露光が可能となるため、製造に
要する時間が短縮されると共に、電子線描画装置の利用
効率が向上する。そのため、電子線直接描画方式を用い
た微細で大規模なＬＳＩの生産を可能にする。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の第１の実施例のパターン形成法であ
る。半導体基板ｌ上には、高解像度を要する領域２と高
解像度を要しない領域３が存在している。この半導体基
板１上に、例えば多結晶シリコン膜４を堆積し更にその
上に２８０ｎｍ〜４８０ｎｍに分光感度金もつネガ型の
環化イソプレンゴム系の第１の７オトレジスト５を塗布
する。次に高解像度を要しない領域３についてスループ
ットの高い光ステッパ等を用いてパターンを露光、現像
し、第１のフォトレジスト５をバターニングする。なお
、光ステッパの光源としては、前記２８０ｎｍ〜４８Ｑ
ｎｍに合わせて可視又は紫外光源を用いる。（第１図（
ａ））。
る。半導体基板ｌ上には、高解像度を要する領域２と高
解像度を要しない領域３が存在している。この半導体基
板１上に、例えば多結晶シリコン膜４を堆積し更にその
上に２８０ｎｍ〜４８０ｎｍに分光感度金もつネガ型の
環化イソプレンゴム系の第１の７オトレジスト５を塗布
する。次に高解像度を要しない領域３についてスループ
ットの高い光ステッパ等を用いてパターンを露光、現像
し、第１のフォトレジスト５をバターニングする。なお
、光ステッパの光源としては、前記２８０ｎｍ〜４８Ｑ
ｎｍに合わせて可視又は紫外光源を用いる。（第１図（
ａ））。
次に、この多結晶シリコン膜４上及び高解像度を要しな
い領域３に残置させた第１の７オトレジスト５上に感度
が高く高解像性を有し耐ドライエツチ性が良好なネガ型
のレジストであるＣＭＳ ５（クロロメチル化ポリスチ
レン）を塗布する。
い領域３に残置させた第１の７オトレジスト５上に感度
が高く高解像性を有し耐ドライエツチ性が良好なネガ型
のレジストであるＣＭＳ ５（クロロメチル化ポリスチ
レン）を塗布する。
（第１図（ｂ））
次に、高解像度を要する領域２の最終的に残置させたい
部分に所定のパターンデータに従って電子ビーム全照射
し現像する。（第１図（Ｃ））次に、半導体基板ｌ上に
残置させた第１の７オトレジスト５及びＣＭＳ６２マス
クにしてエツチングを行ない、しかる後筒１のフォトレ
ジスト５及びＣＭＳ６ｉ除去し所定のバターニングを完
了する。（第１図（ｄ）） 第２図は、本発明の第２の実施例のパターン形成方法で
ある。第１の実施例と同様に、半導体基板ｌ上には、高
解像度を要する領域２と高解像度を要しない領域３が存
在している。この半導体基板１上には、例えば多結晶シ
リコン膜４が堆積する。次に、半導体基板１上の全面に
高解像性を有し耐ドライエツチ性が良好なネガ型のレジ
ストであるＣＭＳ ６を塗布する。次に最終的に残置さ
せたい部分に、所定のパターンデータに従って電子ビー
ムを照射し現像する。（第２図（ａ））次に、半導体基
板１上全面に２８０ｆｍｍ〜４８ Ｏｒｌｍに分光感度
をもつネガ型の環化イソプレンゴム系の第１の７オトレ
ジスト５を塗布する。（第２図（ｂ）） 次に、高解像度を要しない領域３について、スルーブツ
トの高い光ステッパ等を用いてパターンを露光、現像し
第１の７オトレジス）５ｔ−パターニングする。（第２
図（Ｃ）） 次に１半導体基板１上に残置させた第１のフォトレジス
ト５及びＣＭＳ６をマスクにしてエツチングを行ない、
しかる後筒１の７オトレジスト５及びＣＭＳ６を除去し
所定のパターニングを完了する。（第２図（ｄ）） 以上の様な実施例１あるいは２のパターン形成方法によ
れば、感度の高いネガレジストヲ用いて電子線直接描画
を行なうため最短時間で描画可能となり、またその描画
領域も高解像度を要する領域２のみでよく、描画に要す
る時間が短縮される。
部分に所定のパターンデータに従って電子ビーム全照射
し現像する。（第１図（Ｃ））次に、半導体基板ｌ上に
残置させた第１の７オトレジスト５及びＣＭＳ６２マス
クにしてエツチングを行ない、しかる後筒１のフォトレ
ジスト５及びＣＭＳ６ｉ除去し所定のバターニングを完
了する。（第１図（ｄ）） 第２図は、本発明の第２の実施例のパターン形成方法で
ある。第１の実施例と同様に、半導体基板ｌ上には、高
解像度を要する領域２と高解像度を要しない領域３が存
在している。この半導体基板１上には、例えば多結晶シ
リコン膜４が堆積する。次に、半導体基板１上の全面に
高解像性を有し耐ドライエツチ性が良好なネガ型のレジ
ストであるＣＭＳ ６を塗布する。次に最終的に残置さ
せたい部分に、所定のパターンデータに従って電子ビー
ムを照射し現像する。（第２図（ａ））次に、半導体基
板１上全面に２８０ｆｍｍ〜４８ Ｏｒｌｍに分光感度
をもつネガ型の環化イソプレンゴム系の第１の７オトレ
ジスト５を塗布する。（第２図（ｂ）） 次に、高解像度を要しない領域３について、スルーブツ
トの高い光ステッパ等を用いてパターンを露光、現像し
第１の７オトレジス）５ｔ−パターニングする。（第２
図（Ｃ）） 次に１半導体基板１上に残置させた第１のフォトレジス
ト５及びＣＭＳ６をマスクにしてエツチングを行ない、
しかる後筒１の７オトレジスト５及びＣＭＳ６を除去し
所定のパターニングを完了する。（第２図（ｄ）） 以上の様な実施例１あるいは２のパターン形成方法によ
れば、感度の高いネガレジストヲ用いて電子線直接描画
を行なうため最短時間で描画可能となり、またその描画
領域も高解像度を要する領域２のみでよく、描画に要す
る時間が短縮される。
特にネガレジストヲ用いた場合は、電子線の照射された
部分のレジストが残置されるため、例えば微細なゲート
電極あるいはアルミ配線等のパターニングが適している
。また、高解像度を要する領域２と高解像度を要しない
領域３とは、別々にパターニングすることになるのでい
ずれも最適な条件で形成することができトータルのパタ
ーニング時間も短縮することができる。
部分のレジストが残置されるため、例えば微細なゲート
電極あるいはアルミ配線等のパターニングが適している
。また、高解像度を要する領域２と高解像度を要しない
領域３とは、別々にパターニングすることになるのでい
ずれも最適な条件で形成することができトータルのパタ
ーニング時間も短縮することができる。
第３図は、本発明の第３の実施例のパターン形成方法で
ある。半導体基板ｌ上には、高解像度を要する領域２と
高解像度を要しない領域３が存在している。この半導体
基板１上には、例えば、多結晶シリコン膜４を堆積し更
にその上に２８０ｎｍ〜４８０ｎｍに分光感度をもつポ
ジ型のノボラック系の第２の７オトレジスト７を塗布す
る。（第３図（ａ）） 次に高解像度を要しない領域３についてスループットの
高い光ステッパ等を用いてパターンを露光、現像し第２
の７オトレジスト７をパターニングする。この第２の７
オトレジストアをマスクにして下地の多結晶シリコン膜
４をエツチングする。
ある。半導体基板ｌ上には、高解像度を要する領域２と
高解像度を要しない領域３が存在している。この半導体
基板１上には、例えば、多結晶シリコン膜４を堆積し更
にその上に２８０ｎｍ〜４８０ｎｍに分光感度をもつポ
ジ型のノボラック系の第２の７オトレジスト７を塗布す
る。（第３図（ａ）） 次に高解像度を要しない領域３についてスループットの
高い光ステッパ等を用いてパターンを露光、現像し第２
の７オトレジスト７をパターニングする。この第２の７
オトレジストアをマスクにして下地の多結晶シリコン膜
４をエツチングする。
（第３図（ｂ））
次に、この半導体基板１及び多結晶シリコン膜４上に高
感度で高解像性を有するポジ型のレジストであるＰＭＭ
Ａ８ （ポリメチルメタアクリレート）を塗布する。（
第３図（Ｃ）） 次に、高解像度を要する領域２の最終的に残置させたい
所を除いた部分に所定のパターンデータに従って電子ビ
ームを照射し、現像した後、ＰＭＭＡｓをマスクにして
エツチングを行なう。（第３図（ｄ）） 次に、ＰＭＭＡ８を除去して所定のパターニングを完了
する。（第３図（ｅ）） 第４図は、本発明の第４の実施例のパターン形成方法で
ある。半導体基板１上には高解像度を要する領域２と高
解像度を要しない領域３が存在している。この半導体基
板１上に、例えば多結晶シリコン膜４が堆積する。次に
、半導体基板１上の全面にＰＭＭＡ８を塗布する。（第
４図（ａ））次に、最終的に残置させたい所を除いた部
分に所定のパターンデータに従って電子ビームを照射し
現像する。引き続き、このＰＭＭＡ８ｉマスクにしてエ
ツチングを行なう。（第４図（ｂ））次に、このＰＭＭ
Ａ８を除去し、半導体基板１及び多結晶シリコン膜４上
に２８０ｎｍ〜４８０ｎｍ Ｋ分光感度を有するポジ型
のノボラック系の第２のフォトレジストアｔ−塗布する
。（第４図（Ｃ））次に、高解像度を要しない領域３に
ついて、スループットの高い光ステッパ等を用いてパタ
ーンを露光、現像し第２の７オトレジスト７をパターニ
ングする。引き続き、この第２の７オトレジストをマス
クにしてエツチングを行なう。（第４図（ｄ）） 次に、この第２の７オトレジストを除去し所定のパター
ニングを完了する。（第４図（ｅ））以上の様な実施例
３あるいは４のパターン形成の方法によれば、感度の高
いポジレジストを用いて電子線描画を行なうため最短時
間で描画可能となシ、ま九その描画領域も高像度を要す
る領域２のみでよく、描画に要する時間が短縮される。
感度で高解像性を有するポジ型のレジストであるＰＭＭ
Ａ８ （ポリメチルメタアクリレート）を塗布する。（
第３図（Ｃ）） 次に、高解像度を要する領域２の最終的に残置させたい
所を除いた部分に所定のパターンデータに従って電子ビ
ームを照射し、現像した後、ＰＭＭＡｓをマスクにして
エツチングを行なう。（第３図（ｄ）） 次に、ＰＭＭＡ８を除去して所定のパターニングを完了
する。（第３図（ｅ）） 第４図は、本発明の第４の実施例のパターン形成方法で
ある。半導体基板１上には高解像度を要する領域２と高
解像度を要しない領域３が存在している。この半導体基
板１上に、例えば多結晶シリコン膜４が堆積する。次に
、半導体基板１上の全面にＰＭＭＡ８を塗布する。（第
４図（ａ））次に、最終的に残置させたい所を除いた部
分に所定のパターンデータに従って電子ビームを照射し
現像する。引き続き、このＰＭＭＡ８ｉマスクにしてエ
ツチングを行なう。（第４図（ｂ））次に、このＰＭＭ
Ａ８を除去し、半導体基板１及び多結晶シリコン膜４上
に２８０ｎｍ〜４８０ｎｍ Ｋ分光感度を有するポジ型
のノボラック系の第２のフォトレジストアｔ−塗布する
。（第４図（Ｃ））次に、高解像度を要しない領域３に
ついて、スループットの高い光ステッパ等を用いてパタ
ーンを露光、現像し第２の７オトレジスト７をパターニ
ングする。引き続き、この第２の７オトレジストをマス
クにしてエツチングを行なう。（第４図（ｄ）） 次に、この第２の７オトレジストを除去し所定のパター
ニングを完了する。（第４図（ｅ））以上の様な実施例
３あるいは４のパターン形成の方法によれば、感度の高
いポジレジストを用いて電子線描画を行なうため最短時
間で描画可能となシ、ま九その描画領域も高像度を要す
る領域２のみでよく、描画に要する時間が短縮される。
特にポジ型レジストを用いておシミ子線の照射した部分
のレジストが取シ除かれるため、コンタクトホール等の
パターニングが適している。また高解像度を要する領域
２と高解像度を要しない領域３は別々にパターニングす
ることになシ、いずれも最適な条件で形成することがで
きトータルのパターニング時間も短縮される。
のレジストが取シ除かれるため、コンタクトホール等の
パターニングが適している。また高解像度を要する領域
２と高解像度を要しない領域３は別々にパターニングす
ることになシ、いずれも最適な条件で形成することがで
きトータルのパターニング時間も短縮される。
第５図は実施例１あるいは２で示した様に高解像度を要
する領域を電子線を照射した部分のパターンが残置する
ネガ型のレジストを用い電子線描画を行なった場合のパ
ターン例である。（ａ）は高解像度を要する領域とそう
でない領域かはつきシ分かれている場合、（ｂ）は高解
像度を要する領域とそうでない領域がつながっている場
合を示したもので、斜線部分が電子線照射領域である。
する領域を電子線を照射した部分のパターンが残置する
ネガ型のレジストを用い電子線描画を行なった場合のパ
ターン例である。（ａ）は高解像度を要する領域とそう
でない領域かはつきシ分かれている場合、（ｂ）は高解
像度を要する領域とそうでない領域がつながっている場
合を示したもので、斜線部分が電子線照射領域である。
第６図は、実施例３あるいは４で示した様に高解像度を
要する領域を電子線を照射した部分のパターンが抜ける
ポジ型のレジストｔ−用い電子線描画を行なった場合の
パターン例である。（ａ）は、コンタクトホールの様な
抜きパターンの平面図である。（ｂ）は、高解像度を要
する領域とそうでない領域かはりきシ分かれている場合
、（Ｃ）は、高解像度を有する領域とそうでない領域が
つながっている場合を示したもので、斜線部分が電子線
照射領域である。
要する領域を電子線を照射した部分のパターンが抜ける
ポジ型のレジストｔ−用い電子線描画を行なった場合の
パターン例である。（ａ）は、コンタクトホールの様な
抜きパターンの平面図である。（ｂ）は、高解像度を要
する領域とそうでない領域かはりきシ分かれている場合
、（Ｃ）は、高解像度を有する領域とそうでない領域が
つながっている場合を示したもので、斜線部分が電子線
照射領域である。
以上述べた様に本発明のパターン形成方法によれば、高
解像度を要する領域とそれ以外の領域とはそれぞれ高感
度なレジストを用い別々にパターニングすることになる
ので、それぞれの領域について最適な条件で最短時間で
パターンを形成することが可能となる。
解像度を要する領域とそれ以外の領域とはそれぞれ高感
度なレジストを用い別々にパターニングすることになる
ので、それぞれの領域について最適な条件で最短時間で
パターンを形成することが可能となる。
また、電子線による直接描画は高感度を有するレジスト
を用い高解像度を要する領域にのみ限られ、高解像度を
要しない領域はスループットの高い例えば光ステッパー
等による露光が可能となるため、製造に要する時間が短
縮されると共に、電子線描画装置の利用効率が向上する
。そのため、電子線直接描画方式を用いた微細で大規模
なＬＳＩの生産を可能にする。
を用い高解像度を要する領域にのみ限られ、高解像度を
要しない領域はスループットの高い例えば光ステッパー
等による露光が可能となるため、製造に要する時間が短
縮されると共に、電子線描画装置の利用効率が向上する
。そのため、電子線直接描画方式を用いた微細で大規模
なＬＳＩの生産を可能にする。
第１図は本発明は第１の実施例を示す工程図、第２図は
本発明の第２の実施例を示す工程図、第３図は本発明の
第３の実施例を示す工程図、第４図は本発明の第４の実
施例を示す工程図、第５図は第１あるいは第２の実施例
の具体的なパターンを示す図、第６図は第３あるいは第
４の実施例の具体的なパターンを示す図である。 図において、 １・・・半導体基板、２・・・高解像度を要する領域、
３・・・高解像度を要しない領域、４・・・多結晶シリ
コン膜、５・・・第１のフォトレジスト、６・・・ＣＭ
Ｓ。 ７・・・第２の７オトレジスト、８・・・ＰＭＭＡ０代
理人 弁理士 則 近 憲 値 開 松 山 光 之 第１図 第 図 第 図 （ａ） （Ｃ） 第 図
本発明の第２の実施例を示す工程図、第３図は本発明の
第３の実施例を示す工程図、第４図は本発明の第４の実
施例を示す工程図、第５図は第１あるいは第２の実施例
の具体的なパターンを示す図、第６図は第３あるいは第
４の実施例の具体的なパターンを示す図である。 図において、 １・・・半導体基板、２・・・高解像度を要する領域、
３・・・高解像度を要しない領域、４・・・多結晶シリ
コン膜、５・・・第１のフォトレジスト、６・・・ＣＭ
Ｓ。 ７・・・第２の７オトレジスト、８・・・ＰＭＭＡ０代
理人 弁理士 則 近 憲 値 開 松 山 光 之 第１図 第 図 第 図 （ａ） （Ｃ） 第 図
Claims (2)
- （１）半導体基板上に形成された膜の第１の領域上に第
１の露光手段に対して感光するレジストを塗布する工程
と、このレジストを前記第１の露光手段により露光し、
その後現像する工程と、前記半導体基板上に形成された
膜の第２の領域上に第２の露光手段に対して感光するレ
ジストを塗布する工程と、このレジストを前記第２の露
光手段により露光し、その後現像する工程とを具備した
ことを特徴とするパターン形成方法。 - （２）前記第１の領域あるいは、前記第２の領域のいず
れか一方が高解像度を要する領域であり、かつそれに対
応する前記第１の露光手段あるいは前記第２の露光手段
が電子線を用いた露光手段であることを具備したことを
特徴とする請求項１記載のパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081439A JPH02262319A (ja) | 1989-04-03 | 1989-04-03 | パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081439A JPH02262319A (ja) | 1989-04-03 | 1989-04-03 | パターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02262319A true JPH02262319A (ja) | 1990-10-25 |
Family
ID=13746428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1081439A Pending JPH02262319A (ja) | 1989-04-03 | 1989-04-03 | パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02262319A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7906270B2 (en) | 2005-03-23 | 2011-03-15 | Asml Netherlands B.V. | Reduced pitch multiple exposure process |
-
1989
- 1989-04-03 JP JP1081439A patent/JPH02262319A/ja active Pending
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| US7906270B2 (en) | 2005-03-23 | 2011-03-15 | Asml Netherlands B.V. | Reduced pitch multiple exposure process |
| US7981595B2 (en) | 2005-03-23 | 2011-07-19 | Asml Netherlands B.V. | Reduced pitch multiple exposure process |
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