CN102044541A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。半导体晶片(1)具有主表面。主芯片区域(2)在该主表面形成。副芯片区域(3)具有比主芯片区域(2)小的面积、并且与主芯片区域(2)相比位于半导体晶片(1)的端缘侧。副芯片区域(3)具有与主芯片区域(2)相同设计的图案。由此，能够获得在半导体晶片的面内排列芯片的情况下，能够防止晶片周围部的图案不良的产生的半导体装置及其制造方法。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及在半导体晶片的面内排列有芯片的半导体装置及其制造方法。
背景技术
在半导体器件中以提高性能为目的，用于提高晶体管单元密度的图案微细化已经成为技术趋势。图案微细化技术不仅能提高芯片性能，而且兼具通过芯片尺寸缩小带来的成本降低效果。半导体芯片在硅晶片上以行列状排列，经过成膜、扩散、转印、加工等多个种类的晶片处理工序，做成制品。
近年来，伴随着设计规则的微细化，转印装置主要使用以步进重复方式(step and repeat)按每次拍摄(shot)进行曝光的步进式曝光装置(stepper)。在步进式曝光装置中能够使用希望转印到晶片上的图案尺寸的5倍大小的掩模图案。因此，步进式曝光装置与转印图案和掩模图案为同尺寸的曝光的以往的镜面投影曝光方式相比，具有能够转印更微细的图案的优点。
在蚀刻处理中，根据被蚀刻膜的材质等，蚀刻液也不同。例如在蚀刻硅氧化膜的情况下，以在转印工序中形成的抗蚀剂图案为掩模，利用氢氟酸类的液体进行蚀刻。在该方法中，蚀刻液进行的反应不仅在图案的纵向，而且在横向也进行，因此蚀刻形状变为碗形。该蚀刻由于在纵向和横向上都进行蚀刻，因此称为各向同性蚀刻。该蚀刻伴随着近年的微细化，也被使用氟利昂类的气体在真空中进行蚀刻的干法蚀刻法替代。干法蚀刻法能够获得和抗蚀剂图案大致相同的横向尺寸的蚀刻图案，因此称为各向异性蚀刻。
在将图案微细化的情况下，通常为了提高成品尺寸稳定性而使用干法蚀刻。各向异性干法蚀刻通过在蚀刻中的侧壁面形成薄的物质层(侧壁保护膜)并阻挡横向的蚀刻，从而具有能够得到几乎垂直的开口形状的特长。
该侧壁保护膜是在等离子体中形成的聚合膜、或者是在硅蚀刻时从被蚀刻材料产生的硅氧化膜。例如在晶片上配置具有微细的开口图案的掩模进行硅蚀刻时，当在晶片上未均匀地配置开口图案时，作为侧壁保护膜的硅氧化膜的供给变少。特别是当在晶片周边部制作不排列芯片的无效区域(不被蚀刻的区域)时，在该无效区域附近，硅蚀刻导致的硅氧化膜(侧壁保护膜)的供给会变少。其结果是，侧壁保护膜减少，容易发生悬垂(overhang)等的图案形成不良。这样的侧壁保护膜的形成、以及由于开口图案的开口率不均匀而沟槽形状不同的情况，例如在日本特开2003-264227号公报中被公开。
为了消除上述的开口率的不均匀，在需要微细的图案的工序中，不形成上述无效区域，而在晶片整个面上排列开口图案。
另一方面，硅晶片的端部(边缘部)不是和晶片中央部同样地平坦，而是为了防止晶片缺口而以10～20度左右实施倒角。因此，在晶片整个面形成图案的情况下，在该倒角区域内也形成图案。
倒角区域的形状不稳定，且在倒角区域中光致抗蚀剂的涂敷膜厚也不稳定，因此，在倒角区域附近转印工序中的构图也成为不稳定的状态。在该状态下使处理进行时，产生图案清晰度不良、抗蚀剂残渣引起的异物。
为了防止这样的晶片边缘部的图案不良，使用以下方法，即，在抗蚀剂涂敷后向晶片边缘部喷出有机溶剂而除去周边(例如3mm)区域的抗蚀剂的边缘冲洗法、以及在抗蚀剂涂敷后仅对晶片边缘部进行曝光并同样除去周边区域的抗蚀剂的周边曝光法等。
但是，在该方法中，在图案尺寸微细化了的情况下，存在图案的边缘变得不均匀(倾斜形状等)而产生更细小的区域，图案自身折断，由此产生异物等的问题。
因此，在微细化的图像的情况下，同时防止在晶片边缘部的侧壁保护膜不足引起的图案形成不良、抗蚀涂敷厚度不均匀引起的图案清晰度不良、图案折断引起的异物的产生是不可能的。
发明内容
本发明正是鉴于上述课题而完成的，其目的在于提供一种在半导体晶片的面内排列芯片的情况下，能够防止晶片周边部的图案不良的产生的半导体装置及其制造方法。
本发明的半导体装置具备：半导体晶片、第一芯片区域、以及第二芯片区域。半导体晶片具有主表面。第一芯片区域在该主表面形成，且具有第一图案。第二芯片区域具有比第一芯片区域小的面积，且以和第一芯片区域相邻的方式在主表面配置，且具有第二图案。第二图案与第一图案是相同设计的图案。
本发明的半导体装置的制造方法具备以下的工序。
首先，在半导体晶片的主表面形成感光体。在该感光体的第一芯片区域中对第一图案进行曝光。在与第一芯片形成区域相邻且比第一芯片形成区域小的感光体的第二芯片形成区域中，对作为与第一图案是相同设计的图案的第二图案进行曝光。通过对曝光了第一及第二图案的感光体进行显影，从而构图感光体。将构图了的感光体作为掩模，有选择地蚀刻除去半导体晶片的被蚀刻部，由此，在被蚀刻部的与第一芯片形成区域对应的第一芯片区域中转印第一图案，且在被蚀刻部的与第二芯片形成区域对应的第二芯片区域中转印第二图案。
根据本发明，以与第一芯片区域相邻的方式形成具有比第一芯片区域小的面积的第二芯片区域，该第二芯片区域与第一芯片区域具有相同设计的图案，因此，能够防止第一芯片区域的第一图案的不良的产生。
本发明的上述及其它的目的、特征、方面及优点，依据与附图相关地理解的与本发明相关的下面的详细说明应该会很明确。
附图说明
图1是概略地表示本发明实施方式1中的半导体装置的结构的平面图。
图2是放大表示图1的区域R1的放大平面图。
图3是放大表示图2的区域R2的放大平面图。
图4A是放大表示图1的结构中的主芯片区域的局部平面图，图4B是表示构成主芯片区域中的第一图案的图案部的宽度a及间隔b的局部放大平面图。
图5A是放大表示图1的结构中的副芯片区域的局部平面图，图5B是表示构成副芯片区域的第二图案的图案部的宽度c及间隔d的局部放大平面图。
图6是强调表示在图1的结构中切割线区域的结构的放大平面图。
图7是概略地表示比较例的半导体装置的结构的平面图。
图8是放大表示图7的区域R3的放大平面图。
图9是表示沿图8的IX-IX线的部分的剖面的概略剖面图。
图10是放大表示在半导体晶片的端部的倒角部上形成被蚀刻膜和光致抗蚀剂的样子的局部放大剖面图。
图11是放大表示将半导体晶片的端部的倒角部上的被蚀刻膜和光致抗蚀剂构图并除去的样子的局部放大剖面图。
图12是从上方观察图11的平面图，是表示半导体晶片的右上1/4区域的概略平面图。
图13是放大表示图12的区域R4中的条带图案的放大平面图。
图14是部分地表示图1的结构的第一图案的结构的局部放大平面图。
图15是表示沿着图14的XV-XV线的部分的剖面的概略剖面图。
图16是概略地表示在第一晶片区域中形成的具有沟槽栅极构造的功率半导体元件即MOSFET(Metal Oxide Semiconductor Field Effect Transistor)的结构的剖面图。
图17A是将矩形形状的主芯片区域的1边的大小设为1时的概略平面图，图17B是将矩形形状的副芯片区域的1边的大小设1/2时的概略平面图，图17C是将矩形形状的副芯片区域的1边的大小设为1/3时的概略平面图。
图18～23是按工序顺序表示本发明实施方式1中的半导体装置的制造方法的概略剖面图。
具体实施方式
下面，基于附图对本发明的实施方式进行说明。
(实施方式1)
首先，使用图1～图6对本实施方式的半导体装置的结构进行说明。
参照图1～图3，本实施方式的半导体装置是具有例如硅基板的半导体晶片，该半导体晶片1主要具有：多个主芯片区域(第一芯片区域)2、多个副芯片区域(第二芯片)3、和无效区域4。
多个主芯片区域2行列状地配置在半导体晶片1的主表面内。在平面观察中以包围这些多个主芯片区域2的配置区域的周围的方式配置有多个副芯片区域3。在半导体晶片1的主表面的副芯片区域3的外周区域配置有无效区域4。主芯片区域2及副芯片区域3中都没有到达半导体晶片1的周端缘，在全部副区域3和半导体晶片1的终端缘之间夹着无效区域4。
多个主芯片区域2的每一个在平面观察中例如具有矩形形状。在这些多个主芯片区域2的每一个中形成有第一图案5。该第一图案5例如是条带图案(条带状的图案)。条带图案可以是多个凸状的图案部(例如直线状的凸状图案部)并行的图案，或者也可以是多个凹状的图案部(例如直线状的凹状的图案部)并行的图案。
多个副芯片区域3的每一个在平面观察中例如具有矩形形状，且在平面观察中比主芯片区域2具有更小的面积。优选副芯片区域3的平面形状是主芯片区域2的平面形状的相似形状。在这些多个副芯片区域3的每一个形成有第二图案6。该第二图案6例如是条带图案。该条带图案和主芯片区域2一样，可以是多个凸状的图案部并行的图案，或者也可以是多个凹状的图案部并行的图案。
第一图案5和第二图案6是相同的设计图案。在此，所谓相同设计图案是指主芯片区域2的第一图案5和副芯片区域3的第二图案6在平面观察中以相同的密度形成，且以保持第一图案5的规律性的方式配置第二图案6。
具体而言，如图4A、图4B所示，形成第一图案5中的条带图案的各图案部5a的宽度a及间隔b分别和如图5A、图5B所示的形成第二图案6的条带图案的各图案部6a的宽度c及间隔d相同(即，a＝c，b＝d)即可。第一图案5的长度和第二图案6的长度没有必要相同。
如图3所示，优选在主芯片区域2的第一图案5的延伸方向(长尺寸方向：图中纵向方向)配置的形成副芯片区域3的第二图案6的条带图案的各图案部，和形成第一图案5的条带图案的各图案部位于同一直线上。另外，优选在形成主芯片区域2的第一图案5的条带图案的各图案部的并列方向(短尺寸方向：图中横向方向)配置的形成副芯片区域3的第二图案6的条带图案的各图案部，和形成第一图案5的条带图案的各图案部平行地配置。
另外，优选主芯片区域2的第一图案5中的配置在最靠近副芯片区域3的图案部、和在该图中在横向方向上配置的副芯片区域3的第二图案6中配置在最靠近主芯片区域2的图案部的间隔e，和上述间隔b、d相同。
另外，优选在相互相邻的副芯片区域3的第二图案6中最接近配置的图案部彼此的间隔f，也和上述间隔b、d相同。
无效区域4是没有排列(形成)图案的区域。
参照图6，主芯片区域2和副芯片3的识别(区别)以及副芯片区域3彼此的识别(区别)，能够通过切割线区域7a、7b来实现。以包围主芯片区域2的平面观察中的周围的方式设置有切割线区域7a，以包围副芯片区域3的平面观察中的周围的方式设置有切割线区域7b。在这些切割线区域7a、7b的每一个中没有形成功能元件等。
另外，原来的切割线区域7a、7b与芯片区域2、3比较相当小，在图6中为了容易理解地表示切割线区域7a、7b，而将切割线区域7a、7b放大表示。
下面，使用图18～图23对本实施方式的半导体装置的制造方法进行说明。
参照图18，在本实施方式的半导体装置的制造方法中，准备例如由硅构成的半导体晶片1。在该半导体晶片1的整个面上涂敷形成感光体(例如光致抗蚀剂)50。
参照图19，在该感光体50的主芯片形成区域中，使用主芯片用的光掩模60进行第一曝光处理，由此，在感光体50曝光第一图案。另外，光掩模60具有例如透明基板61和在该透明基板61上形成的遮光膜62。
参照图20，在该感光体50的副芯片形成区域中，使用副芯片用的光掩模70进行第二曝光处理，由此，在感光体50曝光第二图案。另外，光掩模70具有例如透明基板71和在该透明基板71上形成的遮光膜72。
副芯片形成区域以具有比主芯片形成区域在平面观察中更小的面积的方式、并且以与主芯片形成区域相邻的方式曝光。另外，副芯片形成区域的第二图案以成为和主芯片形成区域的第一图案相同设计图案的方式被曝光。
参照图21，对曝光的感光体50实施显影处理，由此对感光体50进行构图。将被构图了的感光体50作为掩模，有选择地蚀刻除去半导体晶片1的被蚀刻部。
参照图22，通过上述的蚀刻，向该被蚀刻部的与主芯片形成区域对应的主芯片区域(第一芯片区域)转印第一图案5，并且向该被蚀刻部的与副芯片形成区域对应的副芯片区域(第二芯片区域)转印第二图案6。第一图案5例如为具有多个槽5a和多个高台区域，且槽5a和高台区域交替配置的条带形状。另外，第二图案6例如为具有多个槽6a和多个高台区域，且槽6a和高台区域交替配置的条带形状。然后，除去感光体50。
参照图23，通过上述的制造方法，在半导体晶片1的主芯片区域2及副芯片区域3中能够一并形成第一及第二图案5、6。
下面，对于本实施方式的作用效果和比较例进行对比说明。
参照图7，首先作为比较例，考虑在硅晶片101的主表面内配置多个芯片区域102，在其外周侧配置无效区域104，没有配置副芯片区域的结构。在该比较例中，如图8所示，在芯片区域102内等间隔地排列有多个开口图案部(例如沟槽图案部)105。
在该比较例中，无效区域104是没有图案的区域，因此，在该无效区域104中硅晶片101不被蚀刻。因此，如图9剖面图所示，在硅晶片101内的最外沟槽105b的蚀刻形成时，硅氧化膜的供给变少。由此，变得难以在最外沟槽105b的侧壁形成侧壁保护膜，因此，在最外沟槽105b中，与内侧的沟槽105a相比蚀刻速度降低，变得更易发生悬垂形状等图案形成不良。
如图9所示，在最外沟槽105b变为悬垂等蚀刻形状的情况下，在晶片101面内产生沟槽的深度的偏差。由此，例如在这些沟槽内形成栅极电极的情况下，产生晶体管性能的偏差。另外，在使这些沟槽作为触点图案而发挥作用的情况下，发生接合不良。
参照图10，另外在硅晶片101的端部通常存在10度～20度的角度θ的倒角区域112。在该硅晶片101的主表面上利用旋转涂敷形成的光致抗蚀剂111，在该倒角区域112比其它区域更厚地形成。在这样的晶片101的端部转印微细的图案时，由于厚的光致抗蚀剂111引起的聚焦余裕而在图案中产生清晰度不良。
为了防止该图案清晰度不良，利用周边曝光和显影处理或者利用抗蚀涂敷后的边缘冲洗处理，除去晶片101的周边部的光致抗蚀剂111及氧化膜110，露出基底硅晶片101的主表面的状态是如图11所示的状态。
但是，当使用该方法时，如图12及图13所示，在芯片区域102内形成的微细的图像部105中，到达硅环状地露出的晶片外周区域120的图案部105的前端105a变为锐角的形状。由此，在具有锐角的前端105a的图案105是硅、氧化膜的残留图案的情况下，该图案部105因强度不够而变得容易崩溃(即变得容易发生图案崩溃)。而且，崩溃的图像部成为异物，附着在其它部分而导致成品率降低。
与之相对，在本实施方式中，如上述那样在主芯片区域2的周围配置具有与主芯片区域2相同设计图案的副芯片区域3。因此，在硅蚀刻时向主芯片区域2的第一图案5的侧壁保护膜的供给增加，同时，能够抑制负载效应(loading effect)，因此，能够防止图案形状不良的产生，能够得到高精度的蚀刻形状。
另外，通过使副芯片区域3的尺寸比主芯片区域2的尺寸缩小，能够在晶片周边部整个面确保无效区域4。因此，也能够防止因在晶片倒角部较厚地形成光致抗蚀剂而产生的图案清晰度不良、图案的崩溃等。
(实施方式2)
参照图1～图3，如果在副芯片区域3中形成和主芯片区域2的第一图案相同设计图案的第二图案的话，则也可以在其中制成晶体管那样的功能元件。
通过在其中制成这样的功能元件，也能够使副芯片区域3为作为活性芯片发挥功能的芯片。
另外，通过将副芯片区域3做成活性芯片(active chip)，能够使其作为将主芯片区域2的电流额定值缩小了的晶体管起作用、或作为特性评价用的监控芯片起作用。另外，利用半导体晶片1的无效区域，能够形成小面积的功能元件芯片。
(实施方式3)
参照图14及图15，第一图案5例如是去除(凹状)图案部(槽)5a和残留(凸状)图案部(高台区域)11交替反复的条带图案。该高台区域11的宽度h(和条带图案正交的方向上的尺寸h)优选是1.5μm以下。
根据本实施方式，如实施方式1那样，通过设置副芯片区域3，能够防止图案的崩溃，因此，能够将高台区域11的宽度h细化到1.5μm以下。因此，本实施方式对于微细图案特别有效果。
(实施方式4)
参照图14及图15，第一图案5例如是去除(凹状)图案部(槽)5a和残留(凸状)图案部(高台区域)11交替反复的条带图案。在设该槽5a的开口部的尺寸为i，深度为g时，该槽5a的纵横比(g/i)优选为6以上。
根据本实施方式，如实施方式1那样，通过设置副芯片区域3，能够防止图案的崩溃，因此，能够使槽5a的纵横比(g/i)为6以上。因此，本实施方式对于微细图案特别有效果。
(实施方式5)
作为在主芯片区域2中形成的第一图案5的条带图案也可以在功率半导体元件的沟槽栅极构造中使用。在以下使用图16对其构成进行说明。
参照图16，在本实施方式中，作为功率半导体元件，例如对垂直型MOSFET进行说明。垂直型MOSFET在半导体基板1a中形成，主要具有n+漏极区域201、n-漂移区域202、p-体区域203、n+源极区域204、栅极绝缘膜207、栅极电极层206。
半导体基板1a具有彼此相向的第一主面(图中上侧的面)和第二主面(图中下侧的面)。n+漏极区域201在半导体基板1a的第二主面形成。n-漂移区域202及p-体区域203在n+漏极区域201上依次形成。在p-体区域203的第一主面侧，n+源极区域204和p+接触区域205相互排列而形成。
在半导体基板1a的第一主面上形成有贯通n+源极区域204、p-体区域203到达n-漂移区域202的多个槽5a。该槽(凹状图案部)5a和与该槽5a相邻的高台区域(凸状图案部)构成第一图案5。该第一图案5例如是将槽5a和与该槽5a相邻的高台区域交替配置的条带图案。
沿着槽5a的壁面形成有栅极绝缘膜(例如硅氧化膜)207，在该槽5a内填充有栅极电极层206。由此，栅极电极层206位于隔着栅极绝缘膜207和p-体区域203相向的位置。
在半导体基板1a的第二主面，以和n+漏极区域201电连接的方式形成有漏极电极209。另外，在半导体基板1a的第一主面上，以和n+源极区域204及p+接触区域205的双方电连接的方式、并且以和栅极电极层206电绝缘的方式，形成有源极电极208。
如上所述，在本实施方式中，通过在构成作为第一图案5的条带图案的槽5a内埋入栅极电极层206，由此，作为第一图案5的条带图案作为功率半导体元件的沟槽栅极构造使用。
由此，能够防止图案形状不良的发生而能够高精度地形成功率半导体元件的沟槽栅极构造。由此，能够获得更高性能、高品质的半导体产品。
另外，功率半导体元件在上述中对于MOSFET进行了说明，但也可以是IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)等其它的功率半导体元件。
(实施方式6)
作为在主芯片区域2中形成的第一图案5的条带图案也可以用于功率半导体元件的条带接触构造。在以下使用图16对其结构进行说明。
参照图16，以覆盖栅极电极层206的方式在半导体基板1a的第一主面上形成有层间绝缘膜210。在该层间绝缘膜210形成有到达半导体基板1a的第一主面的接触孔210a。源极电极208在层间绝缘膜210上形成，且通过接触孔210a与n+源极区域204及p+接触区域205双方电连接。即，源极电极208通过层间绝缘膜210及接触孔210a与n+源极区域204及p+接触区域205双方电连接，同时，与栅极电极层206电绝缘。
如上所述，在本实施方式中，接触孔210a被看作为构成作为第一图案的条带图案的凹状图案部(槽)。即，接触孔210a和与该接触孔210a相邻的层间绝缘膜210的残留部(凸状图案部)构成第一图案。第一图案是将例如接触孔210a和与该接触孔210a相邻的层间绝缘膜210的残留部交替配置而成的条带图案。
而且，通过该接触孔210a使上部导电部(源极电极208)和下部导电部(n+源极区域204及p+接触区域205)电接触，由此，作为第一图案的条带图案(接触孔210a和层间绝缘膜210的残留部)用于功率半导体元件的条带接触构造。
由此，能够防止图案形状不良的发生而高精度地形成功率半导体元件的条带接触构造。由此，能够获得更高性能、高品质的半导体产品。
(实施方式7)
在实施方式1中没有主芯片区域2和副芯片区域3的尺寸规定，但是如图17A～图17C所示，优选将主芯片区域2的尺寸设为副芯片区域3的尺寸的整数倍。如图17A所示，在将矩形形状的主芯片区域2的一边的大小设为1时，优选将矩形形状的副芯片区域3的1边的大小例如图17B所示那样设为1/2或者如图17C所示那样设为1/3。即，图17A所示的主芯片区域2的1边的大小是如图17B所示的副芯片区域的1边的大小的2倍，是图17C所示的副芯片区域的1边的大小的3倍。
由此，在利用步进式曝光装置形成图案的情况下，在整理拍摄排列，切割主芯片区域2时，能够不切断副芯片区域3而切出。
(其它)
在上述实施方式1～7中，对于第一及第二图案为条带图案的情况进行了记述，但是第一及第二图案即使是孔图案或长方形图案也能够得到同样的效果。
另外，在上述实施方式1～7中，对于例如在硅晶片上形成的图案、器件进行了记述，但例如在近年开发不断进展、期待高效率的碳化硅晶片也能够发挥同样的效果。
本发明能够特别有效地适用于在半导体晶片的面内排列有芯片的半导体装置及其制造方法。
对该发明进行了详细地说明表示，但是这只是为了例示，不是限定，显然可以理解，发明范围通过附加的请求范围来解释。

Claims (12)

1.一种半导体装置，其中，具备：
半导体晶片，具有主表面；
第一芯片区域，在所述主表面形成，并且具有第一图案；以及
第二芯片区域，具有比所述第一芯片区域小的面积，并且以和所述第一芯片区域相邻的方式配置在所述主表面，并且具有第二图案，
所述第二图案是与所述第一图案相同的设计图案。
2.根据权利要求1所述的半导体装置，其中，所述第一图案和所述第二图案的每一个是多个图案部相互并行的条带图案。
3.根据权利要求2所述的半导体装置，其中，所述第一图案的所述图案部的宽度和所述第二图案的所述图案部的宽度相同，所述第一图案的相互相邻的所述图案部的间隔和所述第二图案的相互相邻的所述图案部的间隔相同。
4.根据权利要求1所述的半导体装置，其中，所述第一图案和所述第二图案的每一个是多个凹状图案部相互并行的条带图案。
5.根据权利要求4所述的半导体装置，其中，
所述第一图案和所述第二图案的每一个具有：作为多个凹状图案部的多个槽、和多个高台区域，
所述第一图案和所述第二图案的每一个是将所述槽和所述高台区域交替配置的条带图案。
6.根据权利要求5所述的半导体装置，其中，所述第一图案的所述条带图案的所述高台区域的宽度为1.5μm以下。
7.根据权利要求5所述的半导体装置，其中，所述第一图案的所述条带图案的所述槽的纵横比为6以上。
8.根据权利要求5所述的半导体装置，其中，还具备：功率半导体元件，其具有在所述第一图案的所述条带图案的所述槽的内部形成的栅极电极。
9.根据权利要求4所述的半导体装置，其中，
所述凹状图案部是接触孔，
该半导体装置还具备：
下部导电部，位于所述第一图案的所述条带图案的所述接触孔的下方；以及
上部导电部，位于所述第一图案的所述条带图案的所述接触孔的上方，
所述下部导电部和所述上部导电部通过所述接触孔连接。
10.根据权利要求1所述的半导体装置，其中，还具备：功能元件，在所述第二芯片区域中形成。
11.根据权利要求1所述的半导体装置，其中，所述第一芯片区域的边的大小是所述第二芯片区域的边的大小的整数倍。
12.一种半导体装置的制造方法，其中，具备：
在半导体晶片的主表面形成感光体的工序；
在所述感光体的第一芯片形成区域中对第一图案进行曝光的工序；
在与所述第一芯片形成区域相邻且比所述第一芯片形成区域小的所述感光体的第二芯片形成区域中，对与所述第一图案是相同的设计图案的第二图案进行曝光的工序；
通过对曝光了所述第一及第二图案的所述感光体进行显影而构图所述感光体的工序；以及
通过将构图了的所述感光体作为掩模，有选择性地蚀刻除去所述半导体晶片的被蚀刻部，从而在所述被蚀刻部的与所述第一芯片形成区域对应的第一芯片区域中转印所述第一图案，并且在所述被蚀刻部的与所述第二芯片形成区域对应的第二芯片区域中转印所述第二图案的工序。
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