KR20110041404A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

반도체 웨이퍼(1)는 주표면을 갖고 있다. 메인 칩 영역(2)은 그 주표면에 형성되어 있다. 서브 칩 영역(3)은, 메인 칩 영역(2)보다도 작은 면적을 갖고, 또한 메인 칩 영역(2)보다도 반도체 웨이퍼(1)의 가장자리 측에 위치하고 있다. 서브 칩 영역(3)은, 메인 칩 영역(2)과 동일한 설계 패턴을 갖고 있다. 이에 따라, 반도체 웨이퍼의 면 내에 칩을 배열하는 경우에, 웨이퍼 주변부의 패턴 불량의 발생을 방지할 수 있는 반도체장치 및 그 제조방법을 얻을 수 있다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체장치 및 그 제조방법에 관한 것으로서, 특히, 반도체 웨이퍼의 면 내에 칩을 배열한 반도체장치 및 그 제조방법에 관한 것이다.
반도체 디바이스는 성능 향상을 목적으로 하여, 트랜지스터 셀 밀도를 높이기 위한 패턴 미세화가 기술 트렌드로 되고 있다. 패턴 미세화 기술은 칩 성능 향상 뿐만 아니라, 칩 사이즈 축소에 의한 비용 저감 효과도 함께 갖고 있다. 반도체 칩은 실리콘 웨이퍼 위에 행렬 모양으로 배열되고, 성막, 확산, 전사, 가공 등 몇종류의 웨이퍼 프로세스 공정을 거쳐 제품으로서 만들어내지고 있다.
최근에는 디자인 룰의 미세화에 따라, 전사 장치는 스텝·앤드·리피트 방식으로 1숏(shot)마다 노광되는 스텝퍼가 주로 사용되고 있다. 스텝퍼에서는 웨이퍼 위에 전사하고 싶은 패턴 사이즈의 5배의 크기의 마스크 패턴을 사용할 수 있다. 이 때문에, 스텝퍼는, 전사 패턴과 마스크 패턴이 같은 사이즈의 노광이었던 종래의 미러 프로젝션 방식보다도, 한층 더 미세한 패턴을 전사할 수 있는 장점을 갖는다.
에칭 프로세스에서는 피에칭막의 재질 등에 따라 에칭액도 다르다. 예를 들면 실리콘 산화막을 에칭하는 경우에는, 전사 공정에서 형성된 레지스트 패턴을 마스크로 하여, 불산계의 액으로 에칭이 행하여진다. 이 방법에서는 에칭에 의한 반응이 패턴의 종방향 뿐만 아니라, 횡방향으로도 진행되기 때문에, 에칭 형상은 밥공기 형상이 된다. 이 에칭은, 종방향과 횡방향으로 에칭이 진행되기 때문에 등방성 에칭으로 불린다. 이 에칭도, 최근의 미세화에 따라, 프레온계의 가스를 사용해서 진공중에서 에칭을 행하는 드라이에칭법으로 전환되고 있다. 드라이에칭법은, 레지스트 패턴과 거의 같은 횡방향의 사이즈의 에칭 패턴을 얻을 수 있기 때문에 이방성 에칭으로 부르고 있다.
패턴을 미세화한 경우에는, 통상, 마무리 치수 안정성을 향상시키기 위해 드라이에칭이 사용된다. 이방성 드라이에칭은, 에칭 중의 측벽면에 얇은 물질층(측벽 보호막)이 형성되어 횡방향의 에칭이 블록됨으로써, 거의 수직한 개구 형상을 얻을 수 있다고 하는 특징을 갖는다.
이 측벽 보호막은, 플라즈마 중에서 형성되는 중합막, 혹은 실리콘 에칭시에 피에칭 재료에서 발생하는 실리콘 산화막이다. 예를 들면 미세한 개구 패턴을 갖는 마스크를 웨이퍼 위에 배치해서 실리콘 에칭을 행하는 경우, 웨이퍼 상에서 개구 패턴을 균일하게 배치하지 않으면, 측벽 보호막으로서의 실리콘 산화막의 공급이 적어진다. 특히 웨이퍼 주변부에 칩을 배열하지 않는 무효 영역(에칭되지 않는 영역)을 만들면, 그 무효 영역 부근에 있어서 실리콘 에칭에 의한 실리콘 산화막(측벽 보호막)의 공급이 적어진다. 그 결과, 측벽 보호막이 적어져 오버행 등의 패턴형성 불량을 일으키기 쉬워진다. 이러한 측벽 보호막의 형성이나, 개구 패턴의 개구율이 균일하지 않기 때문에 트렌치 형상이 다른 것은, 예를 들면 일본국 특개 2003-264227호 공보에 개시되어 있다.
상기한 개구율의 불균일을 없애기 위해, 미세한 패턴을 필요로 하는 공정에서는 상기 무효 영역이 형성되지 않고, 웨이퍼 전체면에 개구 패턴이 배열되어 있다.
한편, 실리콘 웨이퍼의 단부(엣지부)는 웨이퍼 중앙부와 마찬가지로 평탄하지 않고, 웨이퍼 이빠짐을 방지하기 위해 10∼20도 정도로 모따기를 실시하고 있다. 이 때문에, 웨이퍼 전체면에 패턴을 형성한 경우, 그 모따기 영역에도 패턴이 형성되게 된다.
모따기 영역의 형상은 불안정하고, 또한 모따기 영역에서는 포토레지스트의 도포막 두께도 안정하지 않기 때문에, 모따기 영역 부근에서는 전사공정에서의 패터닝도 불안정한 상태가 되고 있다. 그 상태에서 프로세스를 유동시켰을 경우, 패턴 해상 불량이나 레지스트 잔사에 의한 이물질이 발생한다.
이러한 웨이퍼 엣지부에 있어서의 패턴 불량을 방지하기 위해, 레지스트 도포 후에 유기용제를 웨이퍼 엣지부에 토출해서 주변(예를 들면 3mm) 영역의 레지스트를 제거하는 엣지 린스법이나, 레지스트 도포 후에 웨이퍼 엣지부만 노광해서 마찬가지로 주변 영역의 레지스트를 제거하는 주변 노광법 등이 이용되고 있다.
그렇지만, 이 방법에서는, 패턴 사이즈가 미세화한 경우, 패턴의 엣지가 불균일(경사형 등)하게 되어 한층 더 얇은 영역이 발생하여 패턴 자체가 무너져, 그것에 의해 이물질이 발생한다고 하는 문제가 있었다.
따라서, 미세화된 패턴의 경우, 웨이퍼 엣지부에서의 측벽 보호막 부족에 의한 패턴 형성 불량, 레지스트 도포 두께 불균일에 의한 패턴 해상 불량, 패턴 붕괴에 의한 이물질의 발생을 모두 방지하는 것은 불가능했다.
본 발명은, 상기한 과제를 감안하여 이루어진 것으로서, 그 목적은, 반도체 웨이퍼의 면 내에 칩을 배열하는 경우에, 웨이퍼 주변부의 패턴 불량의 발생을 방지할 수 있는 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 반도체장치는, 반도체 웨이퍼와, 제1 칩 영역과, 제2 칩 영역을 구비하고 있다. 반도체 웨이퍼는 주표면을 갖고 있다. 제1 칩 영역은 그 주표면에 형성되고, 또한 제1 패턴을 갖고 있다. 제2 칩 영역은, 제1 칩 영역보다도 작은 면적을 갖고, 또한 제1 칩 영역에 인접하도록 주표면에 배치되고, 또한 제2 패턴을 갖고 있다. 제2 패턴은, 제1 패턴과 동일한 설계 패턴이다.
본 발명의 반도체장치의 제조방법은, 이하의 공정을 구비하고 있다.
우선, 반도체 웨이퍼의 주표면에 감광체가 형성된다. 이 감광체의 제1 칩 형성 영역에 제1 패턴이 노광된다. 제1 칩 형성 영역에 인접하고 또한 제1 칩 형성 영역보다도 작은 감광체의 제2 칩 형성 영역에, 제1 패턴과 동일한 설계 패턴인 제2 패턴이 노광된다. 제1 및 제2 패턴이 노광된 감광체를 현상함으로써 감광체가 패터닝된다. 패터닝된 감광체를 마스크로 하여 반도체 웨이퍼의 피에칭부를 선택적으로 에칭 제거함으로써 피에칭부의 제1 칩 형성 영역에 대응하는 제1 칩 영역에 제1 패턴이 전사되고, 또한 피에칭부의 제2 칩 형성 영역에 대응하는 제2 칩 영역에 제2 패턴이 전사된다.
본 발명에 따르면, 제1 칩 영역에 인접하도록, 제1 칩 영역보다도 작은 면적을 갖는 제2 칩 영역이 형성되어 있고, 그 제2 칩 영역이 제1 칩 영역과 동일한 설계 패턴을 갖고 있기 때문에, 제1 칩 영역의 제1 패턴의 불량 발생을 방지할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨 도면과 관련되어 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
도 1은, 본 발명의 실시예 1에 있어서의 반도체장치의 구성을 개략적으로 나타낸 평면도다.
도 2는, 도 1의 영역 R1을 확대해서 나타낸 확대 평면도다.
도 3은, 도 2의 영역 R2를 확대해서 나타낸 확대 평면도다.
도 4a는 도 1의 구성에 있어서의 메인 칩 영역을 확대해서 나타낸 부분 평면도이며, 도 4b는 메인 칩 영역에 있어서의 제1 패턴을 구성하는 패턴부의 폭 a 및 간격 b를 나타낸 부분 확대 평면도다.
도 5a는 도 1의 구성에 있어서의 서브 칩 영역을 확대해서 나타낸 부분 평면도이며, 도 5b는 서브 칩 영역에 있어서의 제2 패턴을 구성하는 패턴부의 폭 c 및 간격 d를 나타낸 부분 확대 평면도다.
도 6은, 도 1의 구성에 있어서 다이싱 라인 영역의 구성을 강조해서 나타낸 확대 평면도다.
도 7은, 비교예의 반도체장치의 구성을 개략적으로 나타낸 평면도다.
도 8은, 도 7의 영역 R3을 확대해서 나타낸 확대 평면도다.
도 9는, 도 8의 IX-IX선에 따른 부분의 단면을 나타낸 개략 단면도다.
도 10은, 반도체 웨이퍼의 단부의 모따기부 위에 피에칭막과 포토레지스트가 형성된 모양을 확대해서 나타낸 부분 확대 단면도다.
도 11은, 반도체 웨이퍼의 단부의 모따기부 위의 피에칭막과 포토레지스트가 패터닝되어 제거된 모양을 확대해서 나타낸 부분 확대 단면도다.
도 12는, 도 11을 위에서 본 평면도이며, 반도체 웨이퍼의 우측 상부 1/4의 영역을 나타낸 개략적인 평면도다.
도 13은, 도 12의 영역 R4에 있어서의 스트라이프 패턴을 확대해서 나타낸 확대 평면도다.
도 14는, 도 1의 구성에 있어서의 제1 패턴의 구성을 부분적으로 나타낸 부분 확대 평면도다.
도 15는, 도 14의 XV-XV선에 따른 부분의 단면을 나타낸 개략 단면도다.
도 16은, 제1 칩 영역에 형성되는 트렌치 게이트 구조를 갖는 전력 반도체 소자인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 구성을 개략적으로 나타낸 단면도다.
도 17a는 사각형 형상의 메인 칩 영역의 1변의 크기를 1로 했을 때의 개략적인 평면도이고, 도 17b는 사각형 형상의 서브 칩 영역의 1변의 크기를 1/2로 했을 때의 개략적인 평면도이며, 도 17c는 사각형 형상의 서브 칩 영역의 1변의 크기를 1/3으로 했을 때의 개략적인 평면도다.
도 18∼도 23은, 본 발명의 실시예 1에 있어서의 반도체장치의 제조방법을 공정순으로 나타낸 개략 단면도다.
이하, 본 발명의 실시예에 대해서 도면에 근거하여 설명한다.
(실시예 1)
우선, 본 실시예의 반도체장치의 구성에 대해 도 1∼도 6을 사용하여 설명한다.
도 1∼도 3을 참조하고, 본 실시예의 반도체장치는, 예를 들면 실리콘 기판을 갖는 반도체 웨이퍼로서, 그 반도체 웨이퍼(1)는, 복수의 메인 칩 영역(제1 칩 영역)(2)과, 복수의 서브 칩 영역(제2 칩 영역)(3)과, 무효 영역(4)을 주로 갖고 있다.
복수의 메인 칩 영역(2)은, 반도체 웨이퍼(1)의 주표면 내에서 행렬 모양으로 배치되어 있다. 이들 복수의 메인 칩 영역(2)의 배치 영역의 주위를 평면에서 볼 때 둘러싸도록 복수의 서브 칩 영역(3)이 배치되어 있다. 반도체 웨이퍼(1)의 주표면에 있어서의 서브 칩 영역(3)의 외주 영역에는 무효 영역(4)이 배치되어 있다. 메인 칩 영역(2) 및 서브 칩 영역(3)의 어느것도 반도체 웨이퍼(1)의 주위 끝 가장자리에 이르지 않고, 모든 서브 칩 영역(3)과 반도체 웨이퍼(1)의 종단 가장자리 사이에는 무효 영역(4)이 끼워져 있다.
복수의 메인 칩 영역(2)의 각각은 평면에서 볼 때 예를 들면 사각형 형상을 갖고 있다. 이들 복수의 메인 칩 영역(2)의 각각에는, 제1 패턴(5)이 형성되어 있다. 이 제1 패턴(5)은, 예를 들면 스트라이프 패턴(스트라이프 형상의 패턴)이다. 스트라이프 패턴은, 복수의 볼록한 모양의 패턴부(예를 들면 직선 모양의 볼록한 모양의 패턴부)가 나란하게 달리는 패턴이어도 되고, 또한 복수의 오목형의 패턴부(예를 들면 직선 모양의 오목형의 패턴부)가 나란하게 달리는 패턴이어도 된다.
복수의 서브 칩 영역(3)의 각각은, 평면에서 볼 때 예를 들면 사각형 형상을 갖고 있고, 메인 칩 영역(2)보다도 평면에서 볼 때 작은 면적을 갖고 있다. 서브 칩 영역(3)의 평면 형상은 메인 칩 영역(2)의 평면 형상의 서로 닮은 형상인 것이 바람직하다. 이들 복수의 서브 칩 영역(3)의 각각에는, 제2 패턴(6)이 형성되어 있다. 이 제2 패턴(6)은, 예를 들면 스트라이프 패턴이다. 이 스트라이프 패턴은, 메인 칩 영역(2)과 마찬가지로, 복수의 볼록한 모양의 패턴부가 나란하게 달리는 패턴이어도 되고, 또한 복수의 오목형의 패턴부가 나란하게 달리는 패턴이어도 된다.
제1 패턴(5)과 제2 패턴(6)은, 동일한 설계 패턴이다. 여기에서, 동일한 설계 패턴이란, 메인 칩 영역(2)의 제1 패턴(5)과 서브 칩 영역(3)의 제2 패턴(6)이 평면에서 볼 때 동일한 밀도로 형성되어 있고, 또한 제1 패턴(5)의 규칙성을 유지하도록 제2 패턴(6)이 배치되어 있는 것이다.
구체적으로는, 도 4a, 도 4b에 나타낸 것과 같이 제1 패턴(5)에 있어서의 스트라이프 패턴을 이루는 각 패턴부 5a의 폭 a 및 간격 b의 각각이, 도 5a, 도 5b에 나타낸 것과 같이 제2 패턴(6)에 있어서의 스트라이프 패턴을 이루는 각 패턴부(6a)의 폭 c 및 간격 d와 같으면(즉, a=c, b=d) 된다. 제1 패턴(5)의 길이와 제2 패턴(6)의 길이가 동일할 필요는 없다.
도 3에 나타낸 것과 같이, 메인 칩 영역(2)의 제1 패턴(5)이 뻗는 방향(길이 방향: 도면 중 종방향)에 배치된 서브 칩 영역(3)의 제2 패턴(6)에 있어서의 스트라이프 패턴을 이루는 각 패턴부는, 제1 패턴(5)의 스트라이프 패턴을 이루는 각 패턴부와 같은 직선 위에 위치하고 있는 것이 바람직하다. 또한 메인 칩 영역(2)의 제1 패턴(5)의 스트라이프 패턴을 이루는 각 패턴부의 나란한 방향(횡 방향: 도면 중 횡 방향)에 배치된 서브 칩 영역(3)의 제2 패턴(6)의 스트라이프 패턴을 이루는 각 패턴부는, 제1 패턴(5)의 스트라이프 패턴을 이루는 각 패턴부와 평행하게 배치되어 있는 것이 바람직하다.
또한 메인 칩 영역(2)의 제1 패턴(5)에 있어서의 가장 서브 칩 영역(3)의 가까이에 배치된 패턴부와, 그 도면 중 횡방향에 배치된 서브 칩 영역(3)의 제2 패턴(6)에 있어서의 가장 메인 칩 영역(2)의 가까이에 배치된 패턴부의 간격 e는, 상기 간격 b, d와 같은 것이 바람직하다.
또한 서로 인접하는 서브 칩 영역(3)의 제2 패턴(6) 중 가장 가까이에 배치된 패턴부끼리의 간격 f도, 상기 간격 b, d와 같은 것이 바람직하다.
무효 영역(4)은, 패턴이 배열(형성)되어 있지 않은 영역이다.
도 6을 참조하여, 메인 칩 영역(2)과 서브 칩 영역(3)의 식별(구별) 및 서브 칩 영역(3)끼리의 식별(구별)은, 다이싱 라인 영역(7a, 7b)에 의해 가능하다. 메인 칩 영역(2)의 평면에서 볼 때 주위를 둘러싸도록 다이싱 라인 영역 7a가 설치되어 있고, 서브 칩 영역(3)의 평면에서 볼 때 주위를 둘러싸도록 다이싱 라인 영역 7b가 설치되어 있다. 이들 다이싱 라인 영역(7a, 7b)의 각각에는, 기능소자 등은 형성되어 있지 않다.
이때, 본래의 다이싱 라인 영역(7a, 7b)은 칩 영역 2, 3에 비해 상당히 작지만, 도 6에 있어서는 다이싱 라인 영역(7a, 7b)을 이해하기 쉽게 나타내기 위해 다이싱 라인 영역(7a, 7b)을 확대해서 나타내고 있다.
다음에, 본 실시예의 반도체장치의 제조방법에 대해 도 18∼도 23을 사용하여 설명한다.
도 18을 참조하여, 본 실시예의 반도체장치의 제조방법에 있어서는, 예를 들면 실리콘으로 이루어진 반도체 웨이퍼(1)가 준비된다. 이 반도체 웨이퍼(1)의 전체면 위에, 감광체(예를 들면, 포토레지스트)(50)가 도포 형성된다.
도 19를 참조하여, 이 감광체(50)의 메인 칩 형성 영역에, 메인 칩용의 포토마스크(60)를 사용해서 제1 노광 처리가 행해지는 것에 의해, 감광체(50)에 제1 패턴이 노광된다. 이때, 포토마스크(60)는 예를 들면 투명 기판(61)과 그 투명 기판(61) 위에 형성된 차광막(62)을 갖고 있다.
도 20을 참조하여, 그 감광체(50)의 서브 칩 형성 영역에, 서브 칩용의 포토마스크(70)를 사용해서 제2 노광 처리가 행해지는 것에 의해, 감광체(50)에 제2 패턴이 노광된다. 이때, 포토마스크(70)는 예를 들면 투명 기판(71)과 그 투명 기판(71)에 형성된 차광막(72)을 갖고 있다.
서브 칩 형성 영역은, 메인 칩 형성 영역보다도 평면에서 볼 때 작은 면적을 갖도록, 또한 메인 칩 형성 영역에 인접하도록 노광된다. 또한 서브 칩 형성 영역의 제2 패턴은 메인 칩 형성 영역의 제1 패턴과 동일한 설계 패턴으로 되도록 노광된다.
도 21을 참조하여, 노광된 감광체(50)에 현상 처리가 실시되고, 이에 따라 감광체(50)가 패터닝된다. 패터닝된 감광체(50)를 마스크로 하여 반도체 웨이퍼(1)의 피에칭부가 선택적으로 에칭 제거된다.
도 22를 참조하여, 상기한 에칭에 의해, 그 피에칭부의 메인 칩 형성 영역에 대응하는 메인 칩 영역(제1 칩 영역)에 제1 패턴(5)이 전사되고, 또한 그 피에칭부의 서브 칩 형성 영역에 대응하는 서브 칩 영역(제2 칩 영역)에 제2 패턴(6)이 전사된다. 제1 패턴(5)은, 예를 들면 복수의 홈(5a)과 복수의 메사 영역을 갖고, 또한 홈(5a)과 메사 영역이 교대로 배치된 스트라이프 패턴이다. 또한, 제2 패턴(6)은, 예를 들면 복수의 홈(6a)과 복수의 메사 영역을 갖고, 또한 홈(6a)과 메사 영역이 교대로 배치된 스트라이프 패턴이다. 그후, 감광체(50)가 제거된다.
도 23을 참조하여, 상기한 제조방법에 의해, 반도체 웨이퍼(1)의 메인 칩 영역(2) 및 서브 칩 영역(3)에 일괄적으로 제1 및 제2 패턴 5, 6을 형성할 수 있다.
다음에, 본 실시예의 작용 효과에 대해, 비교예와 대비해서 설명한다.
도 7을 참조하여, 우선 비교예로서, 실리콘 웨이퍼(101)의 주표면 내에 복수의 칩 영역(102)이 배치되고, 그것의 외주측에 무효 영역(104)이 배치되고, 서브 칩 영역이 배치되어 있지 않은 구성에 대해서 고려한다. 이 비교예에서는, 도 8에 나타낸 것과 같이, 칩 영역(102) 내부에 복수의 개구 패턴부(예를 들면 트렌치 패턴부)(105)가 동일한 간격으로 배열되어 있다.
이 비교예에서는, 무효 영역(104)은 패턴이 없는 영역이기 때문에, 이 무효 영역(104)에서는 실리콘 웨이퍼(101)이 에칭되지 않는다. 이 때문에, 도 9의 단면도에 나타낸 것과 같이, 실리콘 웨이퍼(101) 내부의 최외 트렌치(105b)의 에칭 형성시에는 실리콘 산화막의 공급이 적어진다. 이에 따라, 최외 트렌치(105b)의 측벽에 측벽 보호막이 형성되기 어려워지기 때문에, 최외 트렌치(105b)에서는 내측의 트렌치(105a)보다도 에칭 속도가 저하하여, 오버행 형상 등의 패턴 형성 불량이 생기기 쉬워진다.
도 9에 나타낸 것과 같이 최외 트렌치(105b)가 오버행 등의 에칭 형상으로 된 경우, 웨이퍼(101) 면 내에서 트렌치의 깊이의 격차가 발생한다. 이것에 의해, 예를 들면 그들의 트렌치 내부에 게이트 전극이 형성된 경우, 트랜지스터 성능의 격차가 발생한다. 또한, 그들 트렌치를 콘택 패턴으로서 기능시킨 경우에는 접합 불량이 발생한다.
도 10을 참조하여, 또한 실리콘 웨이퍼(101)의 단부에는 통상, 10도∼20도의 각도 θ의 모따기 영역(112)이 있다. 이 실리콘 웨이퍼(101)의 주표면 위에 회전 도포로 형성된 포토레지스트(111)는, 그 모따기 영역(112)에 있어서 다른 영역보다도 두껍게 형성된다. 이러한 웨이퍼(101)의 단부에 미세한 패턴을 전사한 경우, 두꺼운 포토레지스트(111)에 의한 포커스 마진에 의해 패턴에 해상 불량이 발생한다.
이 패턴 해상 불량을 방지하기 위해, 주변 노광과 현상 처리로, 또는 레지스트 도포 후의 엣지 린스 처리로, 웨이퍼(101) 주변부의 포토레지스트(111) 및 산화막(110)을 제거해서 하지의 실리콘 웨이퍼(101)의 주표면을 노출시킨 상태가 도 11에 나타낸 상태이다.
그렇지만, 이 방법을 사용하면, 도 12 및 도 13에 나타낸 것과 같이, 칩 영역(102) 내부에 형성되는 미세한 패턴부(105) 중, 실리콘이 링 모양에 노출된 웨이퍼 외주 영역(120)에 이르는 패턴부(105)의 선단(105a)이 예각의 형상이 된다. 이에 따라, 예각의 선단(105a)을 갖는 패턴부(105)가 실리콘이나 산화막의 잔류 패턴인 경우에는, 그 패턴부(105)가 강도 부족에 의해 무너지기 쉬워진다(즉 패턴 붕괴가 생기기 쉬워진다). 그리고, 무너진 패턴부가 이물질로 되고, 다른 부분에 부착됨으로써 수율이 저하한다.
이에 대하여 본 실시예에서는, 상기한 것과 같이 메인 칩 영역(2)의 주변에 메인 칩 영역(2)과 동일한 설계 패턴을 갖는 서브 칩 영역(3)이 배치되어 있다. 이 때문에, 실리콘 에칭시에 메인 칩 영역(2)의 제1 패턴(5)에의 측벽 보호막의 공급이 증가하는 동시에, 로딩 효과를 억제할 수 있기 때문에, 패턴 형상 불량의 발생을 방지할 수 있어, 고정밀도의 에칭 형상을 얻을 수 있다.
더구나, 서브 칩 영역(3)의 사이즈를 메인 칩 영역(2)의 사이즈보다 축소시킴으로써, 웨이퍼 주변부 전체면에 무효 영역(4)을 확보할 수 있다. 이 때문에, 웨이퍼 모따기부에서 포토레지스트가 두껍게 형성됨으로써 생기는 패턴 해상 불량이나 패턴의 붕괴 등도 방지 할 수 있다.
(실시예 2)
도 1∼도 3을 참조하여, 서브 칩 영역(3)에는, 메인 칩 영역(2)의 제1 패턴과 동일한 설계 패턴인 제2 패턴이 형성되어 있으면, 트랜지스터와 같은 기능소자가 만들어 넣어져 있어도 된다.
이렇게 기능소자가 만들 넣어짐으로써, 서브 칩 영역(3)을 활성 칩으로서 기능하는 칩으로 할 수도 있다.
또한 서브 칩 영역(3)을 활성 칩으로 함으로써, 메인 칩 영역(2)의 전류 정격을 축소한 트랜지스터로서 기능시키는 것이나, 특성 평가용의 모니터 칩으로서 기능시키는 것도 가능해 진다. 또한, 반도체 웨이퍼(1)의 무효 영역을 이용하여, 소면적의 기능소자 칩을 형성할 수 있다.
(실시예 3)
도 14 및 도 15를 참조하여, 제1 패턴(5)은, 예를 들면 제거(오목형) 패턴 부(홈)(5a)와, 잔류(볼록형) 패턴부(메사 영역)(11)가 교대로 반복된 스트라이프 패턴이다. 이 메사 영역(11)의 폭 h(스트라이프 패턴에 직교하는 방향의 치수 h)는 1.5㎛ 이하인 것이 바람직하다.
본 실시예에 따르면, 실시예 1과 같이, 서브 칩 영역(3)을 설치한 것에 의해 패턴의 무너짐을 방지할 수 있기 위해서, 메사 영역(11)의 폭 h를 1.5㎛ 이하로 가늘게 할 수 있다. 이 때문에, 본 실시예는 미세 패턴에 대하여 특히 효과적이다.
(실시예 4)
도 14 및 도 15를 참조하여, 제1 패턴(5)은, 예를 들면 제거(오목형) 패턴부(홈)(5a)와, 잔류(볼록형) 패턴부(메사 영역)(11)가 교대로 반복된 스트라이프 패턴이다. 이 홈(5a)의 개구부의 치수를 I로 하고, 깊이를 g로 했을 때, 이 홈(5a)의 애스펙트 비(g/i)는 6 이상인 것이 바람직하다.
본 실시예에 따르면, 실시예 1과 같이, 서브 칩 영역(3)을 설치한 것에 의해 패턴의 무너짐을 방지할 수 있기 때문에, 홈 5a의 애스펙트 비(g/i)를 6 이상으로 할 수 있다. 이 때문에, 본 실시예는 미세 패턴에 대하여 특히 효과적이다.
(실시예 5)
메인 칩 영역(2)에 형성되는 제1 패턴(5)으로서의 스트라이프 패턴은, 전력 반도체 소자의 트렌치 게이트 구조에 사용되어도 된다. 그 구성을 도 16을 사용해서 이하에서 설명한다.
도 16을 참조하여, 본 실시예에 있어서는 전력 반도체 소자로서, 예를 들면 종형 MOSFET에 대해 설명한다. 종형 MOSFET는, 반도체 기판(1a)에 형성되고 있고, n+ 드레인 영역(201)과, n- 드리프트 영역(202)과, p- 보디 영역(203)과, n+ 소스 영역(204)과, 게이트 절연막(207)과, 게이트 전극층(206)을 주로 갖고 있다.
반도체 기판(1a)은, 서로 대향하는 제1주면(도면 중 상측의 면)과 제2주면(도면 중 하측의 면)을 갖고 있다. n+ 드레인 영역(201)은, 반도체 기판(1a)의 제2주면에 형성되어 있다. n- 드리프트 영역(202) 및 p- 보디 영역(203)은, n+ 드레인 영역(201) 위에 순서대로 형성되어 있다. p- 보디 영역(203)의 제1주면측에는, n+ 소스 영역(204) 및 p+ 콘택 영역(205)이 서로 늘어서 형성되어 있다.
반도체 기판(1a)의 제1주면에는, n+ 소스 영역(204), p-보디 영역(203)을 관통해서 n- 드리프트 영역(202)에 이르는 복수의 홈(5a)이 형성되어 있다. 이 홈(오목형 패턴부)(5a)과 그 홈(5a)에 인접하는 메사 영역(볼록형 패턴부)이 제1 패턴(5)을 구성하고 있다. 이 제1 패턴(5)은, 예를 들면 홈(5a)과 그 홈(5a)에 인접하는 메사 영역이 교대로 배치된 스트라이프 패턴이다.
홈(5a)의 벽면에 따라 게이트 절연막(예를 들면 실리콘 산화막)(207)이 형성되고 있고, 그 홈(5a) 내부에 게이트 전극층(206)이 충전되어 있다. 이에 따라 게이트 전극층(206)은 게이트 절연막(207)을 개재하여 p- 보디 영역(203)과 대향하도록 위치하고 있다.
반도체 기판(1a)의 제2주면 위에는, n+ 드레인 영역(201)과 전기적으로 접속하도록 드레인 전극(209)이 형성되어 있다. 또한, 반도체 기판(1a)의 제1주면 위에는, n+ 소스 영역(204) 및 p+ 콘택 영역(205)의 양쪽과 전기적으로 접속하도록, 또한 게이트 전극층(206)과 전기적으로 절연하도록 소스 전극(208)이 형성되어 있다.
상기한 것과 같이 본 실시예에서는, 제1 패턴(5)으로서의 스트라이프 패턴을 구성하는 홈(5a) 내부에 게이트 전극층(206)이 매립되는 것에 의해, 제1 패턴(5)으로서의 스트라이프 패턴은 전력 반도체 소자의 트렌치 게이트 구조로서 이용되고 있다.
이에 따라, 전력 반도체 소자의 트렌치 게이트 구조를, 패턴 형상 불량의 발생을 방지하여, 고정밀도로 형성할 수 있다. 이에 따라, 보다 고성능이고 고품질의 반도체 제품을 얻을 수 있다.
이때, 전력 반도체 소자는, 상기에 있어서는 MOSFET에 대해 설명했지만, IGBT(Insulated Gate Bipolar Transistor) 등 다른 전력 반도체 소자이어도 된다.
(실시예 6)
메인 칩 영역(2)에 형성되는 제1 패턴(5)으로서의 스트라이프 패턴은, 전력 반도체 소자의 스트라이프 콘택 구조에 사용되어도 된다. 그 구성을 도 16을 사용해서 이하에서 설명한다.
도 16을 참조하여, 게이트 전극층(206) 위를 덮도록 반도체 기판(1a)의 제1주면 위에는 층간 절연막(210)이 형성되어 있다. 이 층간 절연막(210)에는, 반도체 기판(1a)의 제1주면에 이르는 콘택홀(210a)이 형성되어 있다. 소스 전극(208)은, 층간 절연막(210) 위에 형성되어 있고, 또한 콘택홀(210a)을 통해 n+ 소스 영역(204) 및 p+ 콘택 영역(205)의 양쪽과 전기적으로 접속되어 있다. 즉 소스 전극(208)은, 층간 절연막(210) 및 콘택홀(210a)에 의해, n+ 소스 영역(204) 및 p+ 콘택 영역(205)의 양쪽과 전기적으로 접속되는 동시에, 게이트 전극층(206)과는 전기적으로 절연되어 있다.
상기한 것과 같이 본 실시예에서는, 콘택홀(210a)이 제1 패턴으로서의 스트라이프 패턴을 구성하는 오목형 패턴부(홈)로 간주된다. 즉, 콘택홀(210a)과 그 콘택홀(210a)에 인접하는 층간 절연막(210)의 잔류부(볼록형 패턴부)가 제1 패턴을 구성하고 있다. 제1 패턴은, 예를 들면 콘택홀(210a)과 그 콘택홀(210a)에 인접하는 층간 절연막(210)의 잔류부가 교대로 배치된 스트라이프 패턴이다.
그리고, 이 콘택홀(210a)을 통해 상부 도전부(소스 전극(208))와 하부 도전부(n+ 소스 영역(204) 및 p+ 콘택 영역(205))가 전기적으로 콘택됨으로써, 제1 패턴으로서의 스트라이프 패턴(콘택홀(210a)과 층간 절연막(210)의 잔류부)이 전력 반도체 소자의 스트라이프 콘택 구조에 사용되게 된다.
이에 따라, 전력 반도체 소자의 스트라이프 콘택 구조를, 패턴 형상 불량의 발생을 방지하여, 고정밀도로 형성할 수 있다. 이에 따라, 보다 고성능이고 고품질의 반도체 제품을 얻을 수 있다.
(실시예 7)
실시예 1에서는 메인 칩 영역(2)과 서브 칩 영역(3)의 사이즈 규정은 없었지만, 도 17a∼도 17c에 나타낸 것과 같이, 메인 칩 영역(2)의 사이즈를 서브 칩 영역(3)의 사이즈의 정수배로 하는 것이 바람직하다. 도 17a에 나타낸 것과 같이 사각형 형상의 메인 칩 영역(2)의 1변의 크기를 1로 했을 때, 사각형 형상의 서브 칩 영역(3)의 1변의 크기를, 예를 들면 도 17b에 나타낸 것과 같이 1/2로 하거나, 도 17c에 나타낸 것과 같이 1/3로 하는 것이 바람직하다. 즉 도 17a에 표시된 메인 칩 영역(2)의 1변의 크기는, 도 17b에 도시된 서브 칩 영역의 1변의 크기의 2배이며, 도 17c에 도시된 서브 칩 영역의 1변의 크기의 3배이다.
이에 따라, 스텝퍼로 패턴형성하는 경우, 숏 배열이 정리되어, 메인 칩 영역(2)을 다이싱하는 경우, 서브 칩 영역(3)을 절단하지 않고 잘래낼 수 있다.
(기타)
상기한 실시예 1∼7에 있어서는 제1 및 제2 패턴이 스트라이프 패턴인 경우에 대해 기술했지만, 제1 및 제2 패턴은 홀 패턴이나 장방형 패턴이어도 동일한 효과를 얻을 수 있다.
또한, 상기한 실시예 1∼7에 있어서는 예를 들면 실리콘 웨이퍼 위에 형성하는 패턴이나 디바이스에 대해 기술했지만, 예를 들면 최근 개발이 진행되어, 고효율이 기대되는 실리콘 카바이드 웨이퍼라도 동일한 효과를 나타낸다.
본 발명은, 반도체 웨이퍼의 면 내에 칩을 배열한 반도체장치 및 그 제조방법에 특히 유리하게 적용될 수 있다.
본 발명을 상세하게 설명하고 나타내 왔지만, 이것은 단지 예시를 위한 것으로, 한정적으로 취해져서는 안되고, 발명의 범위는 첨부의 특허청구범위에 의해 해석되는 것이 명확하게 이해될 것이다.

Claims (12)

  1. 주표면을 갖는 반도체 웨이퍼와,
    상기 주표면에 형성되고, 또한 제1 패턴을 갖는 제1 칩 영역과,
    상기 제1 칩 영역보다도 작은 면적을 갖고, 또한 상기 제1 칩 영역에 인접하도록 상기 주표면에 배치되고, 또한 제2 패턴을 갖는 제2 칩 영역을 구비하고,
    상기 제2 패턴은, 상기 제1 패턴과 동일한 설계 패턴인, 반도체장치.
  2. 제 1항에 있어서,
    상기 제1 패턴과 상기 제2 패턴 각각은, 복수의 패턴부가 서로 나란하게 달리는 스트라이프 패턴인, 반도체장치.
  3. 제 2항에 있어서,
    상기 제1 패턴의 상기 패턴부의 폭과 상기 제2 패턴의 상기 패턴부의 폭이 동일하고, 상기 제1 패턴의 서로 인접하는 상기 패턴부의 간격과 상기 제2 패턴의 서로 인접하는 상기 패턴부의 간격이 동일한, 반도체장치.

  4. 제 1항에 있어서,
    상기 제1 패턴과 상기 제2 패턴 각각은, 복수의 오목형 패턴부가 서로 나란하게 달리는 스트라이프 패턴인, 반도체장치.
  5. 제 4항에 있어서,
    상기 제1 패턴과 상기 제2 패턴 각각은, 복수의 오목형 패턴부인 복수의 홈과, 복수의 메사 영역을 갖고,
    상기 홈과 상기 메사 영역이 교대로 배치된 스트라이프 패턴인, 반도체장치.
  6. 제 5항에 있어서,
    상기 제1 패턴의 상기 스트라이프 패턴의 상기 메사 영역의 폭은 1.5㎛ 이하인, 반도체장치.
  7. 제 5항에 있어서,
    상기 제1 패턴의 상기 스트라이프 패턴의 상기 홈의 애스펙트 비는 6 이상인, 반도체장치.
  8. 제 5항에 있어서,
    상기 제1 패턴의 상기 스트라이프 패턴의 상기 홈의 내부에 형성된 게이트 전극을 갖는 전력 반도체 소자를 더 구비한, 반도체장치.
  9. 제 4항에 있어서,
    상기 오목형 패턴부는 콘택홀이고,
    상기 제1 패턴의 상기 스트라이프 패턴의 상기 콘택홀의 아래에 위치하는 하부 도전부와,
    상기 제1 패턴의 상기 스트라이프 패턴의 상기 콘택홀 위에 위치하는 상부 도전부를 더 구비하고,
    상기 하부 도전부와 상기 상부 도전부는, 상기 콘택홀을 통해 접속되어 있는, 반도체장치.
  10. 제 1항에 있어서,
    상기 제2칩 영역에 형성된 기능소자를 더 구비한, 반도체장치.

  11. 제 1항에 있어서,
    상기 제1 칩 영역의 변의 크기는, 상기 제2 칩 영역의 변의 크기의 정수배인, 반도체장치.
  12. 반도체 웨이퍼의 주표면에 감광체를 형성하는 공정과,
    상기 감광체의 제1 칩 형성 영역에 제1 패턴을 노광하는 공정과,
    상기 제1 칩 형성 영역에 인접하고 또한 상기 제1 칩 형성 영역보다도 작은 상기 감광체의 제2 칩 형성 영역에, 상기 제1 패턴과 동일한 설계 패턴인 제2 패턴을 노광하는 공정과,
    상기 제1 및 제2 패턴이 노광된 상기 감광체를 현상함으로써 상기 감광체를 패터닝하는 공정과,
    패터닝된 상기 감광체를 마스크로 하여 상기 반도체 웨이퍼의 피에칭부를 선택적으로 에칭 제거함으로써 상기 피에칭부의 상기 제1 칩 형성 영역에 대응하는 제1 칩 영역에 상기 제1 패턴을 전사하고, 또한 상기 피에칭부의 상기 제2 칩 형성 영역에 대응하는 제2 칩 영역에 상기 제2 패턴을 전사하는 공정을 구비한, 반도체장치의 제조방법.
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