CN114220736A - 沟槽的形成方法、半导体器件的制备方法及半导体器件 - Google Patents

沟槽的形成方法、半导体器件的制备方法及半导体器件 Download PDF

Info

Publication number
CN114220736A
CN114220736A CN202111539827.6A CN202111539827A CN114220736A CN 114220736 A CN114220736 A CN 114220736A CN 202111539827 A CN202111539827 A CN 202111539827A CN 114220736 A CN114220736 A CN 114220736A
Authority
CN
China
Prior art keywords
mask layer
etching window
etching
window
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111539827.6A
Other languages
English (en)
Inventor
赵艳黎
龚芷玉
王志成
杨毅
潘昭海
罗海辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuzhou CRRC Times Semiconductor Co Ltd
Original Assignee
Zhuzhou CRRC Times Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuzhou CRRC Times Semiconductor Co Ltd filed Critical Zhuzhou CRRC Times Semiconductor Co Ltd
Priority to CN202111539827.6A priority Critical patent/CN114220736A/zh
Publication of CN114220736A publication Critical patent/CN114220736A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本申请提供一种沟槽的形成方法、半导体器件的制备方法及半导体器件，该沟槽的形成方法包括在所述衬底上方形成第一掩膜层和第二掩膜层；其中，所述第一掩膜层上设置有贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口，所述第二掩膜层至少覆盖所述第二刻蚀窗口的底部且不覆盖所述第一刻蚀窗口，所述第二掩膜层的厚度小于所述第一掩膜层的厚度；通过所述第一刻蚀窗口和第二刻蚀窗口，以第一掩膜层为掩膜，同时对所述第二掩膜层和所述衬底进行刻蚀，以分别在所述第一刻蚀窗口和所述第二刻蚀窗口下方形成深度不同的第一沟槽和第二沟槽。该方法对衬底的进行一次刻蚀同时形成不同深度的双沟槽结构，工艺流程简单，简化了双沟槽的制备工艺。

Description

沟槽的形成方法、半导体器件的制备方法及半导体器件
技术领域
本申请涉及半导体技术领域，具体涉及一种沟槽的形成方法、半导体器件的制备方法及半导体器件。
背景技术
碳化硅(SiC)是新型宽禁带半导体材料，高热导率、高击穿场强、高饱和速度等优点，非常适合制作高温大功率半导体器件。碳化硅基功率器件能极大的发挥其高温、高频和低损耗的特点，使得其在高压、高温、高频、大功率、强辐射等方面都有极大的应用前景，其中包括沟槽金属氧化物半导体场效应管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)、沟槽绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)等器件。
在沟槽器件的设计中，常常需要设计不同深度的沟槽结构(即双沟槽结构)，但是在双沟槽结构的器件制造过程中，目前普遍采用的方法是通过两次掩膜沉积、光刻、衬底干法刻蚀、掩膜去除的工艺流程来实现不同深度的沟槽结构，工艺流程长，同时还对光刻的套刻能力带来挑战，套刻精度较低。
发明内容
针对上述问题，本申请提供了一种沟槽的形成方法、半导体器件的制备方法及半导体器件，解决了现有技术中双沟槽结构的工艺流程长、套刻精度低的技术问题。
第一方面，本申请提供一种沟槽的形成方法，包括：
提供一衬底；
在所述衬底上方形成第一掩膜层和第二掩膜层；其中，所述第一掩膜层上设置有贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口，所述第二掩膜层至少覆盖所述第二刻蚀窗口的底部且不覆盖所述第一刻蚀窗口，所述第二掩膜层的厚度小于所述第一掩膜层的厚度；
以所述第一掩膜层和所述第二掩膜层为掩膜，同时对所述第二刻蚀窗口底部的所述第二掩膜层以及所述第一刻蚀窗口和所述第二刻蚀窗口下方的所述衬底进行刻蚀，以分别在所述第一刻蚀窗口和所述第二刻蚀窗口下方形成第一沟槽和第二沟槽；其中，所述第一沟槽的深度大于所述第二沟槽的深度。
根据本申请的实施例，可选地，上述沟槽的形成方法中，在所述衬底上方形成第一掩膜层和第二掩膜层，包括以下步骤：
在所述衬底上方形成第一掩膜层，并对所述第一掩膜层进行图案化处理，以形成贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口；
形成覆盖所述第一掩膜层、所述第一刻蚀窗口和所述第二刻蚀窗口的第二掩膜层，并对所述第二掩膜层进行图案化处理，以形成贯穿所述第二掩膜层的第三刻蚀窗口；其中，所述第三刻蚀窗口与所述第一刻蚀窗口对应设置，以裸露出所述第一刻蚀窗口。
根据本申请的实施例，可选地，上述沟槽的形成方法中，在所述衬底上方形成第一掩膜层和第二掩膜层，包括以下步骤：
在所述衬底上方形成第二掩膜层，并对所述第二掩膜层进行图案化处理，以形成贯穿所述第二掩膜层的第三刻蚀窗口；
形成覆盖所述第三刻蚀窗口和所述第二掩膜层的第一掩膜层，并对所述第一掩膜层进行图案化处理，以形成贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口；其中，所述第一刻蚀窗口与所述第三刻蚀窗口对应设置，以裸露出所述第三刻蚀窗口。
根据本申请的实施例，可选地，上述沟槽的形成方法中，对所述第一掩膜层进行图案化处理，以形成贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口，包括以下步骤：
形成覆盖所述第一掩膜层的第一光刻胶，对所述第一光刻胶进行图案化处理，以形成第一光刻胶图案；
以所述第一光刻胶图案为掩膜，对所述第一掩膜层进行刻蚀，以形成贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口；
去除剩余的所述第一光刻胶。
根据本申请的实施例，可选地，上述沟槽的形成方法中，对所述第二掩膜层进行图案化处理，以形成贯穿所述第二掩膜层的第三刻蚀窗口，包括以下步骤：
形成覆盖所述第二掩膜层的第二光刻胶，对所述第二光刻胶进行图案化处理，以形成第二光刻胶图案；
以所述第二光刻胶图案为掩膜，对所述第二掩膜层进行刻蚀，以形成贯穿所述第二掩膜层的第三刻蚀窗口；
去除剩余的所述第二光刻胶。
根据本申请的实施例，可选地，上述沟槽的形成方法中，还包括：
去除剩余的所述第一掩膜层和所述第二掩膜层。
根据本申请的实施例，可选地，上述沟槽的形成方法中，所述第一掩膜层的材料和所述第二掩膜层的材料不相同。
根据本申请的实施例，可选地，上述沟槽的形成方法中，所述第一掩膜层的材料包括氧化硅。
根据本申请的实施例，可选地，上述沟槽的形成方法中，所述第二掩膜层的材料包括氮化硅或多晶硅。
第二方面，本申请提供一种半导体器件的制备方法，包括：
提供一衬底；
在所述衬底上方形成第一掩膜层和第二掩膜层；其中，所述第一掩膜层上设置有贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口，所述第二掩膜层至少覆盖所述第二刻蚀窗口的底部且不覆盖所述第一刻蚀窗口，所述第二掩膜层的厚度小于所述第一掩膜层的厚度；
以所述第一掩膜层和所述第二掩膜层为掩膜，同时对所述第二刻蚀窗口底部的所述第二掩膜层以及所述第一刻蚀窗口和所述第二刻蚀窗口下方的所述衬底进行刻蚀，以分别在所述第一刻蚀窗口和所述第二刻蚀窗口下方形成第一沟槽和第二沟槽；其中，所述第一沟槽的深度大于所述第二沟槽的深度；
分别在所述第一沟槽和所述第二沟槽内形成对应的器件结构。
根据本申请的实施例，可选地，上述半导体器件的制备方法中，所述器件结构包括栅极结构、源极结构或隔离结构。
第三方面，本申请提供一种半导体器件，采用如第二方面中任一项所述的半导体器件的制备方法制备而成。
采用上述技术方案，至少能够达到如下技术效果：
本申请提供一种沟槽的形成方法、半导体器件的制备方法及半导体器件，该沟槽的形成方法包括在所述衬底上方形成第一掩膜层和第二掩膜层；其中，所述第一掩膜层上设置有贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口，所述第二掩膜层至少覆盖所述第二刻蚀窗口的底部且不覆盖所述第一刻蚀窗口，所述第二掩膜层的厚度小于所述第一掩膜层的厚度；通过所述第一刻蚀窗口和第二刻蚀窗口，以第一掩膜层为掩膜，同时对所述第二掩膜层和所述衬底进行刻蚀，以分别在所述第一刻蚀窗口和所述第二刻蚀窗口下方形成深度不同的第一沟槽和第二沟槽。该方法对衬底的进行一次刻蚀同时形成不同深度的双沟槽结构，工艺流程简单，简化了双沟槽的制备工艺。此方法可通过控制第二掩膜层的厚度实现对沟槽深度、宽度和间距的精确控制，套准精度高。
附图说明
附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：
图1是本申请一示例性实施例示出的一种沟槽的形成方法的流程示意图；
图2是本申请一示例性实施例示出的一种沟槽的形成方法的相关步骤形成的第一中间结构的剖面结构示意图；
图3是本申请一示例性实施例示出的一种沟槽的形成方法的相关步骤形成的第二中间结构的剖面结构示意图；
图4是本申请一示例性实施例示出的一种沟槽的形成方法的相关步骤形成的第三中间结构的剖面结构示意图；
图5是本申请一示例性实施例示出的一种沟槽的形成方法的相关步骤形成的第四中间结构的剖面结构示意图；
图6是本申请一示例性实施例示出的一种沟槽的形成方法的相关步骤形成的第五中间结构的剖面结构示意图；
图7是本申请一示例性实施例示出的一种沟槽的形成方法形成的沟槽结构的剖面结构示意图；
图8是本申请一示例性实施例示出的另一种沟槽的形成方法的相关步骤形成的第一中间结构的剖面结构示意图；
图9是本申请一示例性实施例示出的另一种沟槽的形成方法的相关步骤形成的第二中间结构的剖面结构示意图；
图10是本申请一示例性实施例示出的另一种沟槽的形成方法的相关步骤形成的第三中间结构的剖面结构示意图；
图11是本申请一示例性实施例示出的另一种沟槽的形成方法的相关步骤形成的第四中间结构的剖面结构示意图；
图12是本申请一示例性实施例示出的另一种沟槽的形成方法形成的沟槽结构的剖面结构示意图；
图13是本申请一示例性实施例示出的一种半导体器件的制备方法的流程示意图。
具体实施方式
以下将结合附图及实施例来详细说明本申请的实施方式，借此对本申请如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本申请的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本申请，将在下列的描述中提出详细的结构以及步骤，以便阐释本申请提出的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。
实施例一
本实施例提供一种沟槽的形成方法。图1是本申请实施例示出的一种沟槽的形成方法的流程示意图。图2-图7是本申请实施例示出的一种沟槽的形成方法的相关步骤形成的剖面结构示意图。下面，参照图1和图2-图7来描述本申请实施例提出的沟槽的形成方法一个示例性方法的详细步骤。
如图1所示，本实施例的沟槽的形成方法，包括如下步骤：
步骤S110：提供一衬底11。
其中，衬底11可以为碳化硅衬底。
步骤S120：在衬底11上方形成第一掩膜层12和第二掩膜层13；其中，第一掩膜层12上设置有贯穿第一掩膜层12的第一刻蚀窗口121和第二刻蚀窗口122，第二掩膜层13至少覆盖第二刻蚀窗口122的底部且不覆盖第一刻蚀窗口121，第二掩膜层13的厚度小于第一掩膜层12的厚度。
本实施例中，步骤S120包括以下步骤：
S122：在衬底11上方形成第一掩膜层12，并对第一掩膜层12进行图案化处理，以形成贯穿第一掩膜层12的第一刻蚀窗口121和第二刻蚀窗口122，如图2所示；
S124：如图3所示，形成覆盖第一掩膜层12、第一刻蚀窗口121和第二刻蚀窗口122的第二掩膜层13，并对第二掩膜层13进行图案化处理，以形成贯穿第二掩膜层13的第三刻蚀窗口131；其中，第三刻蚀窗口131与第一刻蚀窗口121对应设置，以裸露出第一刻蚀窗口121。
其中，第一刻蚀窗口121和第二刻蚀窗口122裸露出其下方的衬底11表面，第二掩膜层13覆盖第二刻蚀窗口122的侧壁和底部，第二掩膜层13上形成的第三刻蚀窗口131裸露出第一刻蚀窗口121。
在形成第一掩膜层12之前，还包括对衬底11的清洗步骤。
其中，步骤S122中，对第一掩膜层12进行图案化处理，以形成贯穿第一掩膜层12的第一刻蚀窗口121和第二刻蚀窗口122，包括以下步骤：
S122a：形成覆盖第一掩膜层12的第一光刻胶(图中未示出)，对第一光刻胶进行图案化处理，以形成第一光刻胶图案；
S122b：以第一光刻胶图案为掩膜，对第一掩膜层12进行刻蚀，以形成贯穿第一掩膜层12的第一刻蚀窗口121和第二刻蚀窗口122；
S122c：去除剩余的第一光刻胶。
第一光刻胶用于对无需刻蚀的第一掩膜层12部分在刻蚀工艺中进行保护。可以通过干法刻蚀或湿法刻蚀的工艺对第一掩膜层12进行刻蚀，刻蚀完成后，去除剩余的第一光刻胶。
进一步的，为了在后续步骤中于衬底11内形成侧壁陡直的沟槽，优选通过干法刻蚀工艺对第一掩膜层12进行刻蚀，以形成具有陡直的侧壁的第一刻蚀窗口121和第二刻蚀窗口122。
其中，步骤S124中，对第二掩膜层13进行图案化处理，以形成贯穿第二掩膜层13的第三刻蚀窗口131，包括以下步骤：
S124a：形成覆盖第二掩膜层13的第二光刻胶，对第二光刻胶进行图案化处理，以形成第二光刻胶图案14，如图4所示；
S124b：以第二光刻胶图案14为掩膜，对第二掩膜层13进行刻蚀，以形成贯穿第二掩膜层13的第三刻蚀窗口131；
S124c：去除剩余的第二光刻胶，如图5所示。
第二光刻胶用于对无需刻蚀的第二掩膜层13部分(即覆盖第二刻蚀窗口122的第二掩膜层13部分，对应衬底11的浅沟槽位置)在刻蚀工艺中进行保护，裸露出需要刻蚀的第二掩膜层13部分(即覆盖第一刻蚀窗口121的第二掩膜层13部分，对应衬底11的深沟槽位置)。可以通过干法刻蚀或湿法刻蚀的工艺对覆盖第一刻蚀窗口121的第二掩膜层13部分进行刻蚀，刻蚀完成后，去除剩余的第二光刻胶。
进一步的，第一掩膜层12的材料和第二掩膜层13的材料可以不相同。
其中，第一掩膜层12的材料包括氧化硅。
第二掩膜层13的材料包括氮化硅或多晶硅。
第一掩膜层12的材料和第二掩膜层13的材料的不同，可以有利于第二掩膜层13的图案化过程中刻蚀终点的确定。
步骤S130：如图6所示，以第一掩膜层12和第二掩膜层13为掩膜，同时对第二刻蚀窗口122底部的第二掩膜层13以及第一刻蚀窗口121和第二刻蚀窗口122下方的衬底11进行刻蚀，以分别在第一刻蚀窗口121和第二刻蚀窗口122下方形成第一沟槽111和第二沟槽112；其中，第一沟槽111的深度大于第二沟槽112的深度。
优选的，可以通过干法刻蚀工艺对第二刻蚀窗口122底部的第二掩膜层13以及第一刻蚀窗口121和第二刻蚀窗口122下方的衬底11进行刻蚀。
在第一刻蚀窗口121位置处，其下方的衬底11表面直接暴露于刻蚀环境中，刻蚀开始后，可以直接对其下方的衬底11的刻蚀，形成第一沟槽111。而在第二刻蚀窗口122位置处，底部的第二掩膜层13刻蚀完成后，才会对其下方的衬底11进行刻蚀，形成第二沟槽112。所以，第一沟槽111的深度大于第二沟槽112的深度。该步骤中，通过一步刻蚀工艺，同时形成了深度不同的双沟槽。工艺流程简单，简化了双沟槽的制备工艺，降低了生产成本。
其中，由于第二掩膜层13的厚度小于第一掩膜层12的厚度，所以第二刻蚀窗口122底部的第二掩膜层13刻蚀完之后，第一掩膜层12仍有剩余，仍能保护其下方的衬底11，起到掩膜的作用。
另外，由于在第二刻蚀窗口122位置处，底部的第二掩膜层13刻蚀完成后，才会对其下方的衬底11进行刻蚀，所以可以通过对第二掩膜层13的厚度控制，实现对第一沟槽111和第二沟槽112的深度进行精确控制。
且本实施例中，第二掩膜层13覆盖还覆盖第二刻蚀窗口122的侧壁，在干法刻蚀工艺中，由于干法刻蚀的各向异性，第二掩膜层13可以对第二刻蚀窗口122的侧壁位置、第二掩膜层13厚度范围内的衬底11部分进行保护，所以通过第二刻蚀窗口122的位置、宽度和第二掩膜层13的厚度的控制，实现对第二沟槽112的宽度，以及第二沟槽112与第一沟槽111之间的间距进行控制。
进一步的，在第一刻蚀窗口121和第二刻蚀窗口122具有陡直的侧壁的方案中，步骤S130中的干法刻蚀工艺之后，可以形成具有陡直的侧壁的第一沟槽111和第二沟槽112。进一步实现对第一沟槽111和第二沟槽112宽度的控制。
进一步的，第二掩膜层13的材料与衬底11的材料不同，可以有利于步骤S130中第二刻蚀窗口122底部的第二掩膜层13的刻蚀终点的确定。可以进一步实现对第一沟槽111和第二沟槽112的深度进行精确控制。
步骤S140：去除剩余的第一掩膜层12和第二掩膜层13。
得到的沟槽结构如图7所示。
本实施例提供一种半导体器件的制备方法，该沟槽的形成方法包括在衬底11上方形成第一掩膜层12和第二掩膜层13；其中，第一掩膜层12上设置有贯穿第一掩膜层12的第一刻蚀窗口121和第二刻蚀窗口122，第二掩膜层13至少覆盖第二刻蚀窗口122的底部且不覆盖第一刻蚀窗口121，第二掩膜层13的厚度小于第一掩膜层12的厚度；通过第一刻蚀窗口121和第二刻蚀窗口122，以第一掩膜层12为掩膜，同时对第二掩膜层13和衬底11进行刻蚀，以分别在第一刻蚀窗口121和第二刻蚀窗口122下方形成深度不同的第一沟槽111和第二沟槽112。该方法对衬底11的进行一次刻蚀同时形成不同深度的双沟槽结构，工艺流程简单，简化了双沟槽的制备工艺。此方法可通过控制第二掩膜层13的厚度实现对沟槽深度、宽度和间距的精确控制，套准精度高。
实施例二
本实施例提供另一种沟槽的形成方法。图8-图12是本申请实施例示出的一种沟槽的形成方法的相关步骤形成的剖面结构示意图。下面，参照图8-图12来描述本申请实施例提出的沟槽的形成方法一个示例性方法的详细步骤。
本实施例的沟槽的形成方法，包括如下步骤：
步骤S210：提供一衬底21。
其中，衬底21可以为碳化硅衬底。
步骤S220：在衬底21上方形成第一掩膜层22和第二掩膜层23；其中，第一掩膜层22上设置有贯穿第一掩膜层22的第一刻蚀窗口221和第二刻蚀窗口222，第二掩膜层23至少覆盖第二刻蚀窗口222的底部且不覆盖第一刻蚀窗口221，第二掩膜层23的厚度小于第一掩膜层22的厚度。
本实施例中，步骤S220包括以下步骤：
S222：如图8所示，在衬底21上方形成第二掩膜层23，并对第二掩膜层23进行图案化处理，以形成贯穿第二掩膜层23的第三刻蚀窗口231，如图9所示；
S224：形成覆盖第三刻蚀窗口231和第二掩膜层23的第一掩膜层22，并对第一掩膜层22进行图案化处理，以形成贯穿第一掩膜层22的第一刻蚀窗口221和第二刻蚀窗口222，如图10所示；其中，第一刻蚀窗口221与第三刻蚀窗口231对应设置，以裸露出第三刻蚀窗口231。
其中，第一刻蚀窗口221与第三刻蚀窗口231裸露出其下方的衬底21表面，第二掩膜层23覆盖第二刻蚀窗口222的底部。
在形成第二掩膜层23之前，还包括对衬底21的清洗步骤。
其中，步骤S222中，对第二掩膜层23进行图案化处理，以形成贯穿第二掩膜层23的第三刻蚀窗口231，包括以下步骤：
S222a：形成覆盖第二掩膜层23的第二光刻胶(图中未示出)，对第二光刻胶进行图案化处理，以形成第二光刻胶图案；
S222b：以第二光刻胶图案为掩膜，对第二掩膜层23进行刻蚀，以形成贯穿第二掩膜层23的第三刻蚀窗口231；
S222c：去除剩余的第二光刻胶。
第二光刻胶用于对无需刻蚀的第二掩膜层23部分(即需要覆盖衬底22的部分，对应衬底21的浅沟槽位置)在刻蚀工艺中进行保护，裸露出需要刻蚀的第二掩膜层23部分(即需要裸露出衬底22的部分，对应衬底21的深沟槽位置)。可以通过干法刻蚀或湿法刻蚀的工艺对需要刻蚀的第二掩膜层23部分进行刻蚀，刻蚀完成后，去除剩余的第二光刻胶。
其中，步骤S224中，对第一掩膜层22进行图案化处理，以形成贯穿第一掩膜层22的第一刻蚀窗口221和第二刻蚀窗口222，包括以下步骤：
S224a：形成覆盖第一掩膜层22的第一光刻胶(图中未示出)，对第一光刻胶进行图案化处理，以形成第一光刻胶图案；
S224b：以第一光刻胶图案为掩膜，对第一掩膜层22进行刻蚀，以形成贯穿第一掩膜层22的第一刻蚀窗口221和第二刻蚀窗口222；
S224c：去除剩余的第一光刻胶。
第一光刻胶用于对无需刻蚀的第一掩膜层22部分在刻蚀工艺中进行保护。可以通过干法刻蚀或湿法刻蚀的工艺对第一掩膜层22进行刻蚀，刻蚀完成后，去除剩余的第一光刻胶。
进一步的，为了在后续步骤中于衬底21内形成侧壁陡直的沟槽，优选通过干法刻蚀工艺对第一掩膜层22进行刻蚀，以形成具有陡直的侧壁的第一刻蚀窗口221和第二刻蚀窗口222。
进一步的，第一掩膜层22的材料和第二掩膜层23的材料可以不相同。
其中，第一掩膜层22的材料包括氧化硅。
第二掩膜层23的材料包括氮化硅或多晶硅。
第一掩膜层22的材料和第二掩膜层23的材料的不同，可以有利于第一掩膜层22的图案化过程中刻蚀终点的确定。
步骤S230：如图11所示，以第一掩膜层22和第二掩膜层23为掩膜，同时对第二刻蚀窗口222底部的第二掩膜层23以及第一刻蚀窗口221和第二刻蚀窗口222下方的衬底21进行刻蚀，以分别在第一刻蚀窗口221和第二刻蚀窗口222下方形成第一沟槽211和第二沟槽212；其中，第一沟槽211的深度大于第二沟槽212的深度。
优选的，可以通过干法刻蚀工艺对第二刻蚀窗口222底部的第二掩膜层23以及第一刻蚀窗口221和第二刻蚀窗口222下方的衬底21进行刻蚀。
在第一刻蚀窗口221位置处，其下方的衬底21表面直接暴露于刻蚀环境中，刻蚀开始后，可以直接对其下方的衬底21的刻蚀，形成第一沟槽211。而在第二刻蚀窗口222位置处，底部的第二掩膜层23刻蚀完成后，才会对其下方的衬底21进行刻蚀，形成第二沟槽212。所以，第一沟槽211的深度大于第二沟槽212的深度。该步骤中，通过一步刻蚀工艺，同时形成了深度不同的双沟槽。工艺流程简单，简化了双沟槽的制备工艺，降低了生产成本。
其中，由于第二掩膜层23的厚度小于第一掩膜层22的厚度，所以第二刻蚀窗口222底部的第二掩膜层23刻蚀完之后，第一掩膜层22仍有剩余，仍能保护其下方的衬底21，起到掩膜的作用。
另外，由于在第二刻蚀窗口222位置处，底部的第二掩膜层23刻蚀完成后，才会对其下方的衬底21进行刻蚀，所以可以通过对第二掩膜层23的厚度控制，实现对第一沟槽211和第二沟槽212的深度进行精确控制。
进一步的，在第一刻蚀窗口221和第二刻蚀窗口222具有陡直的侧壁的方案中，步骤S230中的干法刻蚀工艺之后，可以形成具有陡直的侧壁的第一沟槽211和第二沟槽212。进一步实现对第一沟槽211和第二沟槽212宽度的控制。
进一步的，第二掩膜层23的材料与衬底21的材料不同，可以有利于步骤S230中第二刻蚀窗口222底部的第二掩膜层23的刻蚀终点的确定。可以进一步实现对第一沟槽211和第二沟槽212的深度进行精确控制。
步骤S240：去除剩余的第一掩膜层22和第二掩膜层23。
得到的沟槽结构如图12所示。
本实施例提供一种半导体器件的制备方法，该沟槽的形成方法包括在衬底21上方形成第一掩膜层22和第二掩膜层23；其中，第一掩膜层22上设置有贯穿第一掩膜层22的第一刻蚀窗口221和第二刻蚀窗口222，第二掩膜层23至少覆盖第二刻蚀窗口222的底部且不覆盖第一刻蚀窗口221，第二掩膜层23的厚度小于第一掩膜层22的厚度；通过第一刻蚀窗口221和第二刻蚀窗口222，以第一掩膜层22为掩膜，同时对第二掩膜层23和衬底21进行刻蚀，以分别在第一刻蚀窗口221和第二刻蚀窗口222下方形成深度不同的第一沟槽211和第二沟槽212。该方法对衬底21的进行一次刻蚀同时形成不同深度的双沟槽结构，工艺流程简单，简化了双沟槽的制备工艺。此方法可通过控制第二掩膜层23的厚度实现对沟槽深度的精确控制，套准精度高。
实施例三
在实施例一的基础上，本实施例提供一种半导体器件的制备方法。
如图13所示，本实施例的半导体器件的制备方法，包括如下步骤：
步骤S310：提供一衬底11。
其中，衬底11可以为碳化硅衬底。
步骤S320：在衬底11上方形成第一掩膜层12和第二掩膜层13；其中，第一掩膜层12上设置有贯穿第一掩膜层12的第一刻蚀窗口121和第二刻蚀窗口122，第二掩膜层13至少覆盖第二刻蚀窗口122的底部且不覆盖第一刻蚀窗口121，第二掩膜层13的厚度小于第一掩膜层12的厚度。
本实施例中，步骤S320包括以下步骤：
S322：在衬底11上方形成第一掩膜层12，并对第一掩膜层12进行图案化处理，以形成贯穿第一掩膜层12的第一刻蚀窗口121和第二刻蚀窗口122，如图2所示；
S324：如图3所示，形成覆盖第一掩膜层12、第一刻蚀窗口121和第二刻蚀窗口122的第二掩膜层13，并对第二掩膜层13进行图案化处理，以形成贯穿第二掩膜层13的第三刻蚀窗口131；其中，第三刻蚀窗口131与第一刻蚀窗口121对应设置，以裸露出第一刻蚀窗口121。
其中，第一刻蚀窗口121和第二刻蚀窗口122裸露出其下方的衬底11表面，第二掩膜层13覆盖第二刻蚀窗口122的侧壁和底部，第二掩膜层13上形成的第三刻蚀窗口131裸露出第一刻蚀窗口121。
在形成第一掩膜层12之前，还包括对衬底11的清洗步骤。
其中，步骤S322中，对第一掩膜层12进行图案化处理，以形成贯穿第一掩膜层12的第一刻蚀窗口121和第二刻蚀窗口122，包括以下步骤：
S322a：形成覆盖第一掩膜层12的第一光刻胶(图中未示出)，对第一光刻胶进行图案化处理，以形成第一光刻胶图案；
S322b：以第一光刻胶图案为掩膜，对第一掩膜层12进行刻蚀，以形成贯穿第一掩膜层12的第一刻蚀窗口121和第二刻蚀窗口122；
S322c：去除剩余的第一光刻胶。
第一光刻胶用于对无需刻蚀的第一掩膜层12部分在刻蚀工艺中进行保护。可以通过干法刻蚀或湿法刻蚀的工艺对第一掩膜层12进行刻蚀，刻蚀完成后，去除剩余的第一光刻胶。
进一步的，为了在后续步骤中于衬底11内形成侧壁陡直的沟槽，优选通过干法刻蚀工艺对第一掩膜层12进行刻蚀，以形成具有陡直的侧壁的第一刻蚀窗口121和第二刻蚀窗口122。
其中，步骤S324中，对第二掩膜层13进行图案化处理，以形成贯穿第二掩膜层13的第三刻蚀窗口131，包括以下步骤：
S324a：形成覆盖第二掩膜层13的第二光刻胶，对第二光刻胶进行图案化处理，以形成第二光刻胶图案14，如图4所示；
S324b：以第二光刻胶图案14为掩膜，对第二掩膜层13进行刻蚀，以形成贯穿第二掩膜层13的第三刻蚀窗口131；
S324c：去除剩余的第二光刻胶，如图5所示。
第二光刻胶用于对无需刻蚀的第二掩膜层13部分(即覆盖第二刻蚀窗口122的第二掩膜层13部分，对应衬底11的浅沟槽位置)在刻蚀工艺中进行保护，裸露出需要刻蚀的第二掩膜层13部分(即覆盖第一刻蚀窗口121的第二掩膜层13部分，对应衬底11的深沟槽位置)。可以通过干法刻蚀或湿法刻蚀的工艺对覆盖第一刻蚀窗口121的第二掩膜层13部分进行刻蚀，刻蚀完成后，去除剩余的第二光刻胶。
进一步的，第一掩膜层12的材料和第二掩膜层13的材料可以不相同。
其中，第一掩膜层12的材料包括氧化硅。
第二掩膜层13的材料包括氮化硅或多晶硅。
第一掩膜层12的材料和第二掩膜层13的材料的不同，可以有利于第二掩膜层13的图案化过程中刻蚀终点的确定。
步骤S330：如图6所示，以第一掩膜层12和第二掩膜层13为掩膜，同时对第二刻蚀窗口122底部的第二掩膜层13以及第一刻蚀窗口121和第二刻蚀窗口122下方的衬底11进行刻蚀，以分别在第一刻蚀窗口121和第二刻蚀窗口122下方形成第一沟槽111和第二沟槽112；其中，第一沟槽111的深度大于第二沟槽112的深度。
优选的，可以通过干法刻蚀工艺对第二刻蚀窗口122底部的第二掩膜层13以及第一刻蚀窗口121和第二刻蚀窗口122下方的衬底11进行刻蚀。
在第一刻蚀窗口121位置处，其下方的衬底11表面直接暴露于刻蚀环境中，刻蚀开始后，可以直接对其下方的衬底11的刻蚀，形成第一沟槽111。而在第二刻蚀窗口122位置处，底部的第二掩膜层13刻蚀完成后，才会对其下方的衬底11进行刻蚀，形成第二沟槽112。所以，第一沟槽111的深度大于第二沟槽112的深度。该步骤中，通过一步刻蚀工艺，同时形成了深度不同的双沟槽。工艺流程简单，简化了双沟槽的制备工艺，降低了生产成本。
其中，由于第二掩膜层13的厚度小于第一掩膜层12的厚度，所以第二刻蚀窗口122底部的第二掩膜层13刻蚀完之后，第一掩膜层12仍有剩余，仍能保护其下方的衬底11，起到掩膜的作用。
另外，由于在第二刻蚀窗口122位置处，底部的第二掩膜层13刻蚀完成后，才会对其下方的衬底11进行刻蚀，所以可以通过对第二掩膜层13的厚度控制，实现对第一沟槽111和第二沟槽112的深度进行精确控制。
且本实施例中，第二掩膜层13覆盖还覆盖第二刻蚀窗口122的侧壁，在干法刻蚀工艺中，由于干法刻蚀的各向异性，第二掩膜层13可以对第二刻蚀窗口122的侧壁位置、第二掩膜层13厚度范围内的衬底11部分进行保护，所以通过第二刻蚀窗口122的位置、宽度和第二掩膜层13的厚度的控制，实现对第二沟槽112的宽度，以及第二沟槽112与第一沟槽111之间的间距进行控制。
进一步的，在第一刻蚀窗口121和第二刻蚀窗口122具有陡直的侧壁的方案中，步骤S330中的干法刻蚀工艺之后，可以形成具有陡直的侧壁的第一沟槽111和第二沟槽112。进一步实现对第一沟槽111和第二沟槽112宽度的控制。
进一步的，第二掩膜层13的材料与衬底11的材料不同，可以有利于步骤S330中第二刻蚀窗口122底部的第二掩膜层13的刻蚀终点的确定。可以进一步实现对第一沟槽111和第二沟槽112的深度进行精确控制。
步骤S330之后，上述方法还包括：去除剩余的第一掩膜层12和第二掩膜层13。
得到的沟槽结构如图7所示。
步骤S340：分别在第一沟槽111和第二沟槽112内形成对应的器件结构(图中未示出)。
其中，上述器件结构包括栅极结构、源极结构或隔离结构。
栅极结构包括覆盖沟槽侧壁和底部的栅极绝缘层和填充与沟槽内的栅极，栅极与衬底之间通过栅极绝缘层隔离。
源极结构用于进行源区离子注入和/或填充源极金属。
隔离结构用于填充绝缘材料，隔离结构可以为场限环结构。
同理，双沟槽结构的制备步骤也可以参考实施例二中的方法，此处不再赘述。
本实施例提供一种半导体器件的制备方法，该半导体器件的制备方法包括在衬底11上方形成第一掩膜层12和第二掩膜层13；其中，第一掩膜层12上设置有贯穿第一掩膜层12的第一刻蚀窗口121和第二刻蚀窗口122，第二掩膜层13至少覆盖第二刻蚀窗口122的底部且不覆盖第一刻蚀窗口121，第二掩膜层13的厚度小于第一掩膜层12的厚度；通过第一刻蚀窗口121和第二刻蚀窗口122，以第一掩膜层12为掩膜，同时对第二掩膜层13和衬底11进行刻蚀，以分别在第一刻蚀窗口121和第二刻蚀窗口122下方形成深度不同的第一沟槽111和第二沟槽112；分别在所述第一沟槽和所述第二沟槽内形成对应的器件结构。该方法对衬底11的进行一次刻蚀同时形成不同深度的双沟槽结构，工艺流程简单，简化了双沟槽的制备工艺。此方法可通过控制第二掩膜层13的厚度实现对沟槽深度、宽度和间距的精确控制，套准精度高。
以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。虽然本申请所公开的实施方式如上，但的内容只是为了便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属技术领域内的技术人员，在不脱离本申请所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (12)

1.一种沟槽的形成方法，其特征在于，包括：
提供一衬底；
在所述衬底上方形成第一掩膜层和第二掩膜层；其中，所述第一掩膜层上设置有贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口，所述第二掩膜层至少覆盖所述第二刻蚀窗口的底部且不覆盖所述第一刻蚀窗口，所述第二掩膜层的厚度小于所述第一掩膜层的厚度；
以所述第一掩膜层和所述第二掩膜层为掩膜，同时对所述第二刻蚀窗口底部的所述第二掩膜层以及所述第一刻蚀窗口和所述第二刻蚀窗口下方的所述衬底进行刻蚀，以分别在所述第一刻蚀窗口和所述第二刻蚀窗口下方形成第一沟槽和第二沟槽；其中，所述第一沟槽的深度大于所述第二沟槽的深度。
2.根据权利要求1所述的沟槽的形成方法，其特征在于，在所述衬底上方形成第一掩膜层和第二掩膜层，包括以下步骤：
在所述衬底上方形成第一掩膜层，并对所述第一掩膜层进行图案化处理，以形成贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口；
形成覆盖所述第一掩膜层、所述第一刻蚀窗口和所述第二刻蚀窗口的第二掩膜层，并对所述第二掩膜层进行图案化处理，以形成贯穿所述第二掩膜层的第三刻蚀窗口；其中，所述第三刻蚀窗口与所述第一刻蚀窗口对应设置，以裸露出所述第一刻蚀窗口。
3.根据权利要求1所述的沟槽的形成方法，其特征在于，在所述衬底上方形成第一掩膜层和第二掩膜层，包括以下步骤：
在所述衬底上方形成第二掩膜层，并对所述第二掩膜层进行图案化处理，以形成贯穿所述第二掩膜层的第三刻蚀窗口；
形成覆盖所述第三刻蚀窗口和所述第二掩膜层的第一掩膜层，并对所述第一掩膜层进行图案化处理，以形成贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口；其中，所述第一刻蚀窗口与所述第三刻蚀窗口对应设置，以裸露出所述第三刻蚀窗口。
4.根据权利要求2或3所述的沟槽的形成方法，其特征在于，对所述第一掩膜层进行图案化处理，以形成贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口，包括以下步骤：
形成覆盖所述第一掩膜层的第一光刻胶，对所述第一光刻胶进行图案化处理，以形成第一光刻胶图案；
以所述第一光刻胶图案为掩膜，对所述第一掩膜层进行刻蚀，以形成贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口；
去除剩余的所述第一光刻胶。
5.根据权利要求2或3所述的沟槽的形成方法，其特征在于，对所述第二掩膜层进行图案化处理，以形成贯穿所述第二掩膜层的第三刻蚀窗口，包括以下步骤：
形成覆盖所述第二掩膜层的第二光刻胶，对所述第二光刻胶进行图案化处理，以形成第二光刻胶图案；
以所述第二光刻胶图案为掩膜，对所述第二掩膜层进行刻蚀，以形成贯穿所述第二掩膜层的第三刻蚀窗口；
去除剩余的所述第二光刻胶。
6.根据权利要求1所述的沟槽的形成方法，其特征在于，还包括：
去除剩余的所述第一掩膜层和所述第二掩膜层。
7.根据权利要求1所述的沟槽的形成方法，其特征在于，所述第一掩膜层的材料和所述第二掩膜层的材料不相同。
8.根据权利要求1所述的沟槽的形成方法，其特征在于，所述第一掩膜层的材料包括氧化硅。
9.根据权利要求1所述的沟槽的形成方法，其特征在于，所述第二掩膜层的材料包括氮化硅或多晶硅。
10.一种半导体器件的制备方法，其特征在于，包括：
提供一衬底；
在所述衬底上方形成第一掩膜层和第二掩膜层；其中，所述第一掩膜层上设置有贯穿所述第一掩膜层的第一刻蚀窗口和第二刻蚀窗口，所述第二掩膜层至少覆盖所述第二刻蚀窗口的底部且不覆盖所述第一刻蚀窗口，所述第二掩膜层的厚度小于所述第一掩膜层的厚度；
以所述第一掩膜层和所述第二掩膜层为掩膜，同时对所述第二刻蚀窗口底部的所述第二掩膜层以及所述第一刻蚀窗口和所述第二刻蚀窗口下方的所述衬底进行刻蚀，以分别在所述第一刻蚀窗口和所述第二刻蚀窗口下方形成第一沟槽和第二沟槽；其中，所述第一沟槽的深度大于所述第二沟槽的深度；
分别在所述第一沟槽和所述第二沟槽内形成对应的器件结构。
11.根据权利要求10所述的半导体器件的制备方法，其特征在于，所述器件结构包括栅极结构、源极结构或隔离结构。
12.一种半导体器件，其特征在于，采用如权利要求10或11所述的半导体器件的制备方法制备而成。
CN202111539827.6A 2021-12-15 2021-12-15 沟槽的形成方法、半导体器件的制备方法及半导体器件 Pending CN114220736A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111539827.6A CN114220736A (zh) 2021-12-15 2021-12-15 沟槽的形成方法、半导体器件的制备方法及半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111539827.6A CN114220736A (zh) 2021-12-15 2021-12-15 沟槽的形成方法、半导体器件的制备方法及半导体器件

Publications (1)

Publication Number Publication Date
CN114220736A true CN114220736A (zh) 2022-03-22

Family

ID=80702704

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111539827.6A Pending CN114220736A (zh) 2021-12-15 2021-12-15 沟槽的形成方法、半导体器件的制备方法及半导体器件

Country Status (1)

Country Link
CN (1) CN114220736A (zh)

Similar Documents

Publication Publication Date Title
US10840143B2 (en) Methods for forming a semiconductor arrangement of fins having multiple heights and an alignment mark
TWI385734B (zh) 形成場效電晶體之方法，形成場效電晶體閘極之方法，形成具有電晶體閘極陣列及在該閘極陣列週邊之電路的積體電路之方法，以及形成包含具有第一閘極與第二接地絕緣閘極之電晶體閘極陣列的積體電路之方法
US8936986B2 (en) Methods of forming finfet devices with a shared gate structure
JP2007158333A (ja) バイポーラ接合トランジスタおよびその形成方法
EP3288070B1 (en) Fabrication method for semiconductor structure
US20110124178A1 (en) Structure and method of fabricating a transistor having a trench gate
US10043675B2 (en) Semiconductor device and method for fabricating the same
KR20030043597A (ko) 트렌치 분리를 갖는 반도체 장치 및 그 제조 방법
JP2009535817A (ja) 溝型半導体デバイスの製造のためのマスク構造
KR100374552B1 (ko) 엘리베이티드 소스/드레인을 갖는 반도체 소자 제조방법
KR100818886B1 (ko) 트랜치 ｍｏｓｆｅｔ 디바이스 제조 방법
CN114220736A (zh) 沟槽的形成方法、半导体器件的制备方法及半导体器件
CN107968053B (zh) 半导体器件及其形成方法
JP2005142481A5 (zh)
KR100906557B1 (ko) 반도체소자 및 그 제조방법
CN101211917A (zh) 具有改良的槽沟道栅极的半导体器件及其制作方法
KR100720258B1 (ko) 반도체 소자의 형성 방법
US6278161B1 (en) Transistor
US6541342B2 (en) Method for fabricating element isolating film of semiconductor device, and structure of the same
KR100275484B1 (ko) 트렌치형 게이트 전극을 갖는 전력소자 제조방법
CN111508842B (zh) 半导体器件及其形成方法
KR100596802B1 (ko) 반도체 소자의 제조방법
US20050106835A1 (en) Trench isolation structure and method of manufacture therefor
KR100866113B1 (ko) 반도체 소자의 게이트 형성 방법
KR100261867B1 (ko) 모스 트랜지스터의 게이트 전극 및 그 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination