DE10108744B4

DE10108744B4 - Integrierter DRAM-Speicherbaustein

Info

Publication number: DE10108744B4
Application number: DE10108744A
Authority: DE
Inventors: Helmut Fischer; Athanasia Chrysotomindes
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-02-23
Filing date: 2001-02-23
Publication date: 2008-03-20
Anticipated expiration: 2021-02-24
Also published as: US6542395B2; US20020118564A1; DE10108744B8; DE10108744A1

Abstract

Integrierter DRAM-Speicherbaustein mit Leseverstärkern, die jeweils aus einer Vielzahl von in Reihen (10, 20) angeordneten Transistorstrukturen gebildet sind und paarweise einander gegenüberliegende, strukturell identische, in der Reihe gleichmäßig beabstandet angeordnete Verstärkungstransistoren (N1, N2, P1, P2) zur Bitleitungssignalverstärkung umfassen,
wobei eine Reihe (10, 20) aus sich in strukturell identischer Transistorumgebung befindlichen Verstärkungstransistoren (N1, N2, P1, P2) in einer vorgegebenen Periode durch Spannungsausgleichtransistoren (N3, N4) (N3, N4) zum Spannungsausgleich zwischen Leseverstärker-Ansteuersignalen (NCS, PCS) unterbrochen ist,
wobei die Struktur der Spannungsausgleichtransistoren (N3, N4) im Nachbarschaftsbereich zu den angrenzenden Verstärkungstransistoren (N1, N2, P1, P2) identisch zu deren Struktur ist, und
wobei die Spannungsausgleichtransistoren (N3, N4) zu den sich anschließenden Verstärkungstransistoren (N1, N2, P1, P2) denselben Abstand aufweisen wie die Verstärkungstransistoren (N1, N2, P1, P2) der Reihe (10, 20) untereinander.

Description

Die Erfindung betrifft einen integrierten DRAM-Speicherbaustein, mit Leseverstärkern, die jeweils im Rahmen des integrierten Bausteins aus einer Vielzahl von regelmäßig in Zellenfeldern angeordneten Transistorstrukturen gebildet sind und paarweise einander gegenüberliegende, strukturell identische sowie in Reihen gleichermaßen beabstandet angeordnete Verstärkungstransistoren zur Bitleitungssignalverstärkung und Spannungsausgleichtransistoren zum Spannungsausgleich zwischen Leseverstärker-Ansteuersignalen umfassen, wobei die Zellenfeldordnung vorsieht, dass jede Reihe aus sich in strukturell identischer Transistorumgebung befindlichen Verstärkungstransistoren in vorgegebener Periode durch Spannungsausgleichtransistoren unterbrochen ist.
Bei einem derartigen integrierten Speicherbaustein wird die Verstärkung des Bit-Leitungssignals typischerweise von vier Verstärkungstransistoren durchgeführt. Die jeweils vier Verstärkertransistoren benachbarter Leseverstärker sind im Layout in Reihe bzw. streifenförmig nebeneinander angeordnet und bilden damit eine regelmäßige Struktur. Insbesondere sind diese Transistoren jeweils paarweise einander gegenüberliegend in den Reihen angeordnet, strukturell identisch gebildet und gleichmäßig voneinander in der Reihe bzw. im Streifen beabstandet angeordnet. Aufgrund der sehr geringen Abmessungen des jeweiligen Leseverstärkers ist diese regelmäßige Struktur eine notwendige Voraussetzung für eine exakte Abbildung einer vorgesehenen Geometrie auf einen Wafer.
Diese regelmäßige Struktur von Verstärkungstransistoren wird in vorgegebenen Perioden unterbrochen durch eine Struktur aus Spannungsausgleichtransistoren, die typischerweise paarweise miteinander zusammenarbeiten und einen Spannungsausgleich zwischen Leseverstärker-Ansteuersignalen bereitstellen. Auf grund der zwischengeschalteten Spannungsausgleichtransistoren wird im Bereich dieser Transistoren die hochgradig gleichmäßige Geometrie der in Reihen angeordneten Verstärkungstransistoren unterbrochen. Dies hat zur Folge, dass die an die Spannungsausgleichtransistoren angrenzenden Verstärkungstransistoren in Gegenüberlage zu den Spannungsausgleichtransistoren eine andere Nachbarschaft antreffen als in Gegenüberlage zu den angrenzenden Verstärkungstransistoren der jeweiligen Reihe. Typischerweise ist auch der Abstand zwischen den Spannungsausgleichtransistoren und den Verstärkungstransistoren in einer Reihe unterschiedlich zu dem Abstand der Verstärkungstransistoren zueinander dort, wo keine Spannungsausgleichstransistoren vorliegen. Mit anderen Worten entsteht im wiederholten Muster der reihenweise angeordneten Verstärkungstransistoren dort eine Lücke, wo die Spannungsausgleichtransistoren zu liegen kommen. Dies bedeutet für die Belichtung des Wafers, dass durch die fehlende Nachbarschaft sich die Struktur mit Hilfe der entsprechenden Maske ändert, was zu unerwünschten Struktureffekten führen kann.
Aus der US 5,636,158 ist ein DRAM mit nebeneinander angeordneten Leseverstärkern bekannt, bei der im Leseverstärkerstreifen zusätzliche Transistoren eingefügt sind.
Aufgabe der vorliegenden Erfindung ist es, das Layout von Leseverstärkern in einem DRAM-Speicher so zu optimieren, dass eine optimale Belichtung der Struktur mit Hilfe einer Maske im Rahmen des Lithographieprozesses möglich wird, wobei ungewünschte Belichtungseffekte, die das Verhalten des Leseverstärkers negativ beeinflussen, vermieden werden.
Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Im Einzelnen ist für den in Rede stehenden integrierten DRAM-Speicherbaustein vorgesehen, dass in einen integrierter DRAM-Speicherbaustein, mit Leseverstärkern, die jeweils im Rahmen des integrierten Bausteins aus einer Vielzahl von regelmäßig in Zellenfeldern angeordneten Transistorstrukturen gebildet sind und paarweise einander gegenüberliegende, strukturell identische sowie in Reihen gleichermaßen beabstandet angeordnete Verstärkungstran sistoren zur Bitleitungssignalverstärkung und Spannungsausgleichtransistoren zum Spannungsausgleich zwischen Leseverstärker-Ansteuersignalen (NCS, PCS) umfassen, wobei die Zellenfeldordnung vorsieht, dass jede Reihe aus sich in strukturell identischer Transistorumgebung befindlichen Verstärkungstransistoren in vorgegebener Periode durch Spannungsausgleichtransistoren unterbrochen ist, dadurch gekennzeichnet, dass die Struktur der Spannungsausgleichtransistoren im Nachbarschaftsbereich zu den angrenzenden Verstärkungstransistoren an deren Struktur angepasst ist, und dass die Spannungsausgleichtransistoren zu den sich anschließenden Verstärkungstransistoren denselben Abstand aufweisen wie die Verstärkungstransistoren derselben Reihe untereinander.
Demnach schafft die Erfindung identische Nachbarschaften für sämtliche Verstärkungstransistoren dadurch, dass den Spannungsausgleichstransistoren angrenzend an die benachbarten Verstärkungstransistoren dieselbe Struktur bzw. dasselbe Layout zugemessen wird, sowie dadurch, dass der Abstand zwischen Spannungsausgleichtransistoren und angrenzenden Verstärkungstransistoren gleich, vor allem identisch zu den Abständen der Verstärkungstransistoren innerhalb einer Reihe untereinander gemacht wird.
Lediglich beispielhaft bedeutet dies, dass dann, wenn die auf die Spannungsausgleichtransistoren weisenden Ränder der angrenzenden Verstärkungstransistoren L-Form besitzen, sich dieselbe L-Form an der Rändern der Spannungsausgleichtransistoren spiegelt, und dass diese L-förmigen Nachbarschaftsstrukturen denselben Abstand besitzen, wie in den Nachbarschaftsstrukturen innerhalb der Reihe aneinandergrenzender Verstärkungstransistoren.
Wenn vorliegend von identischem Layout bzw. identischer Struktur oder identischen Strukturrändern der Transistoren die Rede ist, sind hiermit Layoutidentitäten zwischen den Transistorbestandteilen, beispielsweise deren Gates zu verstehen.
Die Erfindung schafft verallgemeinert identische Nachbarschaften für sämtliche Verstärkungstransistoren in einer Reihe von Verstärkungstransistoren der Leseverstärker des in Rede stehenden integrierten DRAM-Speicherbausteins, und zwar auch an den Stellen, wo diese identische Nachbarschaft bei den DRAM-Speicherbausteinen gemäß dem Stand der Technik gestört bzw. unterbrochen ist, nämlich dort, wo Bereiche anderer Nachbarschaftsstrukturen, insbesondere in Gestalt von Spannungsausgleichtransistoren vorliegen.
Dies trifft jedoch auch für solche Struktur-Störbereiche zu, die eine andere Funktion besitzen, wie etwa Dummy-Strukturen. Auch in diesem Fall kommt die Erfindung zur Anwendung und sorgt für identische Verstärkungstransistor-Umgebungen, dadurch, dass die jeweilige Dummy-Struktur im Nachbarschaftsbereich zu den angrenzenden Verstärkungstransistoren an deren Struktur angepasst ist, und dass die Dummy-Struktur zu den sich anschließenden Verstärkungstransistoren denselben Abstand aufweisen wie die Verstärkungstransistoren derselben Reihe untereinander. Bevorzugt ist dabei die Dummy-Struktur im Nachbarschaftsbereich zu den angrenzenden Verstärkungstransistoren identisch zu deren Struktur bzw. Randkontur.
Nachfolgend wird die Erfindung anhand der Zeichnung beispielhaft näher erläutert; es zeigen:
1 ein Layout der Gate-Ebene von Leseverstärkern eines integrierten DRAM-Speicherbausteins gemäß dem Stand der Technik, und
2 ein Layout der Gate-Ebene von Leseverstärkern eines integrierten DRAM-Speicherbausteins gemäß der Erfindung.
In 1 und 2 sind zwei nebeneinanderliegende Streifen bzw. Reihen von Gates von Transistoren gezeigt, die zur Verstärkung und zum Spannungsausgleich zwischen Leseverstärker-Ansteuersignalen NCS, PCS von integrierten DRAM-Speicherbausteinen verwendet werden (NCS steht für Negative Current Supply, PCS steht für Positive Current Supply). Diese beiden Reihen sind allgemein mit der Bezugsziffer 10 bzw. 20 bezeichnet.
Bis auf "Störstellen" ist jede der Reihen 10 und 20 aus identischen Transistorstrukturen bzw. -bestandteilen aufgebaut, nämlich aus Verstärkungstransistoren N1, N2, N1', N2', ... in der Reihe 10 und P1, P2, P1', P2', ... in der Reihe 20. Die übrige Transistoren in dem dargestellten Layout, soweit sie sichtbar sind, sind nicht mit Bezugsziffern versehen. Die Transistoren N1, N2, P1, P2 bzw. N1', N2' und P1', P2' sind in Längsrichtung der Reihen 10, 20 gleichmäßig voneinander beabstandet. Außerdem sind sie quer zu den Reihen 10, 20 ebenfalls gleichmäßig beabstandet. Darüber hinaus sind diese Transistoren einander gegenüberliegend innerhalb der Reihen (in deren Querrichtung) paarweise angeordnet. So liegt beispielsweise in der Reihe 10 der Transistor N1 dem Transistor N2 gegenüber und der Transistor N1' liegt dem Transistor N2' gegenüber. In derselben Weise liegt in der Reihe 20 dem Transistor P1 der Transistor P2 gegenüber und dem Transistor P1' liegt der Transistor P2' gegenüber.
Die Strukturen dieser Verstärkungstransistoren sind hochgradig symmetrisch bzw. identisch und gehen ineinander durch Drehung um die Achse senkrecht zur Zeichnungsebene bzw. durch Spiegelung an einer Ebene senkrecht zur Zeichnungsebene über. So liegt beispielsweise eine Spiegelebene zwischen den Transistorpaaren N1, N2 und N1', N2' bzw. P1, P2 und P1', P2'. Darüber hinaus gehen die Transistoren innerhalb der Paare durch Drehung und Translation ineinander über. Beispielsweise geht der Transistor N1 in den Transistor N2 durch eine Drehung um 180° und eine Verschiebung um den seitlichen Ab stand der Transistoren N1 und N2. Dasselbe gilt für die übrigen Transistorpaare.
Wesentlich ist für eine zuverlässige Funktion der Leseverstärker und für eine fehlerfreie Herstellbarkeit bei der Belichtung eines Wafers, dass jeder Transistor sich in derselben Transistor-Umgebung befindet, bzw. dass der Nachbarschaftsbereich jedes Transistors gleich bzw. identisch ist. Diese Grundforderung an das Layout der Leseverstärker des in Rede stehenden integrierten DRAM-Speicherbausteins ist im Bereich 11 bzw. 21 der Reihen 10 bzw. 20 gestört. D.h., der Nachbarschaftsbereich der an diesen Bereich 21 bzw. 21' angrenzenden Transistoren bzw. deren Gates N1, N2 und P1, P2 ist nicht identisch zu den Nachbarschaftsbereichen in den Reihen 10, 20 mit unmittelbar in der Reihe aufeinanderfolgenden Transistoren bzw. Transistorpaaren.
Die "Störstellen" 11 bzw. 21 sind gebildet durch ein Paar von Spannungsausgleichtransistoren N3 und N4 bzw. eine Dummy-Struktur DS.
Wie aus 1 unmittelbar hervorgeht, haben die Transistoren N1', N2' bzw. P1', P2' als Nachbarn entsprechende Transistoren N1, N2, bzw. P1, P2 unter Beibehaltung eines vorgegebenen Nachbarschaftsbereichs. Dieser Nachbarschaftsbereich ist für die Transistoren N1, N2 bzw. P1, P2 gegenüber den Störstellen 11, 21 unterbrochen. Diese Unterbrechung ist zum einen festgelegt durch einen größeren Abstand der Transistoren N1, N2 bzw. P1, P2 zu den Transistoren N3, N4 bzw. zu der Dummystruktur im Vergleich zu den Abständen der Transistoren N1, N2 und N1', N2'. Darüber hinaus unterscheiden sich offensichtlich die Konturen der Transistoren N3, N4 in Gegenüberlage zu den Transistoren N1, N2 zu deren Struktur, die offensichtlich in Querrichtung unterbrochen ist, während die entsprechende Struktur der Transistoren N3, N4 durchgehende Querstreifen vorsieht.
Ein ähnliche Nachbarschaft "sehen" die Transistoren P1, P2 in Gestalt der Dummy-Struktur DS, die den gleichmäßigen Abstand der Transistoren P1, P2 und P1', P2' innerhalb der Reihe 20 unterbricht, wobei außerdem die Dummy-Struktur DS in Gegenüberlage zu den Transistoren P1, P2 mit in Querrichtung unterbrochener Streifenstruktur sich von deren Struktur mit einer durchgehenden Streifenstruktur unterscheidet.
Der Störstellenbefund des Layouts von 1 findet sich bei dem Layout des erfindungsgemäß integrierten DRAM-Speicherbausteins gemäß 2 nicht. So unterscheidet sich das Layout gemäß 2 von demjenigen gemäß 1 im Bereich der Spannungsausgleichstransistoren N3, N4 bzw. der Dummy-Struktur dadurch, dass diese Strukturbestandteile in Gegenüberlage zu den angrenzenden Verstärkungstransistoren N1, N2 bzw. P1', P2' dieselben Strukturelemente besitzen, nämlich vorliegend einen Verlauf der aufeinander zuweisenden Ränder mit gespiegelter Symmetrie.
Bezogen auf den Verstärkungstransistor N1 und den Ausgleichstransistor N3 bedeutet dies beispielsweise, dass diese Transistoren aufeinanderzuweisende Ränder mit spiegelsymmetrisch verlaufendem gestuften Rand besitzen. In ähnlicher Weise besitzen die Spannungsausgleichstransistoren P1, P2 in Gegenüberlage zu den Dummy-Strukturen dieselbe durchgehende Randstruktur wie diese. Hinzu kommt, dass die Verstärkungstransistoren N1, N2 in bezug auf die Spannungsausgleichstransistoren N3, N4 denselben Abstand besitzen wie gegenüber den Verstärkungstransistoren N1', N2'. Dasselbe gilt für die Reihe 20, in welcher der identische Abstand der Transistorpaare P1, P2 und P1', P2' sich wiederfindet im Abstand des Transistorpaars P1, P2 gegenüber der ebenfalls als getrenntes Paar ausgebildeten Dummy-Struktur DS.
Damit aber besitzen die Verstärkungstransistoren und Spannungsausgleichtransistoren in den Reihen 10, 20 jeweils über die gesamte Reihe hinweg denselben Nachbarschaftsbereich, was deren zuverlässigen Funktion ebenso zugute kommt, wie ihrer Herstellung durch Belichtung einer entsprechenden Struktur auf einen Wafer.
Eine Anpassung des Layouts der Spannungsausgleichstransistoren an das Layout der Verstärkungstransistoren erfolgt vorzugsweise in den Gateflächen, die in der 2 umrandet bei den Spannungsausgleichstransistoren N3, N4 und bei den Verstärkungstransistoren N1, N2 eingezeichnet sind. Eine entsprechende Anpassung ist jedoch für jede leitende Schicht der Spannungsausgleichstransistoren und der Verstärkungstransistoren vorteilhaft. Ebenso ist eine entsprechende Anpassung der leitenden Flächen und/oder leitenden Schichten der Dummy-Struktur DS an die leitenden Flächen und/oder leitenden Schichten der Verstärkungstransistoren P1, P2 vorteilhaft.

Claims

Integrierter DRAM-Speicherbaustein mit Leseverstärkern, die jeweils aus einer Vielzahl von in Reihen (10, 20) angeordneten Transistorstrukturen gebildet sind und paarweise einander gegenüberliegende, strukturell identische, in der Reihe gleichmäßig beabstandet angeordnete Verstärkungstransistoren (N1, N2, P1, P2) zur Bitleitungssignalverstärkung umfassen, wobei eine Reihe (10, 20) aus sich in strukturell identischer Transistorumgebung befindlichen Verstärkungstransistoren (N1, N2, P1, P2) in einer vorgegebenen Periode durch Spannungsausgleichtransistoren (N3, N4) (N3, N4) zum Spannungsausgleich zwischen Leseverstärker-Ansteuersignalen (NCS, PCS) unterbrochen ist, wobei die Struktur der Spannungsausgleichtransistoren (N3, N4) im Nachbarschaftsbereich zu den angrenzenden Verstärkungstransistoren (N1, N2, P1, P2) identisch zu deren Struktur ist, und wobei die Spannungsausgleichtransistoren (N3, N4) zu den sich anschließenden Verstärkungstransistoren (N1, N2, P1, P2) denselben Abstand aufweisen wie die Verstärkungstransistoren (N1, N2, P1, P2) der Reihe (10, 20) untereinander.
Integrierter DRAM-Speicherbaustein nach Anspruch 1, wobei die aufeinander zuweisenden Ränder benachbarter Verstärkungs- und Spannungsausgleichtransistoren (N1, N2, P1, P2; N3, N4) identische Kontur besitzen.
Integrierter DRAM-Speicherbaustein nach Anspruch 1 oder 2, wobei die Reihe (20) aus sich in strukturell identischer Transistorumgebung befindlichen Verstärkungstransistoren (P1, P2) durch eine Dummy-Struktur (DS) unterbrochen ist, wobei die Dummy-Struktur (DS) im Nachbarschaftsbereich zu den angrenzenden Verstärkungstransistoren (P1, P2) identisch zu deren Struktur angepasst ist, und wobei die Dummy-Struktur (DS) zu den sich anschließenden Verstärkungstransistoren (P1, P2) denselben Abstand aufweist wie die Verstärkungstransistoren (P1, P2) der Reihe (20) untereinander.