JP2004125683A - 半導体集積回路 - Google Patents
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Abstract
【課題】ラッチアップ測定対象回路周辺のトランジスタ動作等の影響によるラッチアップ測定対象回路のラッチアップ耐量を測定可能な半導体集積回路の提供。
【解決手段】発振回路２０１により発生されたノイズがドライバートランジスタＩＶ０を経てラッチアップトリガー電流としてラッチアップ測定対象回路２００に伝わることにより、ラッチアップ測定対象回路２００にラッチアップを発生させる半導体集積回路であって、発振回路２０１は、外部電源に接続された電源ラインＶＣＣ１及び接地ラインＧＮＤ１に接続され、ラッチアップ測定対象回路２００は、別の外部電源に接続された電源ラインＶＣＣ２及び接地ラインＧＮＤ２に接続され、ドライバートランジスタＩＶ０は、発振回路２０１が接続されるＶＣＣ１及びＧＮＤ１には接続されずに、ラッチアップ測定対象回路２００が接続されるＶＣＣ２及びＧＮＤ２に接続されることを特徴とする。
【選択図】 図２
【解決手段】発振回路２０１により発生されたノイズがドライバートランジスタＩＶ０を経てラッチアップトリガー電流としてラッチアップ測定対象回路２００に伝わることにより、ラッチアップ測定対象回路２００にラッチアップを発生させる半導体集積回路であって、発振回路２０１は、外部電源に接続された電源ラインＶＣＣ１及び接地ラインＧＮＤ１に接続され、ラッチアップ測定対象回路２００は、別の外部電源に接続された電源ラインＶＣＣ２及び接地ラインＧＮＤ２に接続され、ドライバートランジスタＩＶ０は、発振回路２０１が接続されるＶＣＣ１及びＧＮＤ１には接続されずに、ラッチアップ測定対象回路２００が接続されるＶＣＣ２及びＧＮＤ２に接続されることを特徴とする。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ構造の半導体集積回路のラッチアップ耐量の測定に関し、特に、ＣＭＯＳ構造のＳＲＡＭのメモリセルのラッチアップ耐量の測定に関する。
【０００２】
【従来の技術】
ラッチアップ（ｌａｔｃｈ ｕｐ）とはＣＭＯＳ構造の集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）において、電源（ＶＣＣ）端子から接地（ＧＮＤ）端子まで、電流が流れっぱなしになる現象をいう。
【０００３】
近年、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）製品では、低電圧化及び消費電流削減の為メモリセルがＮ（Ｎ ｃｈａｎｎｅｌ）ＭＯＳ構造からＣＭＯＳ構造のメモリセルとなって来た。また、ＮＭＯＳ構造からＣＭＯＳ構造になると共に、プロセスの縮小化も進み、メモリセル内のラッチアップ発生個所であるＰ−Ｎ分離領域も最小距離になってきた。ＳＲＡＭのＣＭＯＳのメモリセルの場合、Ｐ−Ｎ分離領域にはメモリセルの縮小化の為、サブストレートコンタクトとウェルコンタクトを挿入する事が出来ない。
【０００４】
従来のＣＭＯＳ構造のメモリセルでは、製品仕様内においては、ラッチアップ発生のきっかけとなるトリガー電流に対して、Ｐ−Ｎ分離距離は十分に長いため、メモリセルではラッチアップが発生する事が無く、それ以外の周辺部のラッチアップ耐量でＣＭＯＳ構造のＳＲＡＭ製品のラッチアップ耐量値は決定していた。
【０００５】
この為、メモリセルの開発では、ラッチアップ耐量は問題にされる事も無い為、メモリセルの動作を確認するＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を代用して測定し、単に電源を上げる（電源、接地ＧＮＤは安定した状態）だけでのラッチアップ測定しか行われていなかった。
【０００６】
しかしながら、近年、ＴＥＧ測定でラッチアップ耐量（ラッチアップ発生電圧（Ｖ））が規格値（例えば、４．６Ｖ）以上を満足するメモリセルであっても、そのメモリセルを搭載した製品では、ラッチアップ耐量が前記規格値より小さくなってしまうという問題が発生した。この現象の解析から、製品のラッチアップ発生個所はメモリセル内である事、また、ラッチアップ発生の原因はメモリセル以外の周辺部のトタランジスタ動作時の電源の揺れや基板電流がメモリセルに伝わり、ラッチアップトリガー電流を発生させている事が分かった。
【０００７】
メモリセルのＰ−Ｎ分離間隔は今まで問題になっていなかったが、今日では微細化が進みメモリセル周辺のトランジスタの影響を考慮する必要がある事が分かって来た。
【０００８】
しかしながら、従来のメモリセルのラッチアップを測定するＴＥＧは、メモリセルが発生させるトリガー電流の影響度は調査する事が出来るが、メモリセル周辺のトランジスタ動作等の影響度を調査できる性能を有するＴＥＧは無かった。
【０００９】
ＣＭＯＳ構造の半導体集積回路では同一基板上にＰチャンネル型及びＮチャンネル型のＭＯＳＦＥＴが配置されると、寄生バイポーラトランジスタにより、サイリスタ構造が形成される。サイリスタにトリガー電流が流れると、正帰還がかかり、ＶＣＣと接地（ＧＮＤ）との間に電流が流れ続け（ラッチアップが起こり）、集積回路の破壊を引き起こす事がある。
【００１０】
図３３に、入力端子ＩＮの信号を反転した信号を出力端子ＯＵＴに出力するＣＭＯＳインバータ回路の断面構造を示す。図３３において、Ｎウェル領域に形成されたＰチャンネルＭＯＳＦＥＴのＮウェルコンタクト（Ｎ＋）１０に電子が注入された場合、寄生バイポーラトランジスタＴｒ３１００のベース抵抗Ｒｗを通して電流が流れる。この結果、寄生バイポーラトランジスタＴｒ３１００のベース−エミッタ間が順バイアスされた寄生バイポーラトランジスタＴｒ３１００がＯＮ、寄生バイポーラトランジスタＴｒ３１００のコレクタ電流により、寄生バイポーラトランジスタＴｒ３１０１のベース−エミッタ間が順バイアスされ寄生バイポーラトランジスタＴｒ３１０１がＯＮし、寄生バイポーラトランジスタＴｒ３１０１のコレクタ電流により、寄生バイポーラトランジスタＴｒ３１００のベース−エミッタ間が深く順バイアスされる。このようにして、寄生バイポーラトランジスタＴｒ３１００と寄生バイポーラトランジスタＴｒ３１０１からなる閉ループ回路が正帰還状態のサイリスタ構造となり、ラッチアップ状態が発生する。基板Ｐ＋（サブストレートコンタクト）２０にホール流入された場合には、寄生バイポーラトランジスタＴｒ３１０１がＯＮし、その後寄生バイポーラトランジスタＴｒ３１００がＯＮする過程となる。
【００１１】
ラッチアップのトリガー源としては、
（１）デバイスの外部要因トリガー源として、 入力端子へ混入する外来雑音電流、電流電圧（設置電位）の急激な変化による変位電流、α線などの放射線や重粒子の入射による励起電流があり、
（２）デバイス内部でのトリガー源として、ジャンクションのブレークダウン、ジャンクションのリーク、パンチスルーなどの素子表面付近での拡散層間リーク、スナップバック、 回路動作による電源電位、ＧＮＤ電位の急激な変化による変位電流、インパクトイオン化（ホットキャリア）による基板電流がある。
【００１２】
ＴＥＧのラッチアップ測定では、ＶＣＣ、ＧＮＤは揺れのない安定した状態になっており、単に電源電圧を上げて行き（ＤＣ的）ラッチアップ耐量測定を行っている。ラッチアップのトリガ−源としては、デバイス内部でのトリガー電流（ジャンクションのブレークダウン、ジャンクションのリーク、 パンチスルーなどの素子表面付近での拡散層間リーク、 スナップバック）によって、ラッチアップが発生する（ＤＣ的ラッチアップとする）。しかし、実製品では、内部回路の動作により、ノイズが発生し、ＶＣＣ、ＧＮＤが揺れており、局所的に周辺部からメモリセルに電流が流れ込みトリガー電流となり、ラッチアップ発生したり、メモリセル自身で電流が流れトリガー電流となり、ラッチアップ発生（回路動作によるＶＣＣ電位或いはＧＮＤ電位の急激な変化による変位電流や、インパクトイオン化（ホットキャリア）による基板電流の増加）がしやすくなる（ＡＣ的ラッチアップ）。
【００１３】
従来のラッチアップ測定法を、図３４に示した基板バックバイアス電圧発生回路を参照して説明する。このような基板バックバイアス電圧発生回路は、（例えば、特許文献１参照）特公平４−８１８６７号（特開昭６０−０５８６５８号）公報に開示されている。
【００１４】
図３４に図示された基板バックバイアス電圧発生回路は、ＣＭＯＳ集積回路（図示せず）に内蔵され、そのＣＭＯＳ集積回路が形成される半導体基板を、負電圧−Ｖｂｂでバイパスするためのものである。この基板バックバイアス電圧発生回路は、４個のＣＭＯＳインバータＩＶ１〜ＩＶ４と１個のノアゲートＮＯＲとを備えたリングオシレータ部２０３を有している。
【００１５】
通常の動作状態では、リングオシレータ部２０３の電極Ｐ２には、電位を与えない。従って、ノアゲートＮＯＲの一方の入力は抵抗Ｒにより“Ｌ（ロウ）”レベルとなるので、ノアゲートＮＯＲはそのゲートを開いた状態となる。これにより、リングオシレータ部２０３は発振状態となる。
【００１６】
したがって、ＣＭＯＳ出力インバータＩＶ０の出力信号が“Ｈ（ハイ）”レベルの時、ＮチャンネルＭＯＳＦＥＴＱ１がオン状態となり、キャパシタＣ１’にチャージアップを行う。次に、ＣＭＯＳ出力インバータＩＶ０の出力信号が“Ｌ”レベルの時、ＭＯＳＦＥＴＱ１がオフし、ＮチャンネルＭＯＳＦＥＴＱ２がオン状態となる為、キャパシタＣ１’で形成された負の電圧がＭＯＳＦＥＴＱ２を通してキャパシタＣ２’に伝えられる。
【００１７】
以上の動作の繰り返しにより、半導体基板は負電圧−Ｖｂｂでバイパスされる事になる。
【００１８】
電極Ｐ２に“Ｈ”レベルを供給すると、ノアゲートＮＯＲは閉じるので、リングオシレータ部２０３の発振は停止する。リングオシレータ部２０３の停止状態では、基板バックバイアス発生回路が動作しない為、基板バックバイアス発生回路による電源電流の消費は無い。
【００１９】
このように、基板バックバイアス発生回路による電源電流の消費が無い状態で、前記ＣＭＯＳ集積回路の電源端子に流れる電流を測定することにより、正確なリーク電流が測定できる。
【００２０】
【特許文献１】
特公平４−８１８６７号公報
【００２１】
【発明が解決しようとする課題】
しかし、この図３４の回路のままでは、ＴＥＧのラッチアップ測定と同様の状態である為、ラッチアップ測定対象回路としてのメモリセルの周辺のトランジスタ動作等の影響によるメモリセル（ラッチアップ測定対象回路）のラッチアップ耐量を測定する事が出来ない。
【００２２】
メモリセル（ラッチアップ測定対象回路）周辺のトランジスタ動作等の影響によるメモリセル（ラッチアップ測定対象回路）のラッチアップ耐量がＴＥＧで測定出来ない為、ラッチアップ耐量が規格値以上を満足しないメモリセルをそのままＳＲＡＭの製品に搭載すると、特性評価でラッチアップ規格値以上を満足せず、製品の品質を保証する事が出来ず、そのまま製品を市場に出荷する事が出来なくなるだけでなく、フィールド工程より修正が必要となり、製品の市場投入時期が５ヶ月程度遅れ、製品の存在価値が無くなってしまう。
【００２３】
それ故、本発明の課題は、ラッチアップ測定対象回路周辺のトランジスタ動作等の影響によるラッチアップ測定対象回路のラッチアップ耐量を測定可能な半導体集積回路を提供することにある。
【００２４】
【課題を解決するための手段】
本発明の第１の態様によれば、ラッチアップ測定対象回路と、動作時に発振信号をノイズとして発生し、前記ノイズを発振出力端子に出力する発振回路と、前記発振出力端子に接続されたドライバートランジスタとを備え、前記発振回路により発生された前記ノイズが前記ドライバートランジスタを経てラッチアップトリガー電流として前記ラッチアップ測定対象回路に伝わることにより、該ラッチアップ測定対象回路にラッチアップを発生させる半導体集積回路であって、
第１の外部電源に接続された第１の電源ライン及び第１の接地ラインと、
前記第１の外部電源とは別の第２の外部電源に接続された第２の電源ライン及び第２の接地ラインとを有し、
前記発振回路は、前記第１の電源ライン及び前記第１の接地ラインに接続され、
前記ラッチアップ測定対象回路は、前記第２の電源ライン及び前記第２の接地ラインに接続され、
前記ドライバートランジスタは、前記発振回路が接続される前記第１の電源ライン及び前記第１の接地ラインには接続されずに、前記ラッチアップ測定対象回路が接続されている前記第２の電源ライン及び前記第２の接地ラインに接続されることを特徴とする半導体集積回路が得られる。
【００２５】
本発明の第２の態様によれば、ラッチアップ測定対象回路と、動作時に互いに周期の異なる第１及び第２の発振信号を第１及び第２のノイズとしてそれぞれ発生し、前記第１及び前記第２のノイズを第１及び第２の発振出力端子にそれぞれ出力する発振回路と、前記第１及び前記第２の発振出力端子にそれぞれ接続された第１及び第２のドライバートランジスタとを備え、前記発振回路により発生された前記第１及び前記第２のノイズが前記第１及び前記第２のドライバートランジスタを経て第１及び第２のラッチアップトリガー電流として前記ラッチアップ測定対象回路に伝わることにより、該ラッチアップ測定対象回路にラッチアップを発生させる半導体集積回路であって、
第１の外部電源に接続された第１の電源ライン及び第１の接地ラインと、
前記第１の外部電源とは別の第２の外部電源に接続された第２の電源ライン及び第２の接地ラインとを有し、
前記発振回路は、前記第１の電源ライン及び前記第１の接地ラインに接続され、
前記ラッチアップ測定対象回路は、前記第２の電源ライン及び前記第２の接地ラインに接続され、
前記第１のドライバートランジスタは、前記第２の電源ライン及び前記第１の接地ラインに接続され、
前記第２のドライバートランジスタは、前記第１の電源ライン及び前記第２の接地ラインに接続されていることを特徴とする半導体集積回路が得られる。
【００２６】
【発明の実施の形態】
次に本発明の実施例について図面を参照して説明する。
【００２７】
本発明は、発振回路を第１の外部電源に接続し、ラッチアップ測定対象回路とノイズを出力するドライバートランジスタとを別の外部電源に接続する。
【００２８】
すなわち、本発明は、ラッチアップ測定対象回路と、発振回路（リングオシレータ部）とを有する半導体集積回路であって、発振回路（リングオシレータ部）をＶＣＣライン，ＧＮＤラインに接続し、ラッチアップ測定対象回路を別のＶＣＣライン，別のＧＮＤラインに接続し、別のＶＣＣライン，別のＧＮＤラインに接続されるドライバートランジスタの動作時の電源の揺れや基板電流がラッチアップ測定対象回路に伝わり、ラッチアップトリガー電流となり、ラッチアップ測定対象回路のラッチアップ耐量の測定を、リングオシレータ部の発振を停止した状態と、リングオシレータ部を発振させた状態とで、外部制御出きることを特徴とする半導体集積回路である。
【００２９】
図１に本発明の第１の実施例の構成を、図２に図１の実施例におけるラッチアップ耐量測定回路１００の詳細ブロック図を示す。
【００３０】
図２に示すように、ラッチアップ耐量測定回路１００は、半導体集積回路のＴＥＧに搭載されたラッチアップ測定対象回路２００及びリングオシレータ部２０１を有する。リングオシレータ部２０１は、第１のＶＣＣ電圧が供給される第１のＶＣＣライン（ＶＣＣ１）及び接地される第１のＧＮＤライン（ＧＮＤ１）に接続される。
【００３１】
詳細には、リングオシレータ部２０１は、４個のＣＭＯＳインバータＩＶ１〜ＩＶ４と１個のノアゲートＮＯＲとを有している。ＣＭＯＳインバータＩＶ１〜ＩＶ４及びノアゲートＮＯＲは、それぞれ、第１のＶＣＣライン（ＶＣＣ１）及び第１のＧＮＤライン（ＧＮＤ１）に接続される。
【００３２】
ラッチアップ測定対象回路２００は、第２のＶＣＣ電圧が供給される第２のＶＣＣライン（ＶＣＣ２）及び接地される第２のＧＮＤライン（ＧＮＤ２）に接続される。出力インバータＩＶ０を構成するＣＭＯＳトランジスタ（即ち、ドライバートランジスタ）は、ラッチアップ測定対象回路２００と同様に、第２のＶＣＣライン（ＶＣＣ２）及び第２のＧＮＤライン（ＧＮＤ２）に接続される。このように、出力インバータＩＶ０のＣＭＯＳトランジスタ（ドライバートランジスタ）は、リングオシレータ部２０１が接続される第１のＶＣＣライン（ＶＣＣ１）及び第１のＧＮＤライン（ＧＮＤ１）とは別の第２のＶＣＣライン（ＶＣＣ２）及び第２のＧＮＤライン（ＧＮＤ２）に接続される。
【００３３】
また、リングオシレータ部２０１は、外部制御ピンＰを持ち、外部制御ピンＰに与えられる電圧によって、発振、非発振の切替え制御する。
【００３４】
ラッチアップ測定時、図１に示すように、リングオシレータ部２０１に電源を供給する第１の外部電源ＰＳ１と、ラッチアップ測定対象回路２００に電源を供給する第２の外部電源ＰＳ２がラッチアップ耐量測定回路１００に別々に接続され、電圧計Ｖ，Ｖ１、電流計Ａ、オシロスコープＯＳＳＣ１をラッチアップ耐量測定回路１００に接続する。
【００３５】
図２を更に説明すると、ラッチアップ耐量測定回路１００として機能する半導体集積回路は、ラッチアップ測定対象回路２００と、動作時に発振信号をノイズとして発生し、ノイズを発振出力端子に出力する発振回路（リングオシレータ部２０１）と、発振出力端子に接続されたドライバートランジスタＩＶ０とを備え、発振回路（２０１）により発生されたノイズがドライバートランジスタＩＶ０を経てラッチアップトリガー電流としてラッチアップ測定対象回路２００に伝わることにより、ラッチアップ測定対象回路２００にラッチアップを発生させるものである。本半導体集積回路は、第１の外部電源（図１のＰＳ１）に接続された第１の電源ライン（ＶＣＣ１）及び第１の接地ライン（ＧＮＤ１）と、第１の外部電源（ＰＳ１）とは別の第２の外部電源（図２のＰＳ２）に接続された第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）とを有し、発振回路（２０１）は、第１の電源ライン（ＶＣＣ１）及び第１の接地ライン（ＧＮＤ１）に接続され、ラッチアップ測定対象回路２００は、第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）に接続され、ドライバートランジスタＩＶ０は、発振回路（２０１）が接続される第１の電源ライン（ＶＣＣ１）及び第１の接地ライン（ＧＮＤ１）には接続されずに、ラッチアップ測定対象回路２００が接続される第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）に接続されている。
【００３６】
なお、ラッチアップ測定対象回路２００は、ＣＭＯＳ構造の集積回路である。
【００３７】
また、この半導体集積回路は、発振回路（２０１）にノイズを発生させ、また、発振回路（２０１）にノイズの発生を停止させるべく、発振回路（２０１）の動作を制御する制御端子（Ｐ）を、更に有し、発振回路（２０１）の動作を停止させた状態での、ラッチアップ測定対象回路２００の第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ１）間を流れるラッチアップ時の電流の測定と、発振回路（２０１）を動作させた状態での、ラッチアップ測定対象回路２００の第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）間を流れるラッチアップ時の電流の測定とを可能としたものである。
【００３８】
なお、発振回路２０１は、帰還ループ（ＩＶ１〜ＩＶ４、ＮＯＲ）を有するリングオシレータであり、帰還ループは、リングオシレータの動作時に発振信号をノイズとして発生し、ノイズを発振出力端子に出力するものである。
【００３９】
図３に第１の実施例におけるラッチアップ測定フローを、図４に第１の実施例における波形図を、図５に第１の実施例におけるもう一つの波形図を示す。
【００４０】
図３、図４、及び図５を参照して、図１及び図２に示した第１の実施例の動作を説明する。
【００４１】
測定作業者は、図３のラッチアップ測定フローに従い、図１の外部電源ＰＳ１及びＰＳ２及び電圧計Ｖ，Ｖ１，電流計ＡとオシロスコープスコープＯＳＳＣ１を外部から端子ＶＣＣ１，ＶＣＣ２，ＧＮＤ１，ＧＮＤ２，外部制御ピンＰ，端子ＴＥＲ１００との間で結線する。ラッチアップ測定方法は、図３のラッチアップ測定フローに従って行うが、従来の単に電源を上げた（電源、ＧＮＤは安定した状態。図６のＶＣＣ・ＧＮＤの揺れ（ａ）。）状態でのラッチアップ測定は、ステップ３０２において、スイッチＸをオン（スイッチＹはオフ）する。ステップ３０３において、図１の外部電源ＰＳ１を測定条件電位（例として３Ｖ）まで上げ（図４の期間（ａ））、ＶＣＣ１の電位レベルが、図２の外部制御ピンＰに印加され、図２のＮＯＲの入力は”Ｈ”レベルとなり、ＮＯＲからの出力は”Ｌ”となり、リングオシレータ部２０１のＣＭＯＳインバータＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４は固定された電位となっており、電流が流れる経路は発生しない。次に、ステップ３０４において、外部電源ＰＳ２の電源を徐々に上げて行き（図４の期間（ｂ））、出力インバータＩＶ０（ドライバー）からは”Ｈ”が出力される。外部電源ＰＳ２を上げながら、ステップ３０５でオシロスコープＯＳＳＣ１と電流計Ａの測定でラッチアップの発生を確認する。
【００４２】
ラッチアップが発生した場合、図１の電圧計Ｖ１の電圧が急に下がり（図４の期間（ｆ））、微少電流しか流れていなかった電流計Ａの電流が急に流れ出し（図４の期間（ｇ））、外部電源ＰＳ１の電圧を下げて（図４の期間（ｈ））も電流が流れ続ける。図４の電流計Ａがラッチアップ発生後、一定になるのは、外部電源ＰＳ２にリミッターが搭載されている為である。また、オシロスコープＯＳＳＣ１の電圧も急激に下がる（図５の（ａ）から（ｂ）に電圧値が変化する）事でラッチアップの発生を確認出来る。
【００４３】
外部電源ＰＳ２を絶対最大定格電位まで電圧まで上げてラッチアップ発生しなければ、ステップ３０６において外部電源ＰＳ２を下げる（図４の期間（ｃ））。その後新しい測定条件設定で、ステップ３０７に従い、外部電源ＰＳ１の測定条件を変えて（例えば、：図４の（ｄ）に示すように、３．３Ｖにして）、ステップ３０４及びステップ３０５においてラッチアップ測定を繰り返す。ラッチアップが発生した場合には、ステップ３１３において、外部電源ＰＳ２と外部電源ＰＳ１の両方の電源を下げてラッチアップ測定を終了する。
【００４４】
メモリセル周辺のトランジスタ動作等の影響度でのラッチアップを測定する時は、図１の外部電源ＰＳ１を測定条件電位まで上げ（図４の期間（ａ））、ステップ３０２でスイッチＸをオフ（スイッチＹをオン）し、ステップ３０８の外部電源ＰＳ１を測定条件電位（例として３Ｖ）まで上げると、図２の外部制御ピンＰはＧＮＤ２の電位レベルが印加される。図２のＮＯＲの入力は”Ｌ”レベルとなり、端子Ｐからの制御を受けなくなり（動作状態）、リングオシレータ部２０１のＩＶ１〜ＩＶ４までのインバータのディレイによってパルスが発生する。次に、ステップ３０９において、外部電源ＰＳ２の電源を徐々に上げて行く（図４の期間（ｃ））と、出力インバータＩＶ０（ドライバー）からは、ＩＶ１〜ＩＶ４までのインバータディレイのパルスにより発振波形がオシロスコープＯＳＳＣ１より測定される（図５の（ｃ））。外部電源ＰＳ２を徐々に上げながら、ステップ３１０において、ラッチアップの発生を確認する。出力インバータＩＶ０（ドライバー）はメモリセルアレイのＶＣＣ２，ＧＮＤ２と接続されている事から、ラッチアップが発生した場合、図１の電圧計Ｖ１の電圧が急に下がり（図４の期間（ｆ））、微少電流しか流れていなかった電流計Ａの電流が急に流れ出し（図４の期間（ｇ））、外部電源ＰＳ２の電圧を下げても（図４の期間（ｈ））、電流が流れ続ける。また、オシロスコープＯＳＳＣ１の振幅電圧も急激に下がる（図５の（ｃ）で振幅していた電圧値から図５の（ｄ）の電圧値まで下がる）事でラッチアップの発生を確認出来る。外部電源ＰＳ２を絶対最大定格電位まで電圧を上げてラッチアップ発生しなければ、ステップ３１１において、外部電源ＰＳ２を下げる。次にステップ３１２の外部電源ＰＳ１の測定条件を変えて、ステップ３０９及びステップ３１０でラッチアップ測定を繰り返す。ラッチアップが発生した場合には、ステップ３１４において、外部電源ＰＳ２と外部電源ＰＳ１の両方の電源を下げてラッチアップ測定を終了する。
【００４５】
出力インバータＩＶ０（ドライバートランジスタ））はメモリセルアレイのＶＣＣ２，ＧＮＤ２と接続されている事から、出力インバータＩＶ０（ドライバートランジスタ）のノイズ（図６のＶＣＣ・ＧＮＤの揺れ（ｂ））がＶＣＣ２，ＧＮＤ２を通してラッチアップ測定対象回路２００に伝わり、局所的にラッチアップ測定対象回路２００内のメモリセルに電流が流れ込みトリガー電流となりラッチアップが発生したり、回路動作によるＶＣＣ（ＧＮＤ）電位の急激な変化による変位電流や、インパクトイオン化（ホットキャリア）による基板電流が増加し、ラッチアップが発生しやすくなる。
【００４６】
また、ＶＣＣ配線とＧＮＤ配線の幅や長さの違いによって配線抵抗値が変わり、ノイズの位相のズレが発生し（図６のＶＣＣ・ＧＮＤの揺れ（ｄ））、ＶＣＣ，ＧＮＤの電位差が生じラッチアップが発生しやすくなる。
【００４７】
出力インバータＩＶ０（ドライバートランジスタ）のサイズの大きさの違うインバータを搭載する事で、ノイズのピーク値を変える事が出来て（図６のＶＣＣ・ＧＮＤの揺れ（ｂ）（ｃ）の差）、ラッチアップ耐量の差も明確に出来る。
【００４８】
また、リングオシレータ部２０１のＩＶ１〜ＩＶ４のインバータ段数を可変したＴＥＧを別に搭載する事により、ノイズの周期の変更も可能となる。
【００４９】
ラッチアップ測定対象回路２００の例としては、図７にＣＭＯＳ ＳＲＡＭ単体メモリセルのセル回路例を、図８にＣＭＯＳメモリセルアレイ回路図例を記載する。図７のＣＭＯＳ ＳＲＡＭ単体メモリセルは、ＮチャンネルＭＯＳＦＥＴ Ｎ１及びＰチャンネルＭＯＳＦＥＴ Ｐ１からなるインバータとＮチャンネルＭＯＳＦＥＴ Ｎ２及びＰチャンネルＭＯＳＦＥＴ Ｐ２からなるインバータとで形成されるフリップフロップ部と、ワード線ＷＬで選択されるＮチャンネルＭＯＳＦＥＴ Ｎ３及びＮ４とで形成されている。図８のＣＭＯＳのメモリセルアレイは、カラム方向にＣＭＯＳ ＳＲＡＭ単体メモリセルがｍ個、ロー方向にｎ個のＣＭＯＳ ＳＲＡＭ単体メモリセルがアレイされている。
【００５０】
図９にはメモリセルマスク例を記載するが、ＣＭＯＳ ＳＲＡＭ単体メモリセルのＮチャンネルＭＯＳＦＥＴ Ｎｃｈ Ｔｒと別のＣＭＯＳ ＳＲＡＭ単体メモリセルのＮチャンネルＭＯＳＦＥＴ Ｎｃｈ Ｔｒとは、図１０に示すように、ロー方向に向かい合せに配置される。また、前記別のＣＭＯＳ ＳＲＡＭ単体メモリセルのＰチャンネルＭＯＳＦＥＴ Ｐｃｈ Ｔｒと更に別のＣＭＯＳ ＳＲＡＭ単体メモリセルのＰチャンネルＭＯＳＦＥＴ Ｐｃｈ Ｔｒとが、ロー方向に向かい合せに配置される。ＣＭＯＳのＳＲＡＭ製品では、単にメモリセルをアレイするだけでなく、メモリセル内のＶＣＣ，ＧＮＤ電位の安定化と、メモリセルのラッチアップ防止の為、図１１に示すように、メモリセルをカラム方向にＨ個アレイする毎に、サブストレートコンタクトとウェルコンタクトを設けている（図１２におけるメモリセルＸ（後述する）を用いた場合の例を記載している）。また、図１１には記載していないが、メモリセルアレイの外周部にもサブストレートコンタクトとウェルコンタクトを設けている。メモリセルのＶＣＣ、ＧＮＤのアルミ配線を図１３に示すが、ＶＣＣ、ＧＮＤのメタル配線はカラム方向に平行に配線され、２つのメモリセルでＶＣＣ配線とＧＮＤ配線で共用化されている。サブストレートコンタクトとウェルコンタクト部では、ロー方向に平行で、ＶＣＣ、ＧＮＤのメタル配線される。サブストレートコンタクト、ウェルコンタクト部（５００）の拡大図を図１４に示す。
【００５１】
ロー方向に平行な、ＶＣＣ、ＧＮＤのメタル配線を第１のメタル配線にすると、カラム方向に平行するＶＣＣ、ＧＮＤのメタル配線を第２のメタル配線になっている。サブストレートコンタクトとウェルコンタクトは第１コンタクト１、第２コンタクト１でウェルコンタクトフィールドに、第１コンタクト２、第２コンタクト２でサブストレートコンタクトフィールドに接続される。図１４において、（Ｔ）に沿って切断した断面を図１５に示す。ＶＣＣ，ＧＮＤ配線と直交する事で、ＶＣＣ，ＧＮＤ配線が並列接続する事が出き、ＶＣＣとＧＮＤのメタル配線の配線抵抗を下げる事が出来る。なお、メモリセルの構造により、第１メタル配線と第２メタル配線の順番が変わる。また、本発明では２メタルまでの説明であるが３メタル配線以上の構造でも構成は同様である。
【００５２】
また、図１３、図１４ではメタル配線の例で説明したが、その他の配線材料の場合でも、同様の効果が得られる事は説明するまでもない。
【００５３】
図１１のメモリセルのカラム方向のアレイ数Ｈ（例として、１６、３２、６４、１２８）を変える事で、サブストレートコンタクトとウェルコンタクトからの距離に依存するＳＲＡＭメモリセルのラッチアップ耐量差が測定出来る。
【００５４】
また、図１２に示すように、メモリセルのＰｃｈ ＴｒとＮｃｈ Ｔｒ間の距離の違うセル（セルＸ，セルＹ，セルＹ）を別途搭載する事で（Ｐ−Ｎ分離間隔はそれぞれＡ＜Ｂ＜Ｃの関係にある）、Ｐ−Ｎ分離間隔によるラッチアップの差も明確に測定出来る。
【００５５】
また、本実施例の図は記載していないが、ラッチアップ測定対象回路２００のＶＣＣ２・ＧＮＤ２間に安定化用コンデンサーを接続すると、ＶＣＣ，ＧＮＤの揺れを防止する事が出来て、容量の大きさによる、ＳＲＡＭメモリセルのラッチアップ耐量の差も明確に測定出来る。
【００５６】
図１６に本発明の第２の実施例の構成を、図１７に図１６の実施例におけるラッチアップ耐量測定回路１１０の詳細ブロック図を示す。また、図１８に第２の実施例の波形図を示す。
【００５７】
図１７のｄｅｌａｙ１（Ｘ段）及びｄｅｌａｙ２（Ｙ段）は、図２のＩＶ１〜ＩＶ３に相当するインバータディレイ段数の数で、ｄｅｌａｙ１（Ｘ段）とｄｅｌａｙ２（Ｙ段）の段数の数が違っている。なお、図２のＩＶ１〜ＩＶ３の場合は、インバータディレイ段数は３である。また、出力インバータ（ドライバートランジスタ）ＩＶ０１のＶＣＣ電位はラッチアップ測定対象回路２００のＶＣＣ２と接続し、出力インバータ（ドライバートランジスタ）ＩＶ０１のＧＮＤ電位はＧＮＤ１に接続している。出力インバータ（ドライバートランジスタ）ＩＶ０２のＶＣＣ電位はＶＣＣ１と接続し、出力インバータ（ドライバートランジスタ）ＩＶ０２のＧＮＤ電位はラッチアップ測定対象回路２００のＧＮＤ２と接続している。
【００５８】
図１７の外部制御ピンＰ１は図２の外部制御ピンＰと同様制御が行える。
【００５９】
図１７を更に説明すると、ラッチアップ耐量測定回路１１０として機能する半導体集積回路は、ラッチアップ測定対象回路２００と、動作時に互いに周期の異なる第１及び第２の発振信号を第１及び第２のノイズとしてそれぞれ発生し、第１及び第２のノイズを第１及び第２の発振出力端子にそれぞれ出力する発振回路（リングオシレータ部２０２）と、第１及び第２の発振出力端子にそれぞれ接続された第１及び第２のドライバートランジスタＩＶ０１及びＩＶ０２とを備え、発振回路（２０２）により発生された第１及び第２のノイズが第１及び第２のドライバートランジスタＩＶ０１及びＩＶ０２を経て第１及び第２のラッチアップトリガー電流としてラッチアップ測定対象回路２００に伝わることにより、ラッチアップ測定対象回路２００にラッチアップを発生させるものである。本半導体集積回路は、第１の外部電源（図１６のＰＳ１）に接続された第１の電源ライン（ＶＣＣ１）及び第１の接地ライン（ＧＮＤ１）と、第１の外部電源（ＰＳ１）とは別の第２の外部電源（図１６のＰＳ２）に接続された第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）とを有し、発振回路（２０２）は、第１の電源ライン（ＶＣＣ１）及び第１の接地ライン（ＧＮＤ１）に接続され、ラッチアップ測定対象回路２００は、第２の電源ラインＶＣＣ２及び第２の接地ライン（ＧＮＤ２）に接続され、第１のドライバートランジスタＩＶ０１は、第２の電源ライン（ＶＣＣ２）及び第１の接地ライン（ＧＮＤ１）に接続され、第２のドライバートランジスタＩＶ０２は、第１の電源ライン（ＶＣＣ１）及び第２の接地ライン（ＧＮＤ２）に接続されている。
【００６０】
また、この半導体集積回路は、発振回路（２０２）に第１及び第２のノイズを発生させ、また、発振回路（２０２）に第１及び第２のノイズの発生を停止させるべく、発振回路（２０２）の動作を制御する制御端子（Ｐ１）を、更に有し、発振回路（２０２）の動作を停止させた状態での、ラッチアップ測定対象回路２００の第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）間を流れるラッチアップ時の電流の測定と、発振回路（２０２）を動作させた状態での、ラッチアップ測定対象回路２００の第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）間を流れるラッチアップ時の電流の測定とを可能としたものである。
【００６１】
なお、発振回路２０２は、第１及び第２の帰還ループ（ｄｅｌａｙ１、ＩＶ４、ＮＯＲ１を含むのループ及びｄｅｌａｙ２、ＩＶ８、ＮＯＲ２を含むループ）を有するリングオシレータであり、第１及び第２の帰還ループは、リングオシレータの動作時に第１及び第２の発振信号を第１及び第２のノイズとしてそれぞれ発生し、第１及び第２のノイズを第１及び第２の発振出力端子にそれぞれ出力するものである。
【００６２】
測定作業者は、図１６において、ラッチアップ耐量測定回路１１０に、外部電源ＰＳ１及びＰＳ２と、電圧計Ｖ及びＶ１と、電流計Ａと、オシロスコープスコープＯＳＳＣ２及びＯＳＳＣ３を外部から結線する。ラッチアップ測定は、図３のラッチアップ測定フローと同様に行われる。また、ラッチアップ測定時の、電圧計Ｖ１の電圧は図４の（ｆ）となり、電流計Ａは図４の（ｇ）となる。
【００６３】
ただし、ｄｅｌａｙ１及びｄｅｌａｙ２の段数の違いにより、リングオシレータ部２０２の発振周期が変わり、出力インバータ（ドライバートランジスタ）ＩＶ０１と出力インバータ（ドライバートランジスタ）ＩＶ０２の発振の周期が変わり、ＶＣＣとＧＮＤノイズの位相の違いがラッチアップ測定対象回路２００に伝わり（図６のＶＣＣ・ＧＮＤの揺れ（ｅ））、振幅の位相差のあるラッチアップが測定出来る。ラッチアップ発生後は、電圧計Ｖ１の電圧が下がり、電流計Ａの電流が急激に流れるだけでなく、オシロスコープＯＳＳＣ２の発振周期の電圧が図１８の（ａ）及び（ｅ）から図１８の（ｂ）及び（ｆ）に下がり、オシロスコープＯＳＳＣ３の発振周期の電圧が図１８の（ｃ）及び（ｇ）から図１８の（ｄ）及び（ｈ）に下がる。
【００６４】
本発明は特にＳＲＡＭのＣＭＯＳメモリセルについての説明が中心であるが、微細化が進む事により、メモリセル以外の周辺部のトランジスタ動作時の電源の揺れや基板電流がメモリセルに伝わりラッチアップ耐量の低下により、製品を特性が悪化し、製品の修正がメモリセルのチップサイズの変更やサブストレートコンタクトと、ウェルコンタクトの挿入位置の変更、ＶＣＣ，ＧＮＤ間に挿入するコンデンサのサイズ変更等で、チップサイズが変わってしまい、製品開発の遅れが発生する事を回避し、他社より先きに、特性の優れた製品を市場に投入し、シェアを取る事が可能となる。
【００６５】
第１及び第２の実施例におけるラッチアップ測定対象回路２００としては、ＣＭＯＳのＳＲＡＭのメモリセルを用いた上述のような回路構成に限らず、その他の回路構成でもラッチアップ測定可能である。図１９にＣＭＯＳ構造ＳＲＡＭのチップ配置図例を示すが、メモリセルアレイとローデコーダが搭載されている。ローデコーダの数はＳＲＡＭ製品によって違っている。
【００６６】
図２０にローデコーダマスク配置例を示す。ローデコーダはメモリセルのワード線を駆動する必要から、配線抵抗及び容量が最小になるように、メモリセルの間に配置する必要がある。メモリセルは大きさが決まっている為、メモリセルのサイズに合わせてローデコーダのマスクパターンを設計する必要がある。また、ローデコーダはチップに搭載される数も多い為、チップサイズの大きさを決める事になる。ローデコーダを代表とする、メモリセルのサイズに合わせて設計する必要のある回路は、アレイ回路と言われる。
【００６７】
図２１（ａ）にローデコーダ部の回路例を、図２１（ｂ）に図２１（ａ）のローデコーダ部の入力ＭＸ、ＥＸ、及びＭＸの反転値及び出力ＷＬの真理値表を示す。図２１において、Ｐ１０〜Ｐ１３はＰチャンネルＭＯＳＦＥＴであり、Ｎ１０及びＮ１１はＮチャンネルＭＯＳＦＥＴである。
【００６８】
図２２にローデコーダ部マスク例１を、図２３にローデコーダ部マスク例２を示す。
【００６９】
図２２のマスク例と図２３のマスク例の大きな違いは、トランジスタ構成が上下になるか、左右になるかであるが、どちらを選択するかは決められたメモリセルサイズに収めるためのローデコーダのサイズと回路特性によって決定している。ローデコーダのサイズを小さくするには、Ｐ−Ｎ分離領域も最小にする必要があるが、Ｐ−Ｎ分離間隔を変えたローデコーダのラッチアップ測定対象回路をＴＥＧに搭載する事で、ローデコーダのラッチアップの測定が出来る。
【００７０】
また、図２２及び図２３のマスク例では図２４のＰチャンネル−Ｎチャンネルトランジスタ間マスク例１に示すように、ＰチャンネルＭＯＳＦＥＴ Ｐｃｈ ＴｒとＮチャンネルＭＯＳＦＥＴ Ｎｃｈ Ｔｒとの間のＰ−Ｎ分離領域にサブストレートコンタクトとウェルコンタクトが向かい合せで配置される。図２５のＰチャンネル−Ｎチャンネルトランジスタ間マスク例２に示すように、ＰチャンネルＭＯＳＦＥＴ Ｐｃｈ ＴｒとＮチャンネルＭＯＳＦＥＴ Ｎｃｈ Ｔｒとの間にウェルコンタクトが無くサブストレートコンタクトだけがある場合、図２６のＰチャンネル−Ｎチャンネルトランジスタ間マスク例３に示すようにＰチャンネルＭＯＳＦＥＴ Ｐｃｈ ＴｒとＮチャンネルＭＯＳＦＥＴ Ｎｃｈ Ｔｒとの間にウェルコンタクトがあり、サブストレートコンタクトが無い場合、図２７のＰチャンネル−Ｎチャンネルトランジスタ間マスク例４に示すようにＰチャンネルＭＯＳＦＥＴ Ｐｃｈ ＴｒとＮチャンネルＭＯＳＦＥＴ Ｎｃｈ Ｔｒとの間にサブストレートコンタクト、ウェルコンタクトの両方が無い場合のＴＥＧも搭載し、ラッチアップ耐量差を測定する事が可能となる。
【００７１】
また、ＳＲＡＭのメモリセルの場合、カラムデコーダも搭載されている。カラムデコーダーはＣＭＯＳメモリセルのデータ線を選択する回路であり、ローデコーダ回路同様、決められたメモリセルの大きさで設計する必要がある。図２８にカラムデコーダ回路のマスク例を示す。図２８のマスク例では、Ｐ−Ｎ分離領域にサブストレートコンタクトだけが配置されているが、ローデコーダ回路同様図２４のウェルコンタクト、サブストレートコンタクトが両方を配置したり、図２６のウェルコンタクトがありサブストレートコンタクトが無かったり、図２７のウェルコンタクトとサブストレートコンタクトの両方が無いマスクを作成し、Ｐ−Ｎ分離領域の間隔の差を設けたＴＥＧを搭載する事で、ローデコーダ同様カラムデコーダのラッチアップ耐量差を測定する事が可能となる。
【００７２】
アレイ回路の代表例として、ローデコーダとカラムデコーダを上げたが、この他のアレイ回路でも上記ラッチアップ測定対象回路での測定が可能である。
【００７３】
ラッチアップ測定対象回路例としてＣＭＯＳのＳＲＡＭメモリセルと、ローデコーダとカラムデコーダを上げたが、その他のラッチアップ測定対象回路例として、自分自身で発振しながら大電流を発生させる回路が考えられる。代表的な回路例として、図２９（ａ）の昇圧回路がある。本昇圧回路は、外部クロックΦ１，Φ２，Φ３，Φ４で昇圧を行って行く。図２９（ｂ）に、外部クロックΦ１，Φ２，Φ３，Φ４の波形図を示す。マスクパターンとしては、大容量をチャージアップする必要からトランジスタサイズを大きくする必要があり、マスク面積も大きくなる。トランジスタサイズが大きい事から、自分自身で大電流を流すだけでなく他の回路からのノイズ等で、ラッチアップの耐量が下がってしまう。Ｐ−Ｎ分離領域の間隔を変えた昇圧回路をラッチアップ測定対象回路に搭載する事でラッチアップ耐量差が測定可能となる。
【００７４】
ラッチアップ測定対象回路例のその他の例として、外部負荷の大きい容量をドライブするバッファーが考えられる。代表的な回路例として、図３０にデータＯＵＴ回路と該データＯＵＴ回路の真理値表を示す。外部負荷容量Ｃ２０が接続されている為、ＰチャンネルＭＯＳＦＥＴ Ｐ３０とＮチャンネルＭＯＳＦＥＴ Ｎ３０のトランジスタサイズは大きくする必要がある。ＰチャンネルＭＯＳＦＥＴＰ３０及びＮチャンネルＭＯＳＦＥＴ Ｎ３０は同時ＯＮするとＶＣＣとＧＮＤ間に電流が流れるため、ＮＡＮＤ３０とＮＯＲ３０のトランジスタレシオを変えてＰチャンネルＭＯＳＦＥＴ Ｐ３０及びＮチャンネルＭＯＳＦＥＴ Ｎ３０が同時ＯＮしないような工夫を行っている。ＰチャンネルＭＯＳＦＥＴ Ｐ３０及びＮチャンネルＭＯＳＦＥＴ Ｎ３０は同時オンしないが、外部負荷容量Ｃ２０に電荷をチャージアップしたり、ディスチャージする為、ＶＣＣ電源が沈んだり、ＧＮＤ電源が浮いたりする。自分自身のＶＣＣ，ＧＮＤの浮き、沈みだけでなく、他回路からのノイズによっても、ラッチアップの耐量が変わってしまう。Ｐ−Ｎ分離領域の間隔を変えたり、ＰチャンネルＭＯＳＦＥＴ Ｐ３０及びＮチャンネルＭＯＳＦＥＴ Ｎ３０のトランジスタサイズの違うデータＯＵＴ回路をラッチアップ測定対象回路に搭載する事でラッチアップ耐量差を測定可能となる。
【００７５】
ラッチアップ測定対象回路のその他の例として、微少電流発生回路が考えられる。代表的な回路例として、図３１にリファレンス電位発生回路を示す。このリファレンス電位発生回路は、抵抗Ｒ４０及びＲ４１、ＰチャンネルＭＯＳＦＥＴＰ４１、Ｐ４２、及びＰ４３、ＮチャンネルＭＯＳＦＥＴ Ｎ４１、Ｎ４２、及びＮ４３を含み、端子ＶＲＦにリファレンス電位を出力する。
【００７６】
ラッチアップ測定対象回路のその他の例として、トランジスタレシオを変えた図３２のアドレス入力回路も考えられる。このアドレス入力回路は、２入力のＮＯＲ２８００と、このＮＯＲ２８００の出力に接続されたインバータＩＮＶ２８０１と、このインバータＩＮＶ２８０１の出力に接続され出力ＯＵＴ２を出力するもう一つのインバータＩＮＶ２８０２とを、有する。
【００７７】
ラッチアップ測定対象回路としては、実施例では一部の回路上げているが、その他の周辺ＣＭＯＳ回路でも測定可能である。また、実施例ではＣＭＯＳの回路例で説明をしたが、ＣＭＯＳ構造以外のプロセス的にラッチアップ発生する素子であれば本発明を適応可能である。
【００７８】
【発明の効果】
以上説明したように本発明によれば、ラッチアップ測定対象回路周辺のトランジスタ動作等の影響によるラッチアップ測定対象回路のラッチアップ耐量を測定可能な半導体集積回路が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のブロック図である。
【図２】図１の実施例におけるラッチアップ耐量測定回路のブロック図である。
【図３】図１の実施例におけるラッチアップ測定動作を示すフローチャートである。
【図４】図１の実施例の各部の波形を示す図である。
【図５】図１の実施例の別の各部の波形を示す図である。
【図６】ＶＣＣ・ＧＮＤの揺れを示した図である。
【図７】図１の実施例のラッチアップ測定対象回路に用いるＣＭＯＳ ＳＲＡＭ単体メモリセルの回路図である。
【図８】図１の実施例のラッチアップ測定対象回路に用いるＣＭＯＳメモリセルアレイの回路図である。
【図９】図７のＣＭＯＳ ＳＲＡＭ単体メモリセルを用いたメモリセルマスクを示した図である。
【図１０】図９におけるＣＭＯＳ ＳＲＡＭ単体メモリセルの配置を示した図である。
【図１１】メモリセルがカラム方向にＨ個アレイする毎に、サブストレートコンタクトとウェルコンタクトを設けた例を示した図である。
【図１２】Ｐ−Ｎ分離間隔の違う３種のメモリセル示した図である。
【図１３】図１１におけるメモリセルのＶＣＣ、ＧＮＤのアルミ配線をも示した図である。
【図１４】図１３におけるサブストレートコンタクト、ウェルコンタクト部５００の拡大図である。
【図１５】図１４において、（Ｔ）に沿って切断した断面を示す図である。
【図１６】本発明の第２の実施例のブロック図である。
【図１７】図１６の実施例におけるラッチアップ耐量測定回路のブロック図である。
【図１８】図１６の実施例の各部の波形を示す図である。
【図１９】図１６の実施例のラッチアップ測定対象回路に用いるＣＭＯＳ構造ＳＲＡＭのチップ配置図である。
【図２０】ローデコーダマスク配置例を示す図である。
【図２１】ローデコーダ部の回路例（ａ）及びそのローデコーダ部の真理値表（ｂ）を示す図である。
【図２２】ローデコーダ部マスク例１を示す図である。
【図２３】ローデコーダ部マスク例２を示す図である。
【図２４】Ｐチャンネル−Ｎチャンネルトランジスタ間マスク例１を示す図である。
【図２５】Ｐチャンネル−Ｎチャンネルトランジスタ間マスク例２を示す図である。
【図２６】Ｐチャンネル−Ｎチャンネルトランジスタ間マスク例３を示す図である。
【図２７】Ｐチャンネル−Ｎチャンネルトランジスタ間マスク例４を示す図である。
【図２８】カラムデコーダ回路のマスク例を示す図である。
【図２９】昇圧回路（ａ）とそれに与える外部クロックの波形（ｂ）とを示す図である。
【図３０】データＯＵＴ回路と該データＯＵＴ回路の真理値表を示す図である。
【図３１】リファレンス電位発生回路を示す図である。
【図３２】アドレス入力回路を示す図である。
【図３３】ＣＭＯＳインバータ回路の断面図である。
【図３４】従来の基板バックバイアス電圧発生回路のブロック図である。
【符号の説明】
１００ ラッチアップ耐量測定回路
１１０ ラッチアップ耐量測定回路
２００ ラッチアップ測定対象回路
２０１ リングオシレータ部
２０２ リングオシレータ部
ＩＶ１ ＣＭＯＳインバータ
ＩＶ２ ＣＭＯＳインバータ
ＩＶ３ ＣＭＯＳインバータ
ＩＶ４ ＣＭＯＳインバータ
ＩＶ０ 出力インバータ（ドライバートランジスタ）
ＩＶ０１ 出力インバータ（ドライバートランジスタ）
ＩＶ０２ 出力インバータ（ドライバートランジスタ）
Ｐ 外部制御ピン
Ｐ１ 外部制御ピン
ＰＳ１ 外部電源
ＰＳ２ 外部電源
Ｖ 電圧計
Ｖ１ 電圧計
Ａ 電流計
ＯＳＳＣ１ オシロスコープ
ＯＳＳＣ２ オシロスコープ
ＯＳＳＣ３ オシロスコープ
【発明の属する技術分野】
本発明は、ＣＭＯＳ構造の半導体集積回路のラッチアップ耐量の測定に関し、特に、ＣＭＯＳ構造のＳＲＡＭのメモリセルのラッチアップ耐量の測定に関する。
【０００２】
【従来の技術】
ラッチアップ（ｌａｔｃｈ ｕｐ）とはＣＭＯＳ構造の集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）において、電源（ＶＣＣ）端子から接地（ＧＮＤ）端子まで、電流が流れっぱなしになる現象をいう。
【０００３】
近年、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）製品では、低電圧化及び消費電流削減の為メモリセルがＮ（Ｎ ｃｈａｎｎｅｌ）ＭＯＳ構造からＣＭＯＳ構造のメモリセルとなって来た。また、ＮＭＯＳ構造からＣＭＯＳ構造になると共に、プロセスの縮小化も進み、メモリセル内のラッチアップ発生個所であるＰ−Ｎ分離領域も最小距離になってきた。ＳＲＡＭのＣＭＯＳのメモリセルの場合、Ｐ−Ｎ分離領域にはメモリセルの縮小化の為、サブストレートコンタクトとウェルコンタクトを挿入する事が出来ない。
【０００４】
従来のＣＭＯＳ構造のメモリセルでは、製品仕様内においては、ラッチアップ発生のきっかけとなるトリガー電流に対して、Ｐ−Ｎ分離距離は十分に長いため、メモリセルではラッチアップが発生する事が無く、それ以外の周辺部のラッチアップ耐量でＣＭＯＳ構造のＳＲＡＭ製品のラッチアップ耐量値は決定していた。
【０００５】
この為、メモリセルの開発では、ラッチアップ耐量は問題にされる事も無い為、メモリセルの動作を確認するＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を代用して測定し、単に電源を上げる（電源、接地ＧＮＤは安定した状態）だけでのラッチアップ測定しか行われていなかった。
【０００６】
しかしながら、近年、ＴＥＧ測定でラッチアップ耐量（ラッチアップ発生電圧（Ｖ））が規格値（例えば、４．６Ｖ）以上を満足するメモリセルであっても、そのメモリセルを搭載した製品では、ラッチアップ耐量が前記規格値より小さくなってしまうという問題が発生した。この現象の解析から、製品のラッチアップ発生個所はメモリセル内である事、また、ラッチアップ発生の原因はメモリセル以外の周辺部のトタランジスタ動作時の電源の揺れや基板電流がメモリセルに伝わり、ラッチアップトリガー電流を発生させている事が分かった。
【０００７】
メモリセルのＰ−Ｎ分離間隔は今まで問題になっていなかったが、今日では微細化が進みメモリセル周辺のトランジスタの影響を考慮する必要がある事が分かって来た。
【０００８】
しかしながら、従来のメモリセルのラッチアップを測定するＴＥＧは、メモリセルが発生させるトリガー電流の影響度は調査する事が出来るが、メモリセル周辺のトランジスタ動作等の影響度を調査できる性能を有するＴＥＧは無かった。
【０００９】
ＣＭＯＳ構造の半導体集積回路では同一基板上にＰチャンネル型及びＮチャンネル型のＭＯＳＦＥＴが配置されると、寄生バイポーラトランジスタにより、サイリスタ構造が形成される。サイリスタにトリガー電流が流れると、正帰還がかかり、ＶＣＣと接地（ＧＮＤ）との間に電流が流れ続け（ラッチアップが起こり）、集積回路の破壊を引き起こす事がある。
【００１０】
図３３に、入力端子ＩＮの信号を反転した信号を出力端子ＯＵＴに出力するＣＭＯＳインバータ回路の断面構造を示す。図３３において、Ｎウェル領域に形成されたＰチャンネルＭＯＳＦＥＴのＮウェルコンタクト（Ｎ＋）１０に電子が注入された場合、寄生バイポーラトランジスタＴｒ３１００のベース抵抗Ｒｗを通して電流が流れる。この結果、寄生バイポーラトランジスタＴｒ３１００のベース−エミッタ間が順バイアスされた寄生バイポーラトランジスタＴｒ３１００がＯＮ、寄生バイポーラトランジスタＴｒ３１００のコレクタ電流により、寄生バイポーラトランジスタＴｒ３１０１のベース−エミッタ間が順バイアスされ寄生バイポーラトランジスタＴｒ３１０１がＯＮし、寄生バイポーラトランジスタＴｒ３１０１のコレクタ電流により、寄生バイポーラトランジスタＴｒ３１００のベース−エミッタ間が深く順バイアスされる。このようにして、寄生バイポーラトランジスタＴｒ３１００と寄生バイポーラトランジスタＴｒ３１０１からなる閉ループ回路が正帰還状態のサイリスタ構造となり、ラッチアップ状態が発生する。基板Ｐ＋（サブストレートコンタクト）２０にホール流入された場合には、寄生バイポーラトランジスタＴｒ３１０１がＯＮし、その後寄生バイポーラトランジスタＴｒ３１００がＯＮする過程となる。
【００１１】
ラッチアップのトリガー源としては、
（１）デバイスの外部要因トリガー源として、 入力端子へ混入する外来雑音電流、電流電圧（設置電位）の急激な変化による変位電流、α線などの放射線や重粒子の入射による励起電流があり、
（２）デバイス内部でのトリガー源として、ジャンクションのブレークダウン、ジャンクションのリーク、パンチスルーなどの素子表面付近での拡散層間リーク、スナップバック、 回路動作による電源電位、ＧＮＤ電位の急激な変化による変位電流、インパクトイオン化（ホットキャリア）による基板電流がある。
【００１２】
ＴＥＧのラッチアップ測定では、ＶＣＣ、ＧＮＤは揺れのない安定した状態になっており、単に電源電圧を上げて行き（ＤＣ的）ラッチアップ耐量測定を行っている。ラッチアップのトリガ−源としては、デバイス内部でのトリガー電流（ジャンクションのブレークダウン、ジャンクションのリーク、 パンチスルーなどの素子表面付近での拡散層間リーク、 スナップバック）によって、ラッチアップが発生する（ＤＣ的ラッチアップとする）。しかし、実製品では、内部回路の動作により、ノイズが発生し、ＶＣＣ、ＧＮＤが揺れており、局所的に周辺部からメモリセルに電流が流れ込みトリガー電流となり、ラッチアップ発生したり、メモリセル自身で電流が流れトリガー電流となり、ラッチアップ発生（回路動作によるＶＣＣ電位或いはＧＮＤ電位の急激な変化による変位電流や、インパクトイオン化（ホットキャリア）による基板電流の増加）がしやすくなる（ＡＣ的ラッチアップ）。
【００１３】
従来のラッチアップ測定法を、図３４に示した基板バックバイアス電圧発生回路を参照して説明する。このような基板バックバイアス電圧発生回路は、（例えば、特許文献１参照）特公平４−８１８６７号（特開昭６０−０５８６５８号）公報に開示されている。
【００１４】
図３４に図示された基板バックバイアス電圧発生回路は、ＣＭＯＳ集積回路（図示せず）に内蔵され、そのＣＭＯＳ集積回路が形成される半導体基板を、負電圧−Ｖｂｂでバイパスするためのものである。この基板バックバイアス電圧発生回路は、４個のＣＭＯＳインバータＩＶ１〜ＩＶ４と１個のノアゲートＮＯＲとを備えたリングオシレータ部２０３を有している。
【００１５】
通常の動作状態では、リングオシレータ部２０３の電極Ｐ２には、電位を与えない。従って、ノアゲートＮＯＲの一方の入力は抵抗Ｒにより“Ｌ（ロウ）”レベルとなるので、ノアゲートＮＯＲはそのゲートを開いた状態となる。これにより、リングオシレータ部２０３は発振状態となる。
【００１６】
したがって、ＣＭＯＳ出力インバータＩＶ０の出力信号が“Ｈ（ハイ）”レベルの時、ＮチャンネルＭＯＳＦＥＴＱ１がオン状態となり、キャパシタＣ１’にチャージアップを行う。次に、ＣＭＯＳ出力インバータＩＶ０の出力信号が“Ｌ”レベルの時、ＭＯＳＦＥＴＱ１がオフし、ＮチャンネルＭＯＳＦＥＴＱ２がオン状態となる為、キャパシタＣ１’で形成された負の電圧がＭＯＳＦＥＴＱ２を通してキャパシタＣ２’に伝えられる。
【００１７】
以上の動作の繰り返しにより、半導体基板は負電圧−Ｖｂｂでバイパスされる事になる。
【００１８】
電極Ｐ２に“Ｈ”レベルを供給すると、ノアゲートＮＯＲは閉じるので、リングオシレータ部２０３の発振は停止する。リングオシレータ部２０３の停止状態では、基板バックバイアス発生回路が動作しない為、基板バックバイアス発生回路による電源電流の消費は無い。
【００１９】
このように、基板バックバイアス発生回路による電源電流の消費が無い状態で、前記ＣＭＯＳ集積回路の電源端子に流れる電流を測定することにより、正確なリーク電流が測定できる。
【００２０】
【特許文献１】
特公平４−８１８６７号公報
【００２１】
【発明が解決しようとする課題】
しかし、この図３４の回路のままでは、ＴＥＧのラッチアップ測定と同様の状態である為、ラッチアップ測定対象回路としてのメモリセルの周辺のトランジスタ動作等の影響によるメモリセル（ラッチアップ測定対象回路）のラッチアップ耐量を測定する事が出来ない。
【００２２】
メモリセル（ラッチアップ測定対象回路）周辺のトランジスタ動作等の影響によるメモリセル（ラッチアップ測定対象回路）のラッチアップ耐量がＴＥＧで測定出来ない為、ラッチアップ耐量が規格値以上を満足しないメモリセルをそのままＳＲＡＭの製品に搭載すると、特性評価でラッチアップ規格値以上を満足せず、製品の品質を保証する事が出来ず、そのまま製品を市場に出荷する事が出来なくなるだけでなく、フィールド工程より修正が必要となり、製品の市場投入時期が５ヶ月程度遅れ、製品の存在価値が無くなってしまう。
【００２３】
それ故、本発明の課題は、ラッチアップ測定対象回路周辺のトランジスタ動作等の影響によるラッチアップ測定対象回路のラッチアップ耐量を測定可能な半導体集積回路を提供することにある。
【００２４】
【課題を解決するための手段】
本発明の第１の態様によれば、ラッチアップ測定対象回路と、動作時に発振信号をノイズとして発生し、前記ノイズを発振出力端子に出力する発振回路と、前記発振出力端子に接続されたドライバートランジスタとを備え、前記発振回路により発生された前記ノイズが前記ドライバートランジスタを経てラッチアップトリガー電流として前記ラッチアップ測定対象回路に伝わることにより、該ラッチアップ測定対象回路にラッチアップを発生させる半導体集積回路であって、
第１の外部電源に接続された第１の電源ライン及び第１の接地ラインと、
前記第１の外部電源とは別の第２の外部電源に接続された第２の電源ライン及び第２の接地ラインとを有し、
前記発振回路は、前記第１の電源ライン及び前記第１の接地ラインに接続され、
前記ラッチアップ測定対象回路は、前記第２の電源ライン及び前記第２の接地ラインに接続され、
前記ドライバートランジスタは、前記発振回路が接続される前記第１の電源ライン及び前記第１の接地ラインには接続されずに、前記ラッチアップ測定対象回路が接続されている前記第２の電源ライン及び前記第２の接地ラインに接続されることを特徴とする半導体集積回路が得られる。
【００２５】
本発明の第２の態様によれば、ラッチアップ測定対象回路と、動作時に互いに周期の異なる第１及び第２の発振信号を第１及び第２のノイズとしてそれぞれ発生し、前記第１及び前記第２のノイズを第１及び第２の発振出力端子にそれぞれ出力する発振回路と、前記第１及び前記第２の発振出力端子にそれぞれ接続された第１及び第２のドライバートランジスタとを備え、前記発振回路により発生された前記第１及び前記第２のノイズが前記第１及び前記第２のドライバートランジスタを経て第１及び第２のラッチアップトリガー電流として前記ラッチアップ測定対象回路に伝わることにより、該ラッチアップ測定対象回路にラッチアップを発生させる半導体集積回路であって、
第１の外部電源に接続された第１の電源ライン及び第１の接地ラインと、
前記第１の外部電源とは別の第２の外部電源に接続された第２の電源ライン及び第２の接地ラインとを有し、
前記発振回路は、前記第１の電源ライン及び前記第１の接地ラインに接続され、
前記ラッチアップ測定対象回路は、前記第２の電源ライン及び前記第２の接地ラインに接続され、
前記第１のドライバートランジスタは、前記第２の電源ライン及び前記第１の接地ラインに接続され、
前記第２のドライバートランジスタは、前記第１の電源ライン及び前記第２の接地ラインに接続されていることを特徴とする半導体集積回路が得られる。
【００２６】
【発明の実施の形態】
次に本発明の実施例について図面を参照して説明する。
【００２７】
本発明は、発振回路を第１の外部電源に接続し、ラッチアップ測定対象回路とノイズを出力するドライバートランジスタとを別の外部電源に接続する。
【００２８】
すなわち、本発明は、ラッチアップ測定対象回路と、発振回路（リングオシレータ部）とを有する半導体集積回路であって、発振回路（リングオシレータ部）をＶＣＣライン，ＧＮＤラインに接続し、ラッチアップ測定対象回路を別のＶＣＣライン，別のＧＮＤラインに接続し、別のＶＣＣライン，別のＧＮＤラインに接続されるドライバートランジスタの動作時の電源の揺れや基板電流がラッチアップ測定対象回路に伝わり、ラッチアップトリガー電流となり、ラッチアップ測定対象回路のラッチアップ耐量の測定を、リングオシレータ部の発振を停止した状態と、リングオシレータ部を発振させた状態とで、外部制御出きることを特徴とする半導体集積回路である。
【００２９】
図１に本発明の第１の実施例の構成を、図２に図１の実施例におけるラッチアップ耐量測定回路１００の詳細ブロック図を示す。
【００３０】
図２に示すように、ラッチアップ耐量測定回路１００は、半導体集積回路のＴＥＧに搭載されたラッチアップ測定対象回路２００及びリングオシレータ部２０１を有する。リングオシレータ部２０１は、第１のＶＣＣ電圧が供給される第１のＶＣＣライン（ＶＣＣ１）及び接地される第１のＧＮＤライン（ＧＮＤ１）に接続される。
【００３１】
詳細には、リングオシレータ部２０１は、４個のＣＭＯＳインバータＩＶ１〜ＩＶ４と１個のノアゲートＮＯＲとを有している。ＣＭＯＳインバータＩＶ１〜ＩＶ４及びノアゲートＮＯＲは、それぞれ、第１のＶＣＣライン（ＶＣＣ１）及び第１のＧＮＤライン（ＧＮＤ１）に接続される。
【００３２】
ラッチアップ測定対象回路２００は、第２のＶＣＣ電圧が供給される第２のＶＣＣライン（ＶＣＣ２）及び接地される第２のＧＮＤライン（ＧＮＤ２）に接続される。出力インバータＩＶ０を構成するＣＭＯＳトランジスタ（即ち、ドライバートランジスタ）は、ラッチアップ測定対象回路２００と同様に、第２のＶＣＣライン（ＶＣＣ２）及び第２のＧＮＤライン（ＧＮＤ２）に接続される。このように、出力インバータＩＶ０のＣＭＯＳトランジスタ（ドライバートランジスタ）は、リングオシレータ部２０１が接続される第１のＶＣＣライン（ＶＣＣ１）及び第１のＧＮＤライン（ＧＮＤ１）とは別の第２のＶＣＣライン（ＶＣＣ２）及び第２のＧＮＤライン（ＧＮＤ２）に接続される。
【００３３】
また、リングオシレータ部２０１は、外部制御ピンＰを持ち、外部制御ピンＰに与えられる電圧によって、発振、非発振の切替え制御する。
【００３４】
ラッチアップ測定時、図１に示すように、リングオシレータ部２０１に電源を供給する第１の外部電源ＰＳ１と、ラッチアップ測定対象回路２００に電源を供給する第２の外部電源ＰＳ２がラッチアップ耐量測定回路１００に別々に接続され、電圧計Ｖ，Ｖ１、電流計Ａ、オシロスコープＯＳＳＣ１をラッチアップ耐量測定回路１００に接続する。
【００３５】
図２を更に説明すると、ラッチアップ耐量測定回路１００として機能する半導体集積回路は、ラッチアップ測定対象回路２００と、動作時に発振信号をノイズとして発生し、ノイズを発振出力端子に出力する発振回路（リングオシレータ部２０１）と、発振出力端子に接続されたドライバートランジスタＩＶ０とを備え、発振回路（２０１）により発生されたノイズがドライバートランジスタＩＶ０を経てラッチアップトリガー電流としてラッチアップ測定対象回路２００に伝わることにより、ラッチアップ測定対象回路２００にラッチアップを発生させるものである。本半導体集積回路は、第１の外部電源（図１のＰＳ１）に接続された第１の電源ライン（ＶＣＣ１）及び第１の接地ライン（ＧＮＤ１）と、第１の外部電源（ＰＳ１）とは別の第２の外部電源（図２のＰＳ２）に接続された第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）とを有し、発振回路（２０１）は、第１の電源ライン（ＶＣＣ１）及び第１の接地ライン（ＧＮＤ１）に接続され、ラッチアップ測定対象回路２００は、第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）に接続され、ドライバートランジスタＩＶ０は、発振回路（２０１）が接続される第１の電源ライン（ＶＣＣ１）及び第１の接地ライン（ＧＮＤ１）には接続されずに、ラッチアップ測定対象回路２００が接続される第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）に接続されている。
【００３６】
なお、ラッチアップ測定対象回路２００は、ＣＭＯＳ構造の集積回路である。
【００３７】
また、この半導体集積回路は、発振回路（２０１）にノイズを発生させ、また、発振回路（２０１）にノイズの発生を停止させるべく、発振回路（２０１）の動作を制御する制御端子（Ｐ）を、更に有し、発振回路（２０１）の動作を停止させた状態での、ラッチアップ測定対象回路２００の第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ１）間を流れるラッチアップ時の電流の測定と、発振回路（２０１）を動作させた状態での、ラッチアップ測定対象回路２００の第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）間を流れるラッチアップ時の電流の測定とを可能としたものである。
【００３８】
なお、発振回路２０１は、帰還ループ（ＩＶ１〜ＩＶ４、ＮＯＲ）を有するリングオシレータであり、帰還ループは、リングオシレータの動作時に発振信号をノイズとして発生し、ノイズを発振出力端子に出力するものである。
【００３９】
図３に第１の実施例におけるラッチアップ測定フローを、図４に第１の実施例における波形図を、図５に第１の実施例におけるもう一つの波形図を示す。
【００４０】
図３、図４、及び図５を参照して、図１及び図２に示した第１の実施例の動作を説明する。
【００４１】
測定作業者は、図３のラッチアップ測定フローに従い、図１の外部電源ＰＳ１及びＰＳ２及び電圧計Ｖ，Ｖ１，電流計ＡとオシロスコープスコープＯＳＳＣ１を外部から端子ＶＣＣ１，ＶＣＣ２，ＧＮＤ１，ＧＮＤ２，外部制御ピンＰ，端子ＴＥＲ１００との間で結線する。ラッチアップ測定方法は、図３のラッチアップ測定フローに従って行うが、従来の単に電源を上げた（電源、ＧＮＤは安定した状態。図６のＶＣＣ・ＧＮＤの揺れ（ａ）。）状態でのラッチアップ測定は、ステップ３０２において、スイッチＸをオン（スイッチＹはオフ）する。ステップ３０３において、図１の外部電源ＰＳ１を測定条件電位（例として３Ｖ）まで上げ（図４の期間（ａ））、ＶＣＣ１の電位レベルが、図２の外部制御ピンＰに印加され、図２のＮＯＲの入力は”Ｈ”レベルとなり、ＮＯＲからの出力は”Ｌ”となり、リングオシレータ部２０１のＣＭＯＳインバータＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４は固定された電位となっており、電流が流れる経路は発生しない。次に、ステップ３０４において、外部電源ＰＳ２の電源を徐々に上げて行き（図４の期間（ｂ））、出力インバータＩＶ０（ドライバー）からは”Ｈ”が出力される。外部電源ＰＳ２を上げながら、ステップ３０５でオシロスコープＯＳＳＣ１と電流計Ａの測定でラッチアップの発生を確認する。
【００４２】
ラッチアップが発生した場合、図１の電圧計Ｖ１の電圧が急に下がり（図４の期間（ｆ））、微少電流しか流れていなかった電流計Ａの電流が急に流れ出し（図４の期間（ｇ））、外部電源ＰＳ１の電圧を下げて（図４の期間（ｈ））も電流が流れ続ける。図４の電流計Ａがラッチアップ発生後、一定になるのは、外部電源ＰＳ２にリミッターが搭載されている為である。また、オシロスコープＯＳＳＣ１の電圧も急激に下がる（図５の（ａ）から（ｂ）に電圧値が変化する）事でラッチアップの発生を確認出来る。
【００４３】
外部電源ＰＳ２を絶対最大定格電位まで電圧まで上げてラッチアップ発生しなければ、ステップ３０６において外部電源ＰＳ２を下げる（図４の期間（ｃ））。その後新しい測定条件設定で、ステップ３０７に従い、外部電源ＰＳ１の測定条件を変えて（例えば、：図４の（ｄ）に示すように、３．３Ｖにして）、ステップ３０４及びステップ３０５においてラッチアップ測定を繰り返す。ラッチアップが発生した場合には、ステップ３１３において、外部電源ＰＳ２と外部電源ＰＳ１の両方の電源を下げてラッチアップ測定を終了する。
【００４４】
メモリセル周辺のトランジスタ動作等の影響度でのラッチアップを測定する時は、図１の外部電源ＰＳ１を測定条件電位まで上げ（図４の期間（ａ））、ステップ３０２でスイッチＸをオフ（スイッチＹをオン）し、ステップ３０８の外部電源ＰＳ１を測定条件電位（例として３Ｖ）まで上げると、図２の外部制御ピンＰはＧＮＤ２の電位レベルが印加される。図２のＮＯＲの入力は”Ｌ”レベルとなり、端子Ｐからの制御を受けなくなり（動作状態）、リングオシレータ部２０１のＩＶ１〜ＩＶ４までのインバータのディレイによってパルスが発生する。次に、ステップ３０９において、外部電源ＰＳ２の電源を徐々に上げて行く（図４の期間（ｃ））と、出力インバータＩＶ０（ドライバー）からは、ＩＶ１〜ＩＶ４までのインバータディレイのパルスにより発振波形がオシロスコープＯＳＳＣ１より測定される（図５の（ｃ））。外部電源ＰＳ２を徐々に上げながら、ステップ３１０において、ラッチアップの発生を確認する。出力インバータＩＶ０（ドライバー）はメモリセルアレイのＶＣＣ２，ＧＮＤ２と接続されている事から、ラッチアップが発生した場合、図１の電圧計Ｖ１の電圧が急に下がり（図４の期間（ｆ））、微少電流しか流れていなかった電流計Ａの電流が急に流れ出し（図４の期間（ｇ））、外部電源ＰＳ２の電圧を下げても（図４の期間（ｈ））、電流が流れ続ける。また、オシロスコープＯＳＳＣ１の振幅電圧も急激に下がる（図５の（ｃ）で振幅していた電圧値から図５の（ｄ）の電圧値まで下がる）事でラッチアップの発生を確認出来る。外部電源ＰＳ２を絶対最大定格電位まで電圧を上げてラッチアップ発生しなければ、ステップ３１１において、外部電源ＰＳ２を下げる。次にステップ３１２の外部電源ＰＳ１の測定条件を変えて、ステップ３０９及びステップ３１０でラッチアップ測定を繰り返す。ラッチアップが発生した場合には、ステップ３１４において、外部電源ＰＳ２と外部電源ＰＳ１の両方の電源を下げてラッチアップ測定を終了する。
【００４５】
出力インバータＩＶ０（ドライバートランジスタ））はメモリセルアレイのＶＣＣ２，ＧＮＤ２と接続されている事から、出力インバータＩＶ０（ドライバートランジスタ）のノイズ（図６のＶＣＣ・ＧＮＤの揺れ（ｂ））がＶＣＣ２，ＧＮＤ２を通してラッチアップ測定対象回路２００に伝わり、局所的にラッチアップ測定対象回路２００内のメモリセルに電流が流れ込みトリガー電流となりラッチアップが発生したり、回路動作によるＶＣＣ（ＧＮＤ）電位の急激な変化による変位電流や、インパクトイオン化（ホットキャリア）による基板電流が増加し、ラッチアップが発生しやすくなる。
【００４６】
また、ＶＣＣ配線とＧＮＤ配線の幅や長さの違いによって配線抵抗値が変わり、ノイズの位相のズレが発生し（図６のＶＣＣ・ＧＮＤの揺れ（ｄ））、ＶＣＣ，ＧＮＤの電位差が生じラッチアップが発生しやすくなる。
【００４７】
出力インバータＩＶ０（ドライバートランジスタ）のサイズの大きさの違うインバータを搭載する事で、ノイズのピーク値を変える事が出来て（図６のＶＣＣ・ＧＮＤの揺れ（ｂ）（ｃ）の差）、ラッチアップ耐量の差も明確に出来る。
【００４８】
また、リングオシレータ部２０１のＩＶ１〜ＩＶ４のインバータ段数を可変したＴＥＧを別に搭載する事により、ノイズの周期の変更も可能となる。
【００４９】
ラッチアップ測定対象回路２００の例としては、図７にＣＭＯＳ ＳＲＡＭ単体メモリセルのセル回路例を、図８にＣＭＯＳメモリセルアレイ回路図例を記載する。図７のＣＭＯＳ ＳＲＡＭ単体メモリセルは、ＮチャンネルＭＯＳＦＥＴ Ｎ１及びＰチャンネルＭＯＳＦＥＴ Ｐ１からなるインバータとＮチャンネルＭＯＳＦＥＴ Ｎ２及びＰチャンネルＭＯＳＦＥＴ Ｐ２からなるインバータとで形成されるフリップフロップ部と、ワード線ＷＬで選択されるＮチャンネルＭＯＳＦＥＴ Ｎ３及びＮ４とで形成されている。図８のＣＭＯＳのメモリセルアレイは、カラム方向にＣＭＯＳ ＳＲＡＭ単体メモリセルがｍ個、ロー方向にｎ個のＣＭＯＳ ＳＲＡＭ単体メモリセルがアレイされている。
【００５０】
図９にはメモリセルマスク例を記載するが、ＣＭＯＳ ＳＲＡＭ単体メモリセルのＮチャンネルＭＯＳＦＥＴ Ｎｃｈ Ｔｒと別のＣＭＯＳ ＳＲＡＭ単体メモリセルのＮチャンネルＭＯＳＦＥＴ Ｎｃｈ Ｔｒとは、図１０に示すように、ロー方向に向かい合せに配置される。また、前記別のＣＭＯＳ ＳＲＡＭ単体メモリセルのＰチャンネルＭＯＳＦＥＴ Ｐｃｈ Ｔｒと更に別のＣＭＯＳ ＳＲＡＭ単体メモリセルのＰチャンネルＭＯＳＦＥＴ Ｐｃｈ Ｔｒとが、ロー方向に向かい合せに配置される。ＣＭＯＳのＳＲＡＭ製品では、単にメモリセルをアレイするだけでなく、メモリセル内のＶＣＣ，ＧＮＤ電位の安定化と、メモリセルのラッチアップ防止の為、図１１に示すように、メモリセルをカラム方向にＨ個アレイする毎に、サブストレートコンタクトとウェルコンタクトを設けている（図１２におけるメモリセルＸ（後述する）を用いた場合の例を記載している）。また、図１１には記載していないが、メモリセルアレイの外周部にもサブストレートコンタクトとウェルコンタクトを設けている。メモリセルのＶＣＣ、ＧＮＤのアルミ配線を図１３に示すが、ＶＣＣ、ＧＮＤのメタル配線はカラム方向に平行に配線され、２つのメモリセルでＶＣＣ配線とＧＮＤ配線で共用化されている。サブストレートコンタクトとウェルコンタクト部では、ロー方向に平行で、ＶＣＣ、ＧＮＤのメタル配線される。サブストレートコンタクト、ウェルコンタクト部（５００）の拡大図を図１４に示す。
【００５１】
ロー方向に平行な、ＶＣＣ、ＧＮＤのメタル配線を第１のメタル配線にすると、カラム方向に平行するＶＣＣ、ＧＮＤのメタル配線を第２のメタル配線になっている。サブストレートコンタクトとウェルコンタクトは第１コンタクト１、第２コンタクト１でウェルコンタクトフィールドに、第１コンタクト２、第２コンタクト２でサブストレートコンタクトフィールドに接続される。図１４において、（Ｔ）に沿って切断した断面を図１５に示す。ＶＣＣ，ＧＮＤ配線と直交する事で、ＶＣＣ，ＧＮＤ配線が並列接続する事が出き、ＶＣＣとＧＮＤのメタル配線の配線抵抗を下げる事が出来る。なお、メモリセルの構造により、第１メタル配線と第２メタル配線の順番が変わる。また、本発明では２メタルまでの説明であるが３メタル配線以上の構造でも構成は同様である。
【００５２】
また、図１３、図１４ではメタル配線の例で説明したが、その他の配線材料の場合でも、同様の効果が得られる事は説明するまでもない。
【００５３】
図１１のメモリセルのカラム方向のアレイ数Ｈ（例として、１６、３２、６４、１２８）を変える事で、サブストレートコンタクトとウェルコンタクトからの距離に依存するＳＲＡＭメモリセルのラッチアップ耐量差が測定出来る。
【００５４】
また、図１２に示すように、メモリセルのＰｃｈ ＴｒとＮｃｈ Ｔｒ間の距離の違うセル（セルＸ，セルＹ，セルＹ）を別途搭載する事で（Ｐ−Ｎ分離間隔はそれぞれＡ＜Ｂ＜Ｃの関係にある）、Ｐ−Ｎ分離間隔によるラッチアップの差も明確に測定出来る。
【００５５】
また、本実施例の図は記載していないが、ラッチアップ測定対象回路２００のＶＣＣ２・ＧＮＤ２間に安定化用コンデンサーを接続すると、ＶＣＣ，ＧＮＤの揺れを防止する事が出来て、容量の大きさによる、ＳＲＡＭメモリセルのラッチアップ耐量の差も明確に測定出来る。
【００５６】
図１６に本発明の第２の実施例の構成を、図１７に図１６の実施例におけるラッチアップ耐量測定回路１１０の詳細ブロック図を示す。また、図１８に第２の実施例の波形図を示す。
【００５７】
図１７のｄｅｌａｙ１（Ｘ段）及びｄｅｌａｙ２（Ｙ段）は、図２のＩＶ１〜ＩＶ３に相当するインバータディレイ段数の数で、ｄｅｌａｙ１（Ｘ段）とｄｅｌａｙ２（Ｙ段）の段数の数が違っている。なお、図２のＩＶ１〜ＩＶ３の場合は、インバータディレイ段数は３である。また、出力インバータ（ドライバートランジスタ）ＩＶ０１のＶＣＣ電位はラッチアップ測定対象回路２００のＶＣＣ２と接続し、出力インバータ（ドライバートランジスタ）ＩＶ０１のＧＮＤ電位はＧＮＤ１に接続している。出力インバータ（ドライバートランジスタ）ＩＶ０２のＶＣＣ電位はＶＣＣ１と接続し、出力インバータ（ドライバートランジスタ）ＩＶ０２のＧＮＤ電位はラッチアップ測定対象回路２００のＧＮＤ２と接続している。
【００５８】
図１７の外部制御ピンＰ１は図２の外部制御ピンＰと同様制御が行える。
【００５９】
図１７を更に説明すると、ラッチアップ耐量測定回路１１０として機能する半導体集積回路は、ラッチアップ測定対象回路２００と、動作時に互いに周期の異なる第１及び第２の発振信号を第１及び第２のノイズとしてそれぞれ発生し、第１及び第２のノイズを第１及び第２の発振出力端子にそれぞれ出力する発振回路（リングオシレータ部２０２）と、第１及び第２の発振出力端子にそれぞれ接続された第１及び第２のドライバートランジスタＩＶ０１及びＩＶ０２とを備え、発振回路（２０２）により発生された第１及び第２のノイズが第１及び第２のドライバートランジスタＩＶ０１及びＩＶ０２を経て第１及び第２のラッチアップトリガー電流としてラッチアップ測定対象回路２００に伝わることにより、ラッチアップ測定対象回路２００にラッチアップを発生させるものである。本半導体集積回路は、第１の外部電源（図１６のＰＳ１）に接続された第１の電源ライン（ＶＣＣ１）及び第１の接地ライン（ＧＮＤ１）と、第１の外部電源（ＰＳ１）とは別の第２の外部電源（図１６のＰＳ２）に接続された第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）とを有し、発振回路（２０２）は、第１の電源ライン（ＶＣＣ１）及び第１の接地ライン（ＧＮＤ１）に接続され、ラッチアップ測定対象回路２００は、第２の電源ラインＶＣＣ２及び第２の接地ライン（ＧＮＤ２）に接続され、第１のドライバートランジスタＩＶ０１は、第２の電源ライン（ＶＣＣ２）及び第１の接地ライン（ＧＮＤ１）に接続され、第２のドライバートランジスタＩＶ０２は、第１の電源ライン（ＶＣＣ１）及び第２の接地ライン（ＧＮＤ２）に接続されている。
【００６０】
また、この半導体集積回路は、発振回路（２０２）に第１及び第２のノイズを発生させ、また、発振回路（２０２）に第１及び第２のノイズの発生を停止させるべく、発振回路（２０２）の動作を制御する制御端子（Ｐ１）を、更に有し、発振回路（２０２）の動作を停止させた状態での、ラッチアップ測定対象回路２００の第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）間を流れるラッチアップ時の電流の測定と、発振回路（２０２）を動作させた状態での、ラッチアップ測定対象回路２００の第２の電源ライン（ＶＣＣ２）及び第２の接地ライン（ＧＮＤ２）間を流れるラッチアップ時の電流の測定とを可能としたものである。
【００６１】
なお、発振回路２０２は、第１及び第２の帰還ループ（ｄｅｌａｙ１、ＩＶ４、ＮＯＲ１を含むのループ及びｄｅｌａｙ２、ＩＶ８、ＮＯＲ２を含むループ）を有するリングオシレータであり、第１及び第２の帰還ループは、リングオシレータの動作時に第１及び第２の発振信号を第１及び第２のノイズとしてそれぞれ発生し、第１及び第２のノイズを第１及び第２の発振出力端子にそれぞれ出力するものである。
【００６２】
測定作業者は、図１６において、ラッチアップ耐量測定回路１１０に、外部電源ＰＳ１及びＰＳ２と、電圧計Ｖ及びＶ１と、電流計Ａと、オシロスコープスコープＯＳＳＣ２及びＯＳＳＣ３を外部から結線する。ラッチアップ測定は、図３のラッチアップ測定フローと同様に行われる。また、ラッチアップ測定時の、電圧計Ｖ１の電圧は図４の（ｆ）となり、電流計Ａは図４の（ｇ）となる。
【００６３】
ただし、ｄｅｌａｙ１及びｄｅｌａｙ２の段数の違いにより、リングオシレータ部２０２の発振周期が変わり、出力インバータ（ドライバートランジスタ）ＩＶ０１と出力インバータ（ドライバートランジスタ）ＩＶ０２の発振の周期が変わり、ＶＣＣとＧＮＤノイズの位相の違いがラッチアップ測定対象回路２００に伝わり（図６のＶＣＣ・ＧＮＤの揺れ（ｅ））、振幅の位相差のあるラッチアップが測定出来る。ラッチアップ発生後は、電圧計Ｖ１の電圧が下がり、電流計Ａの電流が急激に流れるだけでなく、オシロスコープＯＳＳＣ２の発振周期の電圧が図１８の（ａ）及び（ｅ）から図１８の（ｂ）及び（ｆ）に下がり、オシロスコープＯＳＳＣ３の発振周期の電圧が図１８の（ｃ）及び（ｇ）から図１８の（ｄ）及び（ｈ）に下がる。
【００６４】
本発明は特にＳＲＡＭのＣＭＯＳメモリセルについての説明が中心であるが、微細化が進む事により、メモリセル以外の周辺部のトランジスタ動作時の電源の揺れや基板電流がメモリセルに伝わりラッチアップ耐量の低下により、製品を特性が悪化し、製品の修正がメモリセルのチップサイズの変更やサブストレートコンタクトと、ウェルコンタクトの挿入位置の変更、ＶＣＣ，ＧＮＤ間に挿入するコンデンサのサイズ変更等で、チップサイズが変わってしまい、製品開発の遅れが発生する事を回避し、他社より先きに、特性の優れた製品を市場に投入し、シェアを取る事が可能となる。
【００６５】
第１及び第２の実施例におけるラッチアップ測定対象回路２００としては、ＣＭＯＳのＳＲＡＭのメモリセルを用いた上述のような回路構成に限らず、その他の回路構成でもラッチアップ測定可能である。図１９にＣＭＯＳ構造ＳＲＡＭのチップ配置図例を示すが、メモリセルアレイとローデコーダが搭載されている。ローデコーダの数はＳＲＡＭ製品によって違っている。
【００６６】
図２０にローデコーダマスク配置例を示す。ローデコーダはメモリセルのワード線を駆動する必要から、配線抵抗及び容量が最小になるように、メモリセルの間に配置する必要がある。メモリセルは大きさが決まっている為、メモリセルのサイズに合わせてローデコーダのマスクパターンを設計する必要がある。また、ローデコーダはチップに搭載される数も多い為、チップサイズの大きさを決める事になる。ローデコーダを代表とする、メモリセルのサイズに合わせて設計する必要のある回路は、アレイ回路と言われる。
【００６７】
図２１（ａ）にローデコーダ部の回路例を、図２１（ｂ）に図２１（ａ）のローデコーダ部の入力ＭＸ、ＥＸ、及びＭＸの反転値及び出力ＷＬの真理値表を示す。図２１において、Ｐ１０〜Ｐ１３はＰチャンネルＭＯＳＦＥＴであり、Ｎ１０及びＮ１１はＮチャンネルＭＯＳＦＥＴである。
【００６８】
図２２にローデコーダ部マスク例１を、図２３にローデコーダ部マスク例２を示す。
【００６９】
図２２のマスク例と図２３のマスク例の大きな違いは、トランジスタ構成が上下になるか、左右になるかであるが、どちらを選択するかは決められたメモリセルサイズに収めるためのローデコーダのサイズと回路特性によって決定している。ローデコーダのサイズを小さくするには、Ｐ−Ｎ分離領域も最小にする必要があるが、Ｐ−Ｎ分離間隔を変えたローデコーダのラッチアップ測定対象回路をＴＥＧに搭載する事で、ローデコーダのラッチアップの測定が出来る。
【００７０】
また、図２２及び図２３のマスク例では図２４のＰチャンネル−Ｎチャンネルトランジスタ間マスク例１に示すように、ＰチャンネルＭＯＳＦＥＴ Ｐｃｈ ＴｒとＮチャンネルＭＯＳＦＥＴ Ｎｃｈ Ｔｒとの間のＰ−Ｎ分離領域にサブストレートコンタクトとウェルコンタクトが向かい合せで配置される。図２５のＰチャンネル−Ｎチャンネルトランジスタ間マスク例２に示すように、ＰチャンネルＭＯＳＦＥＴ Ｐｃｈ ＴｒとＮチャンネルＭＯＳＦＥＴ Ｎｃｈ Ｔｒとの間にウェルコンタクトが無くサブストレートコンタクトだけがある場合、図２６のＰチャンネル−Ｎチャンネルトランジスタ間マスク例３に示すようにＰチャンネルＭＯＳＦＥＴ Ｐｃｈ ＴｒとＮチャンネルＭＯＳＦＥＴ Ｎｃｈ Ｔｒとの間にウェルコンタクトがあり、サブストレートコンタクトが無い場合、図２７のＰチャンネル−Ｎチャンネルトランジスタ間マスク例４に示すようにＰチャンネルＭＯＳＦＥＴ Ｐｃｈ ＴｒとＮチャンネルＭＯＳＦＥＴ Ｎｃｈ Ｔｒとの間にサブストレートコンタクト、ウェルコンタクトの両方が無い場合のＴＥＧも搭載し、ラッチアップ耐量差を測定する事が可能となる。
【００７１】
また、ＳＲＡＭのメモリセルの場合、カラムデコーダも搭載されている。カラムデコーダーはＣＭＯＳメモリセルのデータ線を選択する回路であり、ローデコーダ回路同様、決められたメモリセルの大きさで設計する必要がある。図２８にカラムデコーダ回路のマスク例を示す。図２８のマスク例では、Ｐ−Ｎ分離領域にサブストレートコンタクトだけが配置されているが、ローデコーダ回路同様図２４のウェルコンタクト、サブストレートコンタクトが両方を配置したり、図２６のウェルコンタクトがありサブストレートコンタクトが無かったり、図２７のウェルコンタクトとサブストレートコンタクトの両方が無いマスクを作成し、Ｐ−Ｎ分離領域の間隔の差を設けたＴＥＧを搭載する事で、ローデコーダ同様カラムデコーダのラッチアップ耐量差を測定する事が可能となる。
【００７２】
アレイ回路の代表例として、ローデコーダとカラムデコーダを上げたが、この他のアレイ回路でも上記ラッチアップ測定対象回路での測定が可能である。
【００７３】
ラッチアップ測定対象回路例としてＣＭＯＳのＳＲＡＭメモリセルと、ローデコーダとカラムデコーダを上げたが、その他のラッチアップ測定対象回路例として、自分自身で発振しながら大電流を発生させる回路が考えられる。代表的な回路例として、図２９（ａ）の昇圧回路がある。本昇圧回路は、外部クロックΦ１，Φ２，Φ３，Φ４で昇圧を行って行く。図２９（ｂ）に、外部クロックΦ１，Φ２，Φ３，Φ４の波形図を示す。マスクパターンとしては、大容量をチャージアップする必要からトランジスタサイズを大きくする必要があり、マスク面積も大きくなる。トランジスタサイズが大きい事から、自分自身で大電流を流すだけでなく他の回路からのノイズ等で、ラッチアップの耐量が下がってしまう。Ｐ−Ｎ分離領域の間隔を変えた昇圧回路をラッチアップ測定対象回路に搭載する事でラッチアップ耐量差が測定可能となる。
【００７４】
ラッチアップ測定対象回路例のその他の例として、外部負荷の大きい容量をドライブするバッファーが考えられる。代表的な回路例として、図３０にデータＯＵＴ回路と該データＯＵＴ回路の真理値表を示す。外部負荷容量Ｃ２０が接続されている為、ＰチャンネルＭＯＳＦＥＴ Ｐ３０とＮチャンネルＭＯＳＦＥＴ Ｎ３０のトランジスタサイズは大きくする必要がある。ＰチャンネルＭＯＳＦＥＴＰ３０及びＮチャンネルＭＯＳＦＥＴ Ｎ３０は同時ＯＮするとＶＣＣとＧＮＤ間に電流が流れるため、ＮＡＮＤ３０とＮＯＲ３０のトランジスタレシオを変えてＰチャンネルＭＯＳＦＥＴ Ｐ３０及びＮチャンネルＭＯＳＦＥＴ Ｎ３０が同時ＯＮしないような工夫を行っている。ＰチャンネルＭＯＳＦＥＴ Ｐ３０及びＮチャンネルＭＯＳＦＥＴ Ｎ３０は同時オンしないが、外部負荷容量Ｃ２０に電荷をチャージアップしたり、ディスチャージする為、ＶＣＣ電源が沈んだり、ＧＮＤ電源が浮いたりする。自分自身のＶＣＣ，ＧＮＤの浮き、沈みだけでなく、他回路からのノイズによっても、ラッチアップの耐量が変わってしまう。Ｐ−Ｎ分離領域の間隔を変えたり、ＰチャンネルＭＯＳＦＥＴ Ｐ３０及びＮチャンネルＭＯＳＦＥＴ Ｎ３０のトランジスタサイズの違うデータＯＵＴ回路をラッチアップ測定対象回路に搭載する事でラッチアップ耐量差を測定可能となる。
【００７５】
ラッチアップ測定対象回路のその他の例として、微少電流発生回路が考えられる。代表的な回路例として、図３１にリファレンス電位発生回路を示す。このリファレンス電位発生回路は、抵抗Ｒ４０及びＲ４１、ＰチャンネルＭＯＳＦＥＴＰ４１、Ｐ４２、及びＰ４３、ＮチャンネルＭＯＳＦＥＴ Ｎ４１、Ｎ４２、及びＮ４３を含み、端子ＶＲＦにリファレンス電位を出力する。
【００７６】
ラッチアップ測定対象回路のその他の例として、トランジスタレシオを変えた図３２のアドレス入力回路も考えられる。このアドレス入力回路は、２入力のＮＯＲ２８００と、このＮＯＲ２８００の出力に接続されたインバータＩＮＶ２８０１と、このインバータＩＮＶ２８０１の出力に接続され出力ＯＵＴ２を出力するもう一つのインバータＩＮＶ２８０２とを、有する。
【００７７】
ラッチアップ測定対象回路としては、実施例では一部の回路上げているが、その他の周辺ＣＭＯＳ回路でも測定可能である。また、実施例ではＣＭＯＳの回路例で説明をしたが、ＣＭＯＳ構造以外のプロセス的にラッチアップ発生する素子であれば本発明を適応可能である。
【００７８】
【発明の効果】
以上説明したように本発明によれば、ラッチアップ測定対象回路周辺のトランジスタ動作等の影響によるラッチアップ測定対象回路のラッチアップ耐量を測定可能な半導体集積回路が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のブロック図である。
【図２】図１の実施例におけるラッチアップ耐量測定回路のブロック図である。
【図３】図１の実施例におけるラッチアップ測定動作を示すフローチャートである。
【図４】図１の実施例の各部の波形を示す図である。
【図５】図１の実施例の別の各部の波形を示す図である。
【図６】ＶＣＣ・ＧＮＤの揺れを示した図である。
【図７】図１の実施例のラッチアップ測定対象回路に用いるＣＭＯＳ ＳＲＡＭ単体メモリセルの回路図である。
【図８】図１の実施例のラッチアップ測定対象回路に用いるＣＭＯＳメモリセルアレイの回路図である。
【図９】図７のＣＭＯＳ ＳＲＡＭ単体メモリセルを用いたメモリセルマスクを示した図である。
【図１０】図９におけるＣＭＯＳ ＳＲＡＭ単体メモリセルの配置を示した図である。
【図１１】メモリセルがカラム方向にＨ個アレイする毎に、サブストレートコンタクトとウェルコンタクトを設けた例を示した図である。
【図１２】Ｐ−Ｎ分離間隔の違う３種のメモリセル示した図である。
【図１３】図１１におけるメモリセルのＶＣＣ、ＧＮＤのアルミ配線をも示した図である。
【図１４】図１３におけるサブストレートコンタクト、ウェルコンタクト部５００の拡大図である。
【図１５】図１４において、（Ｔ）に沿って切断した断面を示す図である。
【図１６】本発明の第２の実施例のブロック図である。
【図１７】図１６の実施例におけるラッチアップ耐量測定回路のブロック図である。
【図１８】図１６の実施例の各部の波形を示す図である。
【図１９】図１６の実施例のラッチアップ測定対象回路に用いるＣＭＯＳ構造ＳＲＡＭのチップ配置図である。
【図２０】ローデコーダマスク配置例を示す図である。
【図２１】ローデコーダ部の回路例（ａ）及びそのローデコーダ部の真理値表（ｂ）を示す図である。
【図２２】ローデコーダ部マスク例１を示す図である。
【図２３】ローデコーダ部マスク例２を示す図である。
【図２４】Ｐチャンネル−Ｎチャンネルトランジスタ間マスク例１を示す図である。
【図２５】Ｐチャンネル−Ｎチャンネルトランジスタ間マスク例２を示す図である。
【図２６】Ｐチャンネル−Ｎチャンネルトランジスタ間マスク例３を示す図である。
【図２７】Ｐチャンネル−Ｎチャンネルトランジスタ間マスク例４を示す図である。
【図２８】カラムデコーダ回路のマスク例を示す図である。
【図２９】昇圧回路（ａ）とそれに与える外部クロックの波形（ｂ）とを示す図である。
【図３０】データＯＵＴ回路と該データＯＵＴ回路の真理値表を示す図である。
【図３１】リファレンス電位発生回路を示す図である。
【図３２】アドレス入力回路を示す図である。
【図３３】ＣＭＯＳインバータ回路の断面図である。
【図３４】従来の基板バックバイアス電圧発生回路のブロック図である。
【符号の説明】
１００ ラッチアップ耐量測定回路
１１０ ラッチアップ耐量測定回路
２００ ラッチアップ測定対象回路
２０１ リングオシレータ部
２０２ リングオシレータ部
ＩＶ１ ＣＭＯＳインバータ
ＩＶ２ ＣＭＯＳインバータ
ＩＶ３ ＣＭＯＳインバータ
ＩＶ４ ＣＭＯＳインバータ
ＩＶ０ 出力インバータ（ドライバートランジスタ）
ＩＶ０１ 出力インバータ（ドライバートランジスタ）
ＩＶ０２ 出力インバータ（ドライバートランジスタ）
Ｐ 外部制御ピン
Ｐ１ 外部制御ピン
ＰＳ１ 外部電源
ＰＳ２ 外部電源
Ｖ 電圧計
Ｖ１ 電圧計
Ａ 電流計
ＯＳＳＣ１ オシロスコープ
ＯＳＳＣ２ オシロスコープ
ＯＳＳＣ３ オシロスコープ
Claims (8)
- ラッチアップ測定対象回路と、動作時に発振信号をノイズとして発生し、前記ノイズを発振出力端子に出力する発振回路と、前記発振出力端子に接続されたドライバートランジスタとを備え、前記発振回路により発生された前記ノイズが前記ドライバートランジスタを経てラッチアップトリガー電流として前記ラッチアップ測定対象回路に伝わることにより、該ラッチアップ測定対象回路にラッチアップを発生させる半導体集積回路であって、
第１の外部電源に接続された第１の電源ライン及び第１の接地ラインと、
前記第１の外部電源とは別の第２の外部電源に接続された第２の電源ライン及び第２の接地ラインとを有し、
前記発振回路は、前記第１の電源ライン及び前記第１の接地ラインに接続され、
前記ラッチアップ測定対象回路は、前記第２の電源ライン及び前記第２の接地ラインに接続され、
前記ドライバートランジスタは、前記発振回路が接続される前記第１の電源ライン及び前記第１の接地ラインには接続されずに、前記ラッチアップ測定対象回路が接続される前記第２の電源ライン及び前記第２の接地ラインに接続されることを特徴とする半導体集積回路。 - 請求項１に記載の半導体集積回路において、
前記ラッチアップ測定対象回路は、ＣＭＯＳ構造の集積回路であることを特徴とする半導体集積回路。 - 請求項１に記載の半導体集積回路において、
前記発振回路に前記ノイズを発生させ、また、前記発振回路に前記ノイズの発生を停止させるべく、前記発振回路の動作を制御する制御端子を、更に有し、
前記発振回路の動作を停止させた状態での、前記ラッチアップ測定対象回路の前記第２の電源ライン及び前記第２の接地ライン間を流れるラッチアップ時の電流の測定と、前記発振回路を動作させた状態での、前記ラッチアップ測定対象回路の前記第２の電源ライン及び前記第２の接地ライン間を流れるラッチアップ時の電流の測定とを可能としたことを特徴とする半導体集積回路。 - 請求項３に記載の半導体集積回路において、
前記発振回路は、帰還ループを有するリングオシレータであり、前記帰還ループは、前記リングオシレータの動作時に前記発振信号を前記ノイズとして発生し、前記ノイズを前記発振出力端子に出力するものであることを特徴とする半導体集積回路。 - ラッチアップ測定対象回路と、動作時に互いに周期の異なる第１及び第２の発振信号を第１及び第２のノイズとしてそれぞれ発生し、前記第１及び前記第２のノイズを第１及び第２の発振出力端子にそれぞれ出力する発振回路と、前記第１及び前記第２の発振出力端子にそれぞれ接続された第１及び第２のドライバートランジスタとを備え、前記発振回路により発生された前記第１及び前記第２のノイズが前記第１及び前記第２のドライバートランジスタを経て第１及び第２のラッチアップトリガー電流として前記ラッチアップ測定対象回路に伝わることにより、該ラッチアップ測定対象回路にラッチアップを発生させる半導体集積回路であって、
第１の外部電源に接続された第１の電源ライン及び第１の接地ラインと、
前記第１の外部電源とは別の第２の外部電源に接続された第２の電源ライン及び第２の接地ラインとを有し、
前記発振回路は、前記第１の電源ライン及び前記第１の接地ラインに接続され、
前記ラッチアップ測定対象回路は、前記第２の電源ライン及び前記第２の接地ラインに接続され、
前記第１のドライバートランジスタは、前記第２の電源ライン及び前記第１の接地ラインに接続され、
前記第２のドライバートランジスタは、前記第１の電源ライン及び前記第２の接地ラインに接続されていることを特徴とする半導体集積回路。 - 請求項５に記載の半導体集積回路において、
前記ラッチアップ測定対象回路は、ＣＭＯＳ構造の集積回路であることを特徴とする半導体集積回路。 - 請求項５に記載の半導体集積回路において、
前記発振回路に前記第１及び前記第２のノイズを発生させ、また、前記発振回路に前記第１及び前記第２のノイズの発生を停止させるべく、前記発振回路の動作を制御する制御端子を、更に有し、
前記発振回路の動作を停止させた状態での、前記ラッチアップ測定対象回路の前記第２の電源ライン及び前記第２の接地ライン間を流れるラッチアップ時の電流の測定と、前記発振回路を動作させた状態での、前記ラッチアップ測定対象回路の前記第２の電源ライン及び前記第２の接地ライン間を流れるラッチアップ時の電流の測定とを可能としたことを特徴とする半導体集積回路。 - 請求項７に記載の半導体集積回路において、
前記発振回路は、第１及び第２の帰還ループを有するリングオシレータであり、前記第１及び前記第２の帰還ループは、前記リングオシレータの動作時に前記第１及び前記第２の発振信号を前記第１及び前記第２のノイズとしてそれぞれ発生し、前記第１及び前記第２のノイズを前記第１及び前記第２の発振出力端子にそれぞれ出力するものであることを特徴とする半導体集積回路。
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