CN103809652B - 电流镜电路与半导体装置 - Google Patents

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Abstract

一种电流镜电路与半导体装置，该电流镜电路接收输入电流并根据该输入电流输出多个镜电流，且包括：电流产生电路，该电流产生电路包括接收该输入电流的输入端、根据该输入电流输出一第一镜电流的第一输出端、以及根据该输入电流输出至少一第二镜电流的至少一第二输出端；第一晶体管，其控制端与第一端连接至该第一镜电流；至少一第二晶体管，其控制端与第一端连接至该至少一第二镜电流；以及多个第三晶体管，从所述第三晶体管的第一端输出所述镜电流，其中所述第三晶体管的控制端连接至该第一晶体管的控制端以及该至少一第二镜电流的控制端。该第一晶体管、该至少一第二晶体管以及所述第三晶体管为相同。本发明可改善输出电流之间的变异。

Description

电流镜电路与半导体装置
技术领域
本发明有关于电流镜技术，且特别有关于共享相同电流源的不同集成电路中的电流镜电路。
背景技术
电流镜(CurrentMirror)电路用于将流经一晶体管的电流源电流(参考电流)镜射(复制)至电路中至少一个其他晶体管。在一些设备中，流经内部不同电子装置的电流可能需要完全相同或至少很接近，对于这些设备而言，通常需要电流镜电路。例如，使用发光二极管(LightEmittingDiode，LED)或有机发光二极管(OrganicLightEmittingDiodes，OLED)的显示装置中会使用电流镜电路。
图1为根据背景技术的P型金属氧化物半导体(P-typeMetalOxideSemiconductor，以下简称为PMOS)电流镜电路10的示意图。电流镜电路10包括PMOS晶体管PM和P1～Pn。PMOS晶体管PM和P1～Pn的源极端连接至电压源Vdd。PMOS晶体管PM的栅极端(控制端)和漏极端以及PMOS晶体管P1～Pn的栅极端连接至产生电流IC的定电流源100。在电流镜电路10中，PMOS晶体管PM和P1～Pn被视为完全相同，因此，分别流经PMOS晶体管P1～Pn的输出电流I1～In皆与流经PMOS晶体管PM的电流IC相同。尽管如此，由于实际上晶体管的阈值电压Vt和常数β并不完全相同，输出电流I1～In并不完全等于IC且输出电流I1～In之间并不完全相等。输出电流I1～In之间的差异可能会造成使用发光二极管或有机发光二极管的显示装置在显示影像时的不均匀。
上述差异所造成的影响在不同集成电路(IntegratedCircuit，IC)的电流镜电路共享相同电流源的情况下可能会明显。图2为根据背景技术其中一例的半导体装置20的示意图，在半导体装置20中，不同集成电路中的PMOS电流镜电路共享相同电流源。半导体装置20包括主电路(mastercircuit)210和从属电路(slavecircuit)220。主电路210和从属电路220配置于不同集成电路中。主电路210中的电流镜电路212和从属电路220中的电流镜电路222共享相同的定电流源200，其中定电流源200位于主电路210中。电流镜电路212包括PMOS晶体管PM和P1～Pn以及电流产生电路214。电流镜电路222包括PMOS晶体管PS和P’1～P’n。电流产生电路214包括N型金属氧化物半导体(N-typeMetalOxideSemiconductor，以下简称为NMOS)晶体管NT1、NT2和NT3，并接收来自定电流源200的电流IC。为了提供相同的参考电流至电流镜电路212和电流镜电路222，定电流源200的电流IC通过由NMOS晶体管NT1、NT2和NT3所构成的电流镜结构提供至电流镜电路212和电流镜电路222。NMOS晶体管NT1的栅极端和漏极端以及NMOS晶体管NT2和NT3的栅极端连接至定电流源200，且NMOS晶体管NT1、NT2和NT3的源极端连接至接地端。因此，定电流源200的电流IC从NMOS晶体管NT1复制至NMOS晶体管NT2和NT3。PMOS晶体管PM的栅极端和漏极端以及PMOS晶体管P1～Pn的栅极端连接至NMOS晶体管NT2的漏极端。PMOS晶体管PS的栅极端和漏极端以及PMOS晶体管P’1～P’n的栅极端连接至NMOS晶体管NT3的漏极端。在半导体装置20中，PMOS晶体管PM、P1～Pn、PS和P’1～P’n被视为完全相同，且NMOS晶体管NT1、NT2和NT3被视为完全相同。因此，输出电流I1～In和I’1～I’n皆与电流IC相同。尽管如此，由于实际上在一集成电路中的晶体管的阈值电压Vt和常数β并不完全相同，即使电流IC被复制至不同集成电路中的电流镜电路212和电流镜电路222，不同集成电路之间的输出电流可能会不完全相同。
发明内容
有鉴于此，本发明提供一种电流镜电路，用以接收一输入电流并根据该输入电流输出多个镜电流，该电流镜电路包括：一电流产生电路，该电流产生电路包括接收该输入电流的一输入端、根据该输入电流输出一第一镜电流的一第一输出端、以及根据该输入电流输出至少一第二镜电流的至少一第二输出端；一第一晶体管，其中该第一晶体管的控制端与第一端连接至该电流产生电路的该第一输出端，该第一晶体管的第二端连接至一第一参考电压；至少一第二晶体管，其中该至少一第二晶体管的控制端与第一端连接至该电流产生电路的该至少一第二输出端，该至少一第二晶体管的第二端连接至该第一参考电压；以及多个第三晶体管，从所述第三晶体管的第一端输出所述镜电流，其中所述第三晶体管的控制端连接至该电流产生电路的该第一输出端以及该至少一第二输出端，所述第三晶体管的第二端连接至该第一参考电压；其中，该第一晶体管、该至少一第二晶体管以及所述第三晶体管为相同。
本发明另提供一种半导体装置，该半导体装置包括一主电路以及一从属电路。该主电路包括一定电流源以及一第一电流镜电路，该定电流源产生一输入电流，该第一电流镜电路接收该输入电流并根据该输入电流输出多个主镜电流，且包括：一第一电流产生电路，该第一电流产生电路包括接收该输入电流的一第一输入端、根据该输入电流输出一第一镜电流的一第一输出端、根据该输入电流输出至少一第二镜电流的至少一第二输出端、以及根据该输入电流输出一第三镜电流的第三输出端；一第一晶体管，其中该第一晶体管的控制端与第一端连接至该第一电流产生电路的该第一输出端，该第一晶体管的第二端连接至一第一参考电压；至少一第二晶体管，其中该至少一第二晶体管的控制端与第一端连接至该第一电流产生电路的该至少一第二输出端，该至少一第二晶体管的第二端连接至该第一参考电压；以及多个第三晶体管，从所述第三晶体管的第一端输出所述主镜电流，其中所述第三晶体管的控制端连接至该第一电流产生电路的该第一输出端以及该至少一第二输出端，所述第三晶体管的第二端连接至该第一参考电压。该从属电路包括一第二电流镜电路，该第二电流镜电路根据该输入电流输出多个从属镜电流，且包括：一第二电流产生电路，该第二电流产生电路包括：连接至该第一电流产生电路的第三输出端的一第二输入端、根据该第三镜电流输出一第四镜电流的一第四输出端、以及根据该第三镜电流输出至少一第五镜电流的至少一第五输出端；一第四晶体管，其中该第四晶体管的控制端与第一端连接至该第二电流产生电路的该第四输出端，该第四晶体管的第二端连接至该第一参考电压；至少一第五晶体管，其中该至少一第五晶体管的控制端与第一端连接至该第二电流产生电路的该至少一第五输出端，该至少一第二晶体管的第二端连接至该第一参考电压；以及多个第六晶体管，从所述第六晶体管的第一端输出所述从属镜电流，其中所述第六晶体管的控制端连接至该第二电流产生电路的该第四输出端以及该至少一第五输出端，所述第三晶体管的第二端连接至该第一参考电压。其中，该第一晶体管、该至少一第二晶体管、所述第三晶体管、该第四晶体管、该至少一第五晶体管以及所述第六晶体管为相同。
本发明可改善输出电流之间的变异，尤其是在不同集成电路中支电流镜电路共享相同电流源的情况下。
附图说明
图1为根据现有技术的一已知PMOS电流镜电路的示意图；
图2为根据现有技术其中一例的不同集成电路中的PMOS电流镜电路共享相同电流源的半导体装置的示意图；
图3为根据本发明一实施例的PMOS电流镜电路的示意图；
图4为根据本发明一实施例的NMOS电流镜电路的示意图；
图5为根据本发明一实施例的不同电路中的PMOS电流镜电路共享相同电流源的半导体装置的示意图；
图6为根据本发明一实施例的不同电路中的NMOS电流镜电路共享相同电流源的半导体装置的示意图；
图7为晶体管的输出电流的常态分布的示意图；
图8为根据本发明一实施例的PMOS电流镜电路的示意图。
附图中符号的简单说明如下：
10、30、40、80、212、222、512、522：电流镜电路；20、50、60：半导体装置；100、200、300、500、800：定电流源；210、510：主电路；214、310、530、810：电流产生电路；220、520：从属电路；311、531、541：输入端；312、313、532、533、534、542、543：输出端；A1、A2、A3：NMOS晶体管；C1、C2、C3、C4：NMOS晶体管；D1、D2：PMOS晶体管；E1、E2、E3：NMOS晶体管；I、I1、I2、…、In、I’1、I’2、…、I’n：输出电流；IA、IB、IAVG：电流值；IC：电流；IM1、IM2、IM3：镜电流；NT1、NT2、NT3：NMOS晶体管；P、P1、P2、…、Pn、P’1、P’2、…、P’n：PMOS晶体管；PM、PM1、PM2、PM3、PM4、PM5：PMOS晶体管；PS、PS1、PS2：PMOS晶体管；Vdd：电压源。
具体实施方式
以下说明是本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明的范围当以申请专利范围所界定者为准。
图3为根据本发明一实施例的PMOS电流镜电路30的示意图。PMOS电流镜电路30包括电流产生电路310以及PMOS晶体管PM1、PM2和P1～Pn。电流产生电路310包括NMOS晶体管A1、A2和A3、接收由定电流源300产生的电流IC的输入端311以及输出端312和313。NMOS晶体管A1、A2和A3构成一电流镜结构，用以将输入电流IC复制至输出端312和313。PMOS晶体管PM1、PM2和P1～Pn的源极端连接至电压源Vdd。PMOS晶体管PM1的栅极端和漏极端连接至输出端312。PMOS晶体管PM2的栅极端和漏极端连接至输出端313。PMOS晶体管P1～Pn的栅极端连接至PMOS晶体管PM1的漏极端以及PMOS晶体管PM2的漏极端，如图3所示。在电流产生电路310中，NMOS晶体管A1、A2和A3为相同，因此，分别流经输出端312和313的镜电流IM1和IM2等于电流IC。在电流镜电路30中，PMOS晶体管PM1、PM2和P1～Pn为相同，因此，分别流经PMOS晶体管P1～Pn的输出电流I1～In等于电流IC。
在一例子中，PMOS晶体管PM2的数目可为不只一个，且NMOS晶体管A2的数目等于PMOS晶体管PM2的数目。
考量到晶体管的阈值电压Vt和常数β的变异，晶体管的输出电流(理论上各相同的晶体管的输出电流应为相同)被视为具有常态分布。以图7为例，图7为晶体管的输出电流I的常态分布的示意图。须注意的是，图7仅为一示例性示意图，并不用于限制本发明。在一电流镜电路中的各晶体管，例如图3中的PMOS晶体管PM1和P1～Pn，最好具有其值等于常态分布的平均电流值IAVG的输出电流。但是，例如，若图3中的PMOS晶体管PM1的输出电流的电流值为图7中的电流值IA，由于PMOS晶体管PM1和PMOS晶体管P1～Pn之间的不匹配(mismatch)更严重，则输出电流I1～In与电流IC之间的差异会更大。假设图3中的PMOS晶体管PM2的输出电流的电流值为图7中的电流值IB，相较于单一PMOS晶体管PM1的输出电流，PMOS晶体管PM1和PMOS晶体管PM2的等效输出电流会更接近平均电流IAVG。如此一来，通过将至少一个PMOS晶体管PM2引入至电流镜电路中，可改善输出电流之间的变异。换句话说，PMOS晶体管P1～Pn可不只参考PMOS晶体管PM1，更可参考至少一个PMOS晶体管PM2，因此，可消除输出电流之间的变异。
在一例子中，PMOS晶体管PM1和PMOS晶体管PM2最好被配置为在电路中距离彼此越远越好。例如，PMOS晶体管PM1和PMOS晶体管PM2分别被配置于电流镜电路的两端。图8为根据本发明一实施例的具有不只一个PMOS晶体管PM2的PMOS电流镜电路80的示意图。PMOS电流镜电路80包括：电流产生电路810，其与图3的电流产生电路310相似；PMOS晶体管PM1～PM5；以及连接于PMOS晶体管PM1～PM5之间的多个PMOS晶体管P(如图8中的虚线所示)，像图3的PMOS晶体管P1～Pn一样，用以产生镜电流。每个PMOS晶体管PM1～PM5的栅极端和漏极端连接至电流产生电路810的一对应输出端。PMOS晶体管PM3可被配置于PMOS晶体管PM1和PMOS晶体管PM2之间，如图8所示。而PMOS晶体管PM4以及PMOS晶体管PM5可分别被配置于PMOS晶体管PM1和PMOS晶体管PM3之间以及PMOS晶体管PM3和PMOS晶体管PM2之间，以此类推。多个PMOS晶体管P可被分散地配置于PMOS晶体管PM1～PM5之间。
图4为根据本发明一实施例的NMOS电流镜电路40的示意图。NMOS电流镜电路40与图3的PMOS电流镜电路30相似，除了图3的PMOS晶体管被图4的NMOS晶体管取代且图3的NMOS晶体管被图4的PMOS晶体管取代。因此，为说明简洁起见，在此不复述NMOS电流镜电路40的细节。
图5为根据本发明一实施例的不同电路中的PMOS电流镜电路共享相同电流源的半导体装置50的示意图。半导体装置50包括主电路510和从属电路520。主电路510和从属电路520配置于不同集成电路中。主电路510中的电流镜电路512和从属电路520中的电流镜电路522共享相同的定电流源500，其中定电流源500位于主电路510中。电流镜电路512包括电流产生电路530以及PMOS晶体管PM1、PM2和P1～Pn。电流产生电路530包括NMOS晶体管C1、C2、C3和C4、接收定电流源500所产生的电流IC的输入端531以及输出端532、533和534。NMOS晶体管C1、C2、C3和C4构成一电流镜结构，用以将输入电流IC复制至输出端532、533和534。PMOS晶体管PM1、PM2和P1～Pn的源极端耦接至电压源Vdd。PMOS晶体管PM1的栅极端和漏极端连接至输出端532。PMOS晶体管PM2的栅极端和漏极端连接至输出端533。PMOS晶体管P1～Pn的栅极端连接至PMOS晶体管PM1的栅极端以及PMOS晶体管PM2的栅极端，如图5所示。在电流产生电路530中，NMOS晶体管C1、C2、C3和C4为相同，因此，分别流经输出端532、533和534的镜电流IM1、IM2和IM3等于电流IC。在电流镜电路512中，PMOS晶体管PM1、PM2和P1～Pn为相同，因此，分别流经PMOS晶体管P1～Pn的输出电流I1～In等于电流IC。电流镜电路522包括电流产生电路540以及PMOS晶体管PS1、PS2和P’1～P’n。电流产生电路540包括PMOS晶体管D1和D2、NMOS晶体管E1、E2和E3、连接至电源产生电路530的输出端534并接收镜电流IM3的输入端541以及输出端542和543。PMOS晶体管D1和D2构成一第一阶电流镜结构，而NMOS晶体管E1、E2和E3构成一第二阶电流镜结构。第一阶电流镜结构和第二阶电流镜结构将镜电流IM3复制至输出端542和543。PMOS晶体管PS1、PS2和P’1～P’n的源极端耦接至电压源Vdd。PMOS晶体管PS1的栅极端和漏极端连接至输出端542。PMOS晶体管PS2的栅极端和漏极端连接至输出端543。PMOS晶体管P’1～P’n的栅极端连接至PMOS晶体管PS1的漏极端以及PMOS晶体管PS2的漏极端，如图5所示。在电流产生电路540中，PMOS晶体管D1和D2为相同且NMOS晶体管E1、E2和E3为相同，因此，分别流经输出端542和543的镜电流IM4和IM5等于电流IC。在电流镜电路522中，PMOS晶体管PS1、PS2和P’1～P’n为相同，因此，分别流经PMOS晶体管P’1～P’n的输出电流I’1～I’n等于电流IC。如上所述，即使配置于不同集成电路，通过PMOS晶体管PS1和PMOS晶体管PS2的协助，电流镜电路512和电流镜电路522还是可以提供本质上相同的输出电流。
图6为根据本发明一实施例的不同电路中的NMOS电流镜电路共享相同电流源的半导体装置60的示意图。半导体装置60与图5的半导体装置50相似，除了图5的PMOS晶体管被图6的NMOS晶体管取代且图5的NMOS晶体管被图6的PMOS晶体管取代。因此，为说明简洁起见，在此不复述半导体装置60的细节。
如上所述，本发明所揭露的电流镜电路可改善输出电流之间的变异，尤其是在不同集成电路中支电流镜电路共享相同电流源的情况下。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (6)

1.一种电流镜电路，其特征在于，用以接收一输入电流并根据该输入电流输出多个镜电流，该电流镜电路包括：
一电流产生电路，该电流产生电路包括：一输入端，接收该输入电流；一第一输出端，根据该输入电流输出一第一镜电流；以及至少一第二输出端，根据该输入电流输出至少一第二镜电流；
一第一晶体管，其中该第一晶体管的控制端与第一端连接至该电流产生电路的该第一输出端，该第一晶体管的第二端连接至一第一参考电压；
至少一第二晶体管，其中该至少一第二晶体管的控制端与第一端连接至该电流产生电路的该至少一第二输出端，该至少一第二晶体管的第二端连接至该第一参考电压；以及
多个第三晶体管，从所述第三晶体管的第一端输出所述镜电流，其中所述第三晶体管的控制端连接至该电流产生电路的该第一输出端以及该至少一第二输出端，所述第三晶体管的第二端连接至该第一参考电压；
其中，该第一晶体管、该至少一第二晶体管以及所述第三晶体管为相同。
2.根据权利要求1所述的电流镜电路，其特征在于，该第一晶体管、该至少一第二晶体管以及所述第三晶体管为P型金属氧化物半导体晶体管。
3.根据权利要求1所述的电流镜电路，其特征在于，该第一晶体管、该至少一第二晶体管以及所述第三晶体管为N型金属氧化物半导体晶体管。
4.一种半导体装置，其特征在于，该半导体装置包括一主电路以及一从属电路，该主电路包括一定电流源以及一第一电流镜电路，该定电流源产生一输入电流，该第一电流镜电路接收该输入电流并根据该输入电流输出多个主镜电流，且包括：
一第一电流产生电路，该第一电流产生电路包括：一第一输入端，接收该输入电流；一第一输出端，根据该输入电流输出一第一镜电流；至少一第二输出端，根据该输入电流输出至少一第二镜电流；以及第三输出端，根据该输入电流输出一第三镜电流；
一第一晶体管，其中该第一晶体管的控制端与第一端连接至该第一电流产生电路的该第一输出端，该第一晶体管的第二端连接至一第一参考电压；
至少一第二晶体管，其中该至少一第二晶体管的控制端与第一端连接至该第一电流产生电路的该至少一第二输出端，该至少一第二晶体管的第二端连接至该第一参考电压；以及
多个第三晶体管，从所述第三晶体管的第一端输出所述主镜电流，其中所述第三晶体管的控制端连接至该第一电流产生电路的该第一输出端以及该至少一第二输出端，所述第三晶体管的第二端连接至该第一参考电压；
该从属电路包括一第二电流镜电路，该第二电流镜电路根据该输入电流输出多个从属镜电流，且包括：
一第二电流产生电路，该第二电流产生电路包括：一第二输入端，连接至该第一电流产生电路的第三输出端；一第四输出端，根据该第三镜电流输出一第四镜电流；以及至少一第五输出端，根据该第三镜电流输出至少一第五镜电流；
一第四晶体管，其中该第四晶体管的控制端与第一端连接至该第二电流产生电路的该第四输出端，该第四晶体管的第二端连接至该第一参考电压；
至少一第五晶体管，其中该至少一第五晶体管的控制端与第一端连接至该第二电流产生电路的该至少一第五输出端，该至少一第二晶体管的第二端连接至该第一参考电压；以及
多个第六晶体管，从所述第六晶体管的第一端输出所述从属镜电流，其中所述第六晶体管的控制端连接至该第二电流产生电路的该第四输出端以及该至少一第五输出端，所述第三晶体管的第二端连接至该第一参考电压；
其中，该第一晶体管、该至少一第二晶体管、所述第三晶体管、该第四晶体管、该至少一第五晶体管以及所述第六晶体管为相同。
5.根据权利要求4所述的半导体装置，其特征在于，该第一晶体管、该至少一第二晶体管、所述第三晶体管、该第四晶体管、该至少一第五晶体管以及所述第六晶体管为P型金属氧化物半导体晶体管。
6.根据权利要求4所述的半导体装置，其特征在于，该第一晶体管、该至少一第二晶体管、所述第三晶体管、该第四晶体管、该至少一第五晶体管以及所述第六晶体管为N型金属氧化物半导体晶体管。
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