CN104851408B - 驱动电路及其控制方法 - Google Patents

Abstract

一种驱动电路多个级移位寄存器电路。第n级移位寄存器电路包含致能单元、禁能单元和第一控制单元。致能单元用以根据时序信号和第n级操作信号产生第n级驱动信号。禁能单元接收逻辑电位信号。当禁能单元借由致能信号而被致能时，禁能单元控制第n级操作信号和第n级驱动信号的电压电位大约相同于第一逻辑电位信号的电压电位。第一控制单元用以根据控制信号而致能以产生致能信号以致能禁能单元。

Description

驱动电路及其控制方法

【技术领域】

本发明是关于一种驱动电路，且特别是有关于一种可提升稳压能力的驱动电路。

【背景技术】

一般而言，液晶显示装置包含有多个像素单元、栅极驱动电路以及源极驱动电路。源极驱动电路是用以提供多个数据电压信号。栅极驱动电路包含多个级移位寄存器电路，用以提供多个栅极信号。栅极信号用以控制像素单元中的像素晶体管的导通和截止，借以控制所述数据信号写入至所述像素单元。当像素晶体管欲截止时，其对应的级移位寄存器电路需将栅极信号拉降至低逻辑电位。然而，在已知级移位寄存器的运作中，负责控制将驱动信号拉降至低逻辑电位的晶体管因长时间受到高逻辑电位偏压的影响下，会导致晶体管老化且充电能力下降，进而无法使栅极信号稳定且维持在低逻辑电位，甚至会有突波(fluctuation)的情况发生。突波的存在可能会导致像素晶体管误开启或漏电，或导致驱动电路操作异常。

【发明内容】

因此，本发明的一目的在于提供一种驱动电路，用以提升稳定驱动信号的能力，并且避免突波的情况发生。

本发明的一态样是在于提供一种驱动电路。驱动电路包含多个级移位寄存器电路用以输出依序的多个驱动信号。所述级移位寄存器电路中的第n级移位寄存器电路包含致能单元、禁能单元和第一控制单元。致能单元用以根据时序信号和第n级操作信号产生所述驱动信号中的第n级驱动信号。禁能单元接收第一逻辑电位信号。当禁能单元接收第一致能信号而被致能时，禁能单元使第n级操作信号和第n级驱动信号的电压电位转换为第一逻辑电位信号的电压电位。第一控制单元受控制信号致能并产生第一致能信号以致能禁能单元，使禁能单元将操作信号和驱动信号由致能电位转换到第一逻辑电位信号的电压电位。其中该控制信号为所述级移位寄存器中的第(n+k)级移位寄存器电路产生的信号，其特征在于，k为大于1的正整数。

本发明的另一态样是在于提供一种驱动电路。驱动电路包含多个级移位寄存器电路用以输出依序的多个驱动信号。所述级移位寄存器电路中的第n级移位寄存器电路包含第一晶体管、第二晶体管第、三晶体管和第四晶体管。第一晶体管的控制端用以接收第n级操作信号。第一晶体管的第一端用以接收时序信号。第二晶体管的第二端用以输出所述驱动信号中的第n级驱动信号。第二晶体管的控制端用以接收致能信号。第二晶体管的第一端电性耦接第一晶体管的第二端。第二晶体管的第二端用以接收第一逻辑电位信号。第三晶体管的控制端用以接收致能信号。第三晶体管的第一端电性耦接第一晶体管的控制端。第三晶体管的第二端用以接收第一逻辑电位信号。第四晶体管的控制端用以接收控制信号。第四晶体管的第一端电性耦接第四晶体管的控制端或用以接收第二逻辑电位信号。第四晶体管的第二端电性耦接第二晶体管的控制端和第三晶体管的控制端。第四晶体管根据控制信号产生致能信号，且第二晶体管和第三晶体管借由致能信号导通。

本发明的又一态样是在于提供一种控制方法。所述控制方法适用于第n级移位寄存器电路。控制方法包含：根据时序信号和第n级操作信号产生第n级驱动信号；根据控制信号产生第一致能信号以致能第n级移位寄存器电路中的一禁能单元，进而将第n级操作信号的电压电位转移到第一逻辑电位信号的电压电位，其中，控制信号为第(n+k)级移位寄存器电路产生的信号，其中，k为大于1的正整数；及当第n级操作信号的电压电位大约相同于第一逻辑电位信号的电压电位时，根据第二逻辑电位信号产生第二致能信号，根据第二致能信号致能禁能单元，进而通过禁能单元将第n级操作信号的电压电位维持在第一逻辑电位信号的电压电位。

综上所述，通过在级移位寄存器电路中增加第一控制单元，可增加其充电能力，并且稳定禁能单元的电压电位，使得操作信号和驱动信号可稳定并维持在低逻辑电位。另外，通过将原本的第二控制单元和第四控制单元接收的第一逻辑电位信号(例如：接地端的信号)换成提供给第一控制单元的控制信号，可使得充电的速度进一步提升，并且避免漏电流的情况发生。

【附图说明】

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：

图1是根据本发明的一实施例绘示的一种驱动电路的示意图；

图2是根据本发明的一实施例绘示的一种第n级移位寄存器电路的示意图；

图3A是根据本发明的第n级移位寄存器电路上的信号的时序图；

图3B是根据图2的第n级移位寄存器电路在电路操作一段时间元件老化后产生的第n级操作信号的波形图；

图4是根据本发明的一实施例绘示的一种第n级移位寄存器电路的示意图；

图5是根据图4的第n级移位寄存器电路产生的第n级驱动信号的波形图；

图6A是根据本发明的一实施例绘示的一种第n级移位寄存器电路600A的示意图；

图6B是根据本发明的一实施例绘示的一种第n级移位寄存器电路600B的示意图；

图6C是根据本发明的一实施例绘示的一种第n级移位寄存器电路600C的示意图。

【符号说明】

100：驱动电路

110_(1)：第1级移位寄存器电路

110_(2)：第2级移位寄存器电路

110_(n)：第n级移位寄存器电路

110_(n+m)：第(n+m)级移位寄存器电路

200：第n级移位寄存器电路

210：致能单元

220：致能控制单元

230：禁能单元

301～304：突波

240：第一禁能控制单元

250：第二禁能控制单元

400：第n级移位寄存器电路

410：致能单元

420：致能控制单元

430：第一禁能单元

435：第二禁能单元

440：第一控制单元

450：第二控制单元

455：第三控制单元

460：第四控制单元

600A：第n级移位寄存器电路

610：致能单元

620：致能控制单元

630：第一禁能单元

635：第二禁能单元

640A：第一控制单元

650A：第二控制单元

655A：第三控制单元

660A：第四控制单元

600B：第n级移位寄存器电路

640B：第一控制单元

650B：第二控制单元

655B：第三控制单元

660B：第四控制单元

600C：第n级移位寄存器电路

640C：第一控制单元

650C：第二控制单元

655C：第三控制单元

660C：第四控制单元

HC_(n-4)～HC_(n+4)：时序信号

G_(n)：第n级驱动信号

G_(n-4)：第(n-4)级驱动信号

G_(n+4)：第(n+4)级驱动信号

Q_(n)：第n级操作信号

Q_(n-4)：第(n-4)级操作信号

Q_(n+4)：第(n+4)级操作信号

VSS：第一逻辑电位信号

LC1：第二逻辑电位信号

LC2：第三逻辑电位信号

SCL：控制信号

SEN1_1,SEN1_2：第一致能信号

SEN2_1,SEN2_2：第二致能信号

TR1～TR21：晶体管

t1～t6：时刻

P(n)：电压电位

【具体实施方式】

下文是举实施例配合所附图式作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，图式仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件将以相同的符号标示来说明。

在全篇说明书与申请专利范围所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭露之内容中与特殊内容中的平常意义。某些用以描述本揭露的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本揭露的描述上额外的引导。

关于本文中所使用的『第一』、『第二』、…等，并非特别指称次序或顺位的意思，亦非用以限定本发明，其仅仅是为了区别以相同技术用语描述的元件或操作而已。

另外，关于本文中所使用的『耦接』或『连接』，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。

图1是根据本发明的一实施例绘示的一种驱动电路100的示意图。驱动电路100包含第1级移位寄存器电路110_(1)、第2级移位寄存器电路110_(2)，…，第n级移位寄存器电路110_(n)，…，第(n+m)级移位寄存器电路110_(n+m)，其中，n和m为自然数。各个级移位寄存器电路110_(1)～110_(n+m)用以产生依序的驱动信号G_(1)～G_(n+m)，各级移位寄存器电路110_(1)～110_(n+m)具有相应的电路结构，且各级移位寄存器电路110_(1)～110_(n+m)依序电性耦接，而传递必要的信号，具体电路及信号传递方式，依后续以第n级移位寄存器电路揭示为代表。各个驱动信号G_(1)～G_(n+m)可分别经由与驱动电路100连接的扫描线(未绘示于图中)传送至像素阵列(未绘示于图中)中，且用以依序开启与扫描线连接的像素晶体管(未绘示于图中)，借此控制像素阵列中的像素单元(未绘示于图中)。

请一并参照图2和图3A，图2是根据本发明的一实施例绘示的一种第n级移位寄存器电路200的示意图。图3A是根据移位寄存器电路200上的信号的时序图。可应用于图1的驱动电路100。第n级移位寄存器电路200包含致能单元210、致能控制单元220、禁能单元230、第一禁能控制单元240和第二禁能控制单元250。致能单元210用以通过第n级操作信号Q_(n)致能，并根据接收的时序信号HC_(n)产生第n级驱动信号G_(n)，并传送至对应的像素晶体管(未绘示于图中)，借此开启像素晶体管使得对应的像素单元(未绘示于图中)接收数据电压。

请一并参阅图3A，致能控制单元220可根据前几级移位寄存器电路(未绘示于图中)产生的信号产生第n级操作信号Q_(n)(例如：在t1～t2时序中，时序信号HC_(n-4)、第(n-4)级操作信号Q_(n-4)和第(n-4)级驱动信号G_(n-4)拉升第n级操作信号Q_(n)至致能电位)，并通过电容C的耦合效应搭配时序信号HC_(n)在t3～t4的时序中将第n级操作信号Q_(n)的电压电位拉升超过致能电位(约两倍于高逻辑电位)，借此提升致能单元210的驱动能力，使得此时致能单元210根据时序信号HC_(n)产生第n级驱动信号G_(n)。

另外，当要关闭像素晶体管时，第n级移位寄存器电路200则是通过禁能单元230、第一禁能控制单元240和第二禁能控制单元250将第n级操作信号Q_(n)和第n级驱动信号G_(n)的电压电位转换并维持在低逻辑电位(例如：接地端的电压电位)。

具体来说，禁能单元230、第一禁能控制单元240和第二禁能控制单元250可接收第一逻辑电位信号VSS，第一逻辑电位信号VSS的电压电位位于低逻辑电位。禁能单元230可根据控制信号SCL致能，并且将第n级操作信号Q_(n)和第n级驱动信号G_(n)的电压电位拉降至第一逻辑电位信号VSS的电压电位。在此架构中，控制信号SCL可以是后几级移位寄存器电路(未绘示于图中)产生的信号(例如：第(n+4)级驱动信号G_(n+4))。

第一禁能控制单元240接收第二逻辑电位信号LC1和第n级操作信号Q_(n)，第二禁能控制单元250接收第三逻辑电位信号LC2和第n级操作信号Q_(n)。第二逻辑电位信号LC1和第三逻辑电位信号LC2的电压电位位于高逻辑电位，且彼此的致能时间互补。当第n级操作信号Q_(n)位于高逻辑电位时，晶体管TR3、TR4、TR5以及TR6为截止，第一禁能控制单元240和第二禁能控制单元250是处于禁能的状态。在t5时刻当第n级操作信号Q_(n)通过禁能单元230拉降至第一逻辑电位信号VSS的电压电位(即低逻辑电位)时，第一禁能控制单元240和第二禁能控制单元250通过第n级操作信号Q_(n)致能，并且分别依据第二逻辑电位信号LC1和第三逻辑电位信号LC2轮流致能，并且导通晶体管TR3与晶体管TR4，进而将第n级操作信号Q_(n)和第n级驱动信号G_(n)的电压电位维持在第一逻辑电位信号VSS的电压电位。

请参照图3B，图3B是根据图2的第n级移位寄存器电路200操作一段时间元件老化以后产生的第n级操作信号Q_(n)的波形图。如图3B所示，当第n级操作信号Q_(n)的电压电位被拉降至低逻辑电位时，因为晶体管TR1、TR2的导通能力降低，使晶体管TR4、TR5的下拉能力不足，因此第n级操作信号Q_(n)会因为受时序信号HC_(n)的耦合影响且无法被禁能控制单元240或250有效稳压而产生突波(fluctuation)301～304。换句话说，第n级操作信号Q_(n)的电压电位在这种状况的下并不会一直维持在低逻辑电位上。此缺陷进一步影响驱动信号G_(n)并使的产生突波301～304。

具体来说，由于第一禁能控制单元240中的晶体管TR1和第二禁能控制单元250中的晶体管TR2长时间受到低频高电压电位的偏压(即第二逻辑电位信号LC1和第三逻辑电位信号LC2)影响，使得晶体管TR1和TR2老化而充电能力下降。因此，晶体管TR3、TR4、TR5和TR6的控制端的电压电位P(n)并无法被第二逻辑电位信号LC1和第三逻辑电位信号LC2充电至正常的高逻辑电位，导致晶体管TR3、TR4、TR5和TR6无法被顺利开启来对第n级操作信号Q_(n)以及驱动信号G_(n)进行稳压，因而产生突波301～304的情况。突波301～304的存在可能会导致像素晶体管误开启或漏电，或导致驱动电路操作异常。

图4是根据本发明的一实施例绘示的一种第n级移位寄存器电路400的示意图。第n级移位寄存器电路400可应用于图1的驱动电路100。第n级移位寄存器电路400包含致能单元410、致能控制单元420、第一禁能单元430、第二禁能单元435、第一控制单元440、第二控制单元450、第三控制单元455和第四控制单元460。类似地，致能单元410用以根据时序信号HC_(n)和第n级操作信号Q_(n)产生第n级驱动信号G_(n)，并将第n级驱动信号G_(n)传送至对应的像素晶体管(未绘示于图中)，借此开启像素晶体管使得对应的像素单元(未绘示于图中)接收数据电压。

致能控制单元420可根据前几级移位寄存器电路(未绘示于图中)产生的信号(例如：第(n-4)级操作信号Q_(n-4)和第(n-4)级驱动信号G_(n-4))产生第n级操作信号Q_(n)，并经由时序信号HC_(n)通过晶体管TR7的耦合效应将第n级操作信号Q_(n)的电压电位拉升超过高逻辑电位，借此致能并提升致能单元410驱动能力，使得此时致能单元410根据时序信号HC_(n)(亦位于高逻辑电位)产生第n级驱动信号G_(n)。

第一禁能单元430以及第二禁能单元435可接收第一逻辑电位信号VSS，其中，第一逻辑电位信号VSS的电压电位位于低逻辑电位。当第一禁能单元430以及第二禁能单元435借由第一致能信号SEN1_1、SEN1_2而被致能时，第一禁能单元430以及第二禁能单元435使第n级操作信号Q_(n)和第n级驱动信号G_(n)的电压电位转换至相同于第一逻辑电位信号VSS的电压电位(于图3A的t5～t6时序中执行)。

第一控制单元440以及第三控制单元455用以根据控制信号SCL而致能以产生第一致能信号SEN1_1、SEN1_2以致能第一禁能单元430以及第二禁能单元435，使分别使第一禁能单元430以及第二禁能单元435将第n级操作信号Q_(n)由致能电位转换到第一逻辑电位信号VSS的电压电位。在一实施例中，控制信号SCL可为第(n+k)级移位寄存器电路(未绘示于图中)产生的信号，其中，k为大于1的正整数。在一实施例中，控制信号SCL可为第(n+k)级移位寄存器电路产生的第(n+k)级驱动信号，例如，第(n+4)级驱动信号G_(n+4)但本发明并不以此为限。

另外，当第n级操作信号Q_(n)的电压电位大约相同于第一逻辑电位信号VSS的电压电位时，第二控制单元450或第四控制单元460用以产生第二致能信号SEN2_1及SEN2_2以致能第一禁能单元430以及第二禁能单元435，使第一禁能单元430维持第n级操作信号Q_(n)和第n级驱动信号G_(n)的电压电位大约相同于第一逻辑电位信号VSS的电压电位(于图3A的t6之后的时序中执行)。

如图4所示，在一实施例中，致能单元410包含晶体管TR7。晶体管TR7的控制端用以接收第n级操作信号Q_(n)。晶体管TR7的第一端用以接收时序信号HC_(n)。晶体管TR7的第二端用以输出第n级驱动信号G_(n)。当晶体管TR7借由第n级操作信号Q_(n)导通时，晶体管TR7可根据此时位于高逻辑电位的时序信号HC_(n)产生第n级驱动信号G_(n)。

第一禁能单元430包含晶体管TR8、TR9。第二禁能单元435包含晶体管TR10和TR11。晶体管TR9和TR10的第一端电性耦接晶体管TR7的控制端。晶体管TR9和TR10的第二端用以接收第一逻辑电位信号VSS。晶体管TR8和TR11的第一端电性耦接晶体管TR7的第二端。晶体管TR8和TR11的第二端用以接收第一逻辑电位信号VSS。晶体管TR8、TR9、TR10和TR11的控制端则是分别接收第一致能信号SEN1_1、SEN1_2。当晶体管TR8、TR9、TR10和TR11的控制端借由第一致能信号SEN1_1、SEN1_2转换为高逻辑信号电位时，第n级操作信号Q_(n)的电压电位可借由晶体管TR9或TR10拉降至第一逻辑电位信号VSS的电压电位，且第n级驱动信号G_(n)的电压电位可借由晶体管TR8或TR11拉降至第一逻辑电位信号VSS的电压电位。

第一控制单元440包含晶体管TR12。第三控制单元455包含晶体管TR13。晶体管TR12和TR13的控制端用以接收控制信号SCL。晶体管TR12和TR13的第一端分别接收第二逻辑电位信号LC1和第三逻辑电位信号LC2。第二逻辑电位信号LC1和第三逻辑电位信号LC2的电压电位位于高逻辑电位，且彼此的致能时间互补。晶体管TR12的第二端电性耦接晶体管TR8和TR9的控制端。晶体管TR13的第二端电性耦接晶体管TR10和TR11的控制端。当晶体管TR12和TR13借由控制信号SCL导通时，晶体管TR12和TR13可分别根据第二逻辑电位信号LC1和第三逻辑电位信号LC2使第一致能信号SEN1_1、SEN1_2转换为高逻辑电位。晶体管TR8、TR9、TR10和TR11则可根据第一致能信号SEN1_1、SEN1_2导通并将第n级操作信号Q_(n)和第n级驱动信号G_(n)的电压电位从致能电位转换到第一逻辑电位信号VSS的电压电位。在此请一并参阅图3A，控制信号SCL在此示意为驱动信号G_(n+4)，可以看到在t5时刻控制信号SCL(亦即驱动信号G_(n+4))切换为高逻辑电位使得第n级操作信号Q_(n)以及第n级驱动信号G_(n)的电压电位可借由图4中的第一禁能单元430以及第二禁能单元435拉降至第一逻辑电位信号VSS的电压电位，此处第一禁能单元430以及第二禁能单元435的操作与图2中的禁能单元230相同。故通过第一控制单元440以及第三控制单元455的设置，第一禁能单元430以及第二禁能单元435取代了图2中的禁能单元230。

请一并参照图5，图5是根据图4的第n级移位寄存器电路400在电路操作一段时间元件老化之后产生的第n级操作信号Q_(n)的波形图。如图5所示，在本实施例中，由于第一控制单元440以及第三控制单元455中的晶体管TR12和TR13受到控制信号SCL的控制，并未长时间受到低频高电压电位的偏压(即第二逻辑电位信号LC1和第三逻辑电位信号LC2)所影响，因此晶体管TR12和TR13的充电能力并不会受到太大衰减。换句话说，晶体管TR8、TR9、TR10和TR11的控制端的电压电位P(n)可持续通过晶体管TR12、TR13正常充电至高逻辑电位，使得晶体管TR8、TR9、TR10和TR11可顺利开启并对第n级操作信号Q_(n)以及驱动信号G_(n)进行稳压。换句话说，可改善图2的第n级移位寄存器电路200会发生突波的情况。

第二控制单元450包含晶体管TR14、TR15、TR16和TR17。晶体管TR14的控制端用以接收第二逻辑电位信号LC1。晶体管TR14的第一端电性耦接晶体管TR14的控制端和晶体管TR12的第一端。晶体管TR14的第二端电性耦接晶体管TR15的控制端。晶体管TR15的第一端电性耦接晶体管TR14的第一端。晶体管TR15的第二端电性耦接晶体管TR12的第二端。晶体管TR16和TR17控制端用以接收第n级操作信号Q_(n)。晶体管TR16和TR17的第一端分别电性耦接晶体管TR14和TR15的第二端。晶体管TR16和TR17的第二端用以接收第一逻辑电位信号VSS。

具体来说，当第n级操作信号Q_(n)的电压电位位于高逻辑电位时，晶体管TR16和TR17导通。此时第二控制单元450产生的第二致能信号SEN2_1借由晶体管TR16和TR17拉降至第一逻辑电位信号VSS的电压电位(即低逻辑电位)。当第n级操作信号Q_(n)的电压电位通过第一控制单元440和第一禁能单元430拉降至低逻辑电位时，晶体管TR16和TR17截止。此时晶体管TR14和TR15借由第二逻辑电位信号LC1(即高逻辑电位)持续导通，且第二控制单元450产生的第二致能信号SEN2_1借由晶体管TR14和TR15拉升至高逻辑电位，进而导通晶体管TR8和TR9，并且通过晶体管TR8和TR9分别将第n级操作信号Q_(n)和第n级驱动信号G_(n)继续维持在第一逻辑电位信号VSS的电压电位。

类似地，第四控制单元460包含晶体管TR18、TR19、TR20和TR21。除了第四控制单元460是接收第三逻辑电位信号LC2之外，其晶体管TR18、TR19、TR20和TR21的连接关系和操作接类似于第二控制单元450的晶体管TR14、TR15、TR16和TR17，于此不再赘述。除此之外，请一并参阅图3A，控制信号SCL在此示意为驱动信号G_(n+4)，可以看到在t5时刻控制信号SCL(亦即驱动信号G_(n+4))切换为高逻辑电位使得晶体管TR12和TR13借由控制信号SCL导通时，晶体管TR12和TR13可分别根据第二逻辑电位信号LC1和第三逻辑电位信号LC2使第一致能信号SEN1_1、SEN1_2转换为高逻辑电位。并根据第一致能信号SEN1_1、SEN1_2导通晶体管TR8、TR9、TR10和TR11将第n级操作信号Q_(n)以及第n级驱动信号G_(n)的电压电位拉降至第一逻辑电位信号VSS的电压电位。

请参照图6A，图6A是根据本发明的一实施例绘示的一种第n级移位寄存器电路600A的示意图。类似地，第n级移位寄存器电路600A包含致能单元610、致能控制单元620、第一禁能单元630、第二禁能单元635、第一控制单元640A、第二控制单元650A、第三控制单元655A和第四控制单元660A，其中，致能单元610、致能控制单元620、第一禁能单元630、第二禁能单元635、第二控制单元650A、第三控制单元655A和第四控制单元660A的连接关系和操作皆类似于图4的第n级移位寄存器电路400中的致能单元410、致能控制单元420、第一禁能单元430、第二禁能单元435、第一控制单元440、第二控制单元450、第三控制单元455和第四控制单元460的连接关系和操作，是以于此不再赘述。

在本实施例中，第一控制单元640A中的晶体管TR12的控制端电性耦接于晶体管TR12的第一端，且晶体管TR13的控制端电性耦接于晶体管TR13的第一端。换句话说，晶体管TR12和TR13以二极管的接法连接其控制端和第一端。类似地，当晶体管TR12和TR13的控制端接收的控制信号SCL位于高逻辑电位时，晶体管TR12和TR13导通并且产生第一致能信号SEN1_1、SEN1_2以导通晶体管TR8、TR9、TR10和TR11。

请参照图6B，图6B是根据本发明的一实施例绘示的一种第n级移位寄存器电路600B的示意图。类似地，第n级移位寄存器电路600B包含致能单元610、致能控制单元620、第一禁能单元630、第二禁能单元635、第一控制单元640B、第二控制单元650B、第三控制单元655B和第四控制单元660B，其中，致能单元610、致能控制单元620、第一禁能单元630、第二禁能单元635和第一控制单元640B、第二控制单元650B、第三控制单元655B和第四控制单元660B的连接关系和操作皆类似于图4的第n级移位寄存器电路400中的致能单元410、致能控制单元420、第一禁能单元430、第二禁能单元435和第一控制单元440、第二控制单元450、第三控制单元455和第四控制单元460的连接关系和操作，是以于此不再赘述。

在本实施例中，第二控制单元650B中的晶体管TR16和TR17的第二端及第四控制单元660B中的晶体管TR20和TR21的第二端改为接收控制信号SCL(例如：第(n+4)级驱动信号G(n+4))。借此，当晶体管TR12和TR13进行充电时，晶体管TR16、TR17、TR20和TR21的第二端的电压电位并不会立刻拉至低逻辑电位，亦即，晶体管TR16、TR17、TR20和TR21并不会立刻截止，且因晶体管TR16、TR17、TR20和TR21的第二端为高电位，因此可以通过晶体管TR16、TR17、TR20和TR21分别对晶体管TR8、TR9、TR10、TR11的控制端进行充电，因此TR8、TR9、TR10、TR11的控制端可更快速的被转换为高逻辑电位，并且避免漏电流的情况发生。详言之，请一并参阅图3A，控制信号SCL在此示意为驱动信号G_(n+4)，可以看到在t5时刻控制信号SCL(亦即驱动信号G_(n+4))切换为高逻辑电位使得晶体管TR12和TR13借由控制信号SCL导通。不同的是，由于第n级操作信号Q_(n)在被拉降至第一逻辑电位信号VSS的电压电位之前，晶体管TR16、TR17、TR20和TR21并不会立刻截止，因此此时控制信号SCL(亦即驱动信号G_(n+4))的高逻辑电位由于耦接至晶体管TR16、TR17、TR20、TR21的第二端，故可将晶体管TR8、TR9、TR10和TR11控制端的电压P(n)进行拉升，因此TR8、TR9、TR10、TR11的控制端可更快速的被转换为高逻辑电位。

请参照图6C，图6C是根据本发明的一实施例绘示的一种第n级移位寄存器电路600C的示意图。类似地，第n级移位寄存器电路600C包含致能单元610、致能控制单元620、第一禁能单元630、第二禁能单元635、第一控制单元640C、第二控制单元650C、第三禁能控制单元655C和第四控制单元660C，其中，致能单元610、致能控制单元620、第一禁能单元630、第二禁能单元635的连接关系和操作皆类似于图4的第n级移位寄存器电路400中的致能单元410、致能控制单元420、第一禁能单元430、第二禁能单元435的连接关系和操作，第一控制单元640C和第三控制单元655C的连接关系和操作类似于图6A的第n级移位寄存器电路600A中的第一控制单元640A和第三控制单元655A的连接关系和操作，第二控制单元650C和第四控制单元660C的连接关系和操作类似于图6B的第n级移位寄存器电路600B中第二控制单元650B和第四控制单元660B的连接关系和操作，是以于此不再赘述。

由上述本发明的实施例可知，通过在级移位寄存器电路中增加第一控制单元，借以取代原本的主要禁能单元用以将操作信号和驱动信号转换为低逻辑电位，并改善禁能控制单元的能力(举例来说，移除禁能单元230并且利用及移位寄存器电路400中的晶体管TR12改善移位寄存器电路200中的晶体管TR1对于晶体管TR3和TR4的控制)，可增加其充电能力，并且稳定晶体管TR3和TR4的控制端的电压电位，使得操作信号和驱动信号可稳定并维持在低逻辑电位。另外，通过将原本的第二控制单元和第四控制单元接收的第一逻辑电位信号(例如：接地端的信号)换成提供给第一控制单元的控制信号，可使得充电的速度进一步提升，并且避免漏电流的情况发生。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (9)

1.一种驱动电路，其特征在于，包含：

多个级移位寄存器电路，用以输出依序的多个驱动信号，该多个级移位寄存器电路中的一第n级移位寄存器电路包含：

一致能单元，用以根据一时序信号和一第n级操作信号产生该多个驱动信号中的一第n级驱动信号；

一禁能单元，电性耦接该致能单元，接收一第一逻辑电位信号，其中，当该禁能单元借由一第一致能信号而被致能时，该禁能单元控制该第n级操作信号和该第n级驱动信号的电压电位大约相同于该第一逻辑电位信号的电压电位；

一第一控制单元，电性耦接该禁能单元，用以根据一控制信号而致能以产生该第一致能信号以致能该禁能单元，使该禁能单元将该第n级操作信号由一致能电位转换到该第一逻辑电位信号的电压电位；

其中该控制信号为该多个级移位寄存器中的一第(n+k)级移位寄存器电路产生的信号，其中，k为大于1的正整数；

其中，该控制信号为该第(n+k)级移位寄存器电路产生的一第(n+k)级驱动信号。

2.如权利要求1所述的驱动电路，其特征在于，还包含一第二控制单元，电性耦接该禁能单元，当该第n级操作信号的电压电位大约相同于该第一逻辑电位信号的电压电位时，该第二控制单元用以产生一第二致能信号以致能该禁能单元使该禁能单元维持该第n级操作信号和该第n级驱动信号的电压电位相同于该第一逻辑电位信号的电压电位。

3.如权利要求2所述的驱动电路，其特征在于，该第二控制单元包含：

一第一晶体管，包含：

一控制端，用以接收该第n级操作信号；

一第一端，电性耦接该禁能单元；及

一第二端，用以接收该第一逻辑电位信号或该控制信号。

4.如权利要求1所述的驱动电路，其特征在于，该第一控制单元包含：

一第一晶体管，包含：

一控制端，用以接收该控制信号；

一第一端，用以接收一第二逻辑电位信号或电性耦接该控制端；及

一第二端，电性耦接该禁能单元，用以输出该第一致能信号给该禁能单元。

5.一种驱动电路，其特征在于，包含：

多个级移位寄存器，用以输出依序的多个驱动信号，其中该多个级移位寄存器中的一第n级移位寄存器包含：

一第一晶体管，包含：

一控制端，用以接收一第n级操作信号；

一第一端，用以接收一时序信号；及

一第二端，用以输出该多个驱动信号中的一第n级驱动信号；

一第二晶体管，包含：

一控制端，用以接收一致能信号；

一第一端，电性耦接该第一晶体管的该第二端；及

一第二端，用以接收一第一逻辑电位信号；

一第三晶体管，包含：

一控制端，用以接收该致能信号；

一第一端，电性耦接该第一晶体管的该控制端；及

一第二端，用以接收该第一逻辑电位信号；及一第四晶体管，包含；

一控制端，用以接收一控制信号；

一第一端，电性耦接该第四晶体管的该控制端或用以接收一第二逻辑电位信号；及

一第二端，电性耦接该第二晶体管的该控制端和该第三晶体管的该控制端；

其中该第四晶体管根据该控制信号产生该致能信号，且该第二晶体管和该第三晶体管借由该致能信号导通；

其中，该控制信号为一第(n+k)级移位寄存器电路产生的该多个驱动信号中的一第(n+k)级驱动信号。

6.如权利要求5所述的驱动电路，其特征在于，还包含：

一第五晶体管，包含：

一控制端，用以接收该第二逻辑电位信号；

一第一端，电性耦接该第五晶体管的该控制端；及

一第二端；及

一第六晶体管，包含：

一控制端，电性耦接该第五晶体管的该第二端；

一第一端，电性耦接该第五晶体管的该第一端；及

一第二端，电性耦接该第四晶体管的该第二端。

7.如权利要求6所述的驱动电路，其特征在于，还包含：

一第七晶体管，包含：

一控制端，用以接收该第n级操作信号；

一第一端，电性耦接该第五晶体管的该第二端；及

一第二端，用以接收该控制信号或该第二逻辑电位信号；及

一第八晶体管，包含：

一控制端，用以接收该第n级操作信号；

一第一端，电性耦接该第六晶体管的该第二端；及

一第二端，用以接收该控制信号或该第二逻辑电位信号。

8.一种控制方法，适用于一第n级移位寄存器电路，其特征在于，该控制方法包含：

根据一时序信号和一第n级操作信号产生一第n级驱动信号；

根据一控制信号产生一第一致能信号以致能该第n级移位寄存器电路中的一禁能单元，进而将该第n级操作信号的电压电位转移到一第一逻辑电位信号的电压电位，其中该控制信号为一第(n+k)级移位寄存器电路产生的信号，其中，k为大于1的正整数；及

当该第n级操作信号的电压电位大约相同于该第一逻辑电位信号的电压电位时，根据一第二逻辑电位信号产生一第二致能信号，根据该第二致能信号致能该禁能单元，通过该禁能单元将该第n级操作信号的电压电位维持在该第一逻辑电位信号的电压电位；

其中，该控制信号为该第(n+k)级移位寄存器电路产生的一第(n+k)级驱动信号。

9.如权利要求8所述的控制方法，其特征在于，通过该禁能单元将该第n级操作信号的电位维持在该第一逻辑电位信号的电压电位包含：

当该第n级操作信号受到该时序信号耦合而偏离该第一逻辑电位信号的电压电位时，通过该禁能单元将该第n级操作信号的电位维持在该第一逻辑电位信号的电压电位。