CN103578403A

CN103578403A - 移位寄存器电路

Info

Publication number: CN103578403A
Application number: CN201310535165.4A
Authority: CN
Inventors: 林炜力; 张竣桓; 董哲维; 侯淑方
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2013-06-14
Filing date: 2013-11-01
Publication date: 2014-02-12
Anticipated expiration: 2033-11-01
Also published as: TW201448466A; CN103578403B; US20140369457A1; TWI533606B; US9287001B2

Abstract

一种移位寄存器电路，包含下拉控制电路、下拉电路、反相脉冲讯号耦合电路、主下拉电路以及上拉电路。下拉控制电路电性连接到下拉电路和反相脉冲讯号耦合电路。下拉电路经由驱动讯号及栅极控制讯号电性连接到上拉电路。主下拉电路电性连接上拉电路，上拉电路接收脉冲讯号及驱动讯号以输出栅极控制讯号。反相脉冲讯号耦合电路可适时输出反相脉冲讯号以抵补驱动讯号的突波。

Description

移位寄存器电路

技术领域

本发明涉及一种应用于显示装置中的移位寄存器架构；特别是涉及一种可应用于显示装置中具有自动补偿功效的移位寄存器。

背景技术

随着面板产业技术的日益增进，顾客对于面板的诉求也越来越高，尤其是边框的宽度更是一个重要的指标，并且站在企业的角度来看，当然也是希望在相同的功能条件下，其生产成本可以越低越好，基于以上两种条件下，所以GOA(Gate Driver on Array)逐渐取代传统的栅极驱动集成电路内移位寄存器的功能。而目前的GOA电路架构，其内部有一个做为驱动移位寄存器的Q讯号，由于此讯号为电路的内部讯号，本身对应的电阻电容(RC)负载比较小，因此易受到高频讯号的干扰而会使其电压高于0伏特以上，造成显示装置中的薄膜晶体管(Thin-Film Transistor，TFT)会一直周期性地被打开(Turned On)，不仅浪费电同时也容易对TFT寿命有所影响。

对应于驱动移位寄存器Q讯号的干扰，传统的做法是提供一个反相脉冲讯号耦合至上述的Q讯号，而不管Q讯号是否需要此反相脉冲讯号。这样的做法将造成电路的驱动能力(Driving Ability)降低。

发明内容

本发明的目的之一是提供一种移位寄存器电路。藉由一个与本级高频讯号反相的高频讯号将本级高频讯号对于驱动讯号(Q)的耦合效应给降低，同时我们也利用下拉控制电路的节点(CTL1节点)在本级操作区间都会一直维持在低电平的特性，使得在本级操作的时候，此反相高频讯号不会耦合到驱动讯号，以避免此反相高频讯号影响驱动讯号的电压电平。为了节省电路外部的高频讯号接脚，可以在移位寄存器电路的内部增加一组反相器电路，藉由外部系统提供的高频讯号来产生反相的高频讯号，达到节省电子元件使用的数量，进而缩减集成电路所使用的面积的目的。

本发明提出一种移位寄存器电路，包含下拉控制电路、下拉电路、反相脉冲讯号耦合电路、主下拉电路以及上拉电路。下拉控制电路电性连接到下拉电路和反相脉冲讯号耦合电路。下拉电路经由驱动讯号及栅极控制讯号电性连接到上拉电路。主下拉电路经由驱动讯号电性连接到上拉电路，上拉电路接收脉冲讯号及驱动讯号以输出栅极控制讯号。反相脉冲讯号耦合电路可适时输出反相脉冲讯号以抵补驱动讯号的突波。

本发明中的移位寄存器电路，其中反相脉冲讯号耦合电路包含第一晶体管，第一晶体管接收第一反相脉冲讯号并通过第一电容耦合第一反相脉冲讯号至第一驱动讯号。而反相脉冲讯号耦合电路包含第一反相器接收第一脉冲讯号以产生第一反相脉冲讯号。反相脉冲讯号耦合电路可以接收直流电压或比第一脉冲讯号频率低的一低频讯号。第一上拉电路能产生第二驱动讯号，第二驱动讯号输出至位于移位寄存器电路中的第二移位寄存器电路。

本发明的移位寄存器电路，其中另外包含有另一反相脉冲讯号耦合电路与另一下拉控制电路，当另一控制讯号位于第二预定逻辑电平时，另一下拉控制电路不致能另一反相脉冲讯号耦合电路。当另一控制讯号不再位于第二预定逻辑电平时，另一反相脉冲讯号耦合电路可以被致能，使得另一反相脉冲讯号耦合电路输出另一反相脉冲讯号且耦合另一反相脉冲讯号至第一驱动讯号以抵补第一驱动讯号。

以上的关于本发明内容的说明及以下的实施方式的说明用以示范与解释本发明的精神与原理，并且提供本发明的权利要求更进一步的解释。

附图说明

图1是根据本发明的一实施例的移位寄存器电路的方块图。

图2是根据本发明的一实施例的第一移位寄存器的详细电路图。

图3是根据本发明的一实施例中的第一反相脉冲讯号耦合电路的详细电路图。

图4是根据本发明的另一实施例的第一反相脉冲讯号耦合电路的详细电路图。

图5是根据本发明的一实施例的移位寄存器电路的时序波形图。

图6是根据本发明的一实施例的移位寄存器电路的模拟波形图。

附图符号说明

100、200 移位寄存器电路

300、400 第一反相脉冲讯号耦合电路

120、210 第一下拉控制电路单元

110、220 第一下拉电路单元

130、230 第一反相脉冲讯号耦合电路单元

140、240 第一上拉电路单元

150、250 第一主下拉电路单元

T10～T52 晶体管

C1～C3 耦合电容

Q 节点

LC1 第一电压节点

LC2 第二电压节点

Q(n) 第一驱动讯号

Q(n+1) 第二驱动讯号

CTL1 第一控制讯号

G(n) 第一栅极控制讯号

G(n+2) 第三栅极控制讯号

G(n-1) 前一级移位寄存器电路的栅极控制讯号

HC(n) 第一脉冲讯号

HC1 第一脉冲讯号

HC2 第二脉冲讯号

HC3 第三脉冲讯号

HCR(n) 第一反相脉冲讯号

HCR1 第一反相脉冲讯号

HCR2 第二反相脉冲讯号

HCR3 第三反相脉冲讯号

VGH 第一讯号节点

VSS 第二讯号节点

V1(Q(n)) 第一驱动讯号电压

V2(Q(n)) 第一驱动讯号电压

V(HC(n)) 第一脉冲讯号电压

V(HCR(n)) 第一反相脉冲讯号电压

具体实施方式

请参照「图1」，「图1」所示为依据本发明的一实施例的移位寄存器电路的方块图。其中移位寄存器电路100包含有第一下拉电路110、第一下拉控制电路120、第一反相脉冲讯号耦合电路130、第一上拉电路140及第一主下拉电路150。第一上拉电路140用以接收来自节点Q的第一驱动讯号Q(n)与第一脉冲讯号HC(n)以输出第一栅极控制讯号G(n)。第一下拉电路110、第一下拉控制电路120、第一反相脉冲讯号耦合电路130、第一上拉电路140及第一主下拉电路150均电性连接到节点Q，而第一下拉电路110、第一反相脉冲讯号耦合电路130与第一上拉电路140用以控制第一栅极控制讯号G(n)的输出波形。根据本发明的一实施例，第一主下拉电路150，举例而言，可连接到第三栅极控制讯号G(n+2)，其中第三栅极控制讯号G(n+2)为第(n+2)级的移位寄存器电路所输出的栅极控制讯号，然而本发明不限于此，亦可连接到其它级的移位寄存器电路所输出的栅极控制讯号。第一下拉控制电路120电性连结到第一下拉电路110及第一反相脉冲讯号耦合电路130。第一下拉控制电路120用来产生控制讯号驱动第一下拉电路110，连动输出控制第一反相脉冲讯号耦合电路130输出第一反相脉冲讯号HCR(n)。此反相脉冲讯号被耦合到第一驱动讯号Q(n)。

当第一下拉控制电路120内部第一控制讯号位于第一预定逻辑电平时，第一下拉控制电路120不致能反相脉冲讯号耦合电路130。当第三栅极讯号G(n+2)逻辑电平改变时，将使第一主下拉电路150改变第一驱动讯号Q(n)。而当第一驱动讯号Q(n)使第一下拉控制电路120内部第一控制讯号不再位于第一预定逻辑电平时第一反相脉冲讯号耦合电路130输出第一反相脉冲讯号以抵补(Compensate)第一驱动讯号Q(n)的一突波(Spike)。

以下在多个实施例的移位寄存器电路中，在各个移位寄存器电路中的开关元件为一种晶体管用以执行相关电路作动。

请参照「图2」，「图2」所示为依据本发明的一实施例的移位寄存器的详细电路图。假设此移位寄存器电路200为第n级的移位寄存器电路，此移位寄存器电路200将会输出第n+1级移位寄存器的驱动讯号Q(n+1)。

移位寄存器电路200包含第一下拉控制电路210、第一下拉电路220、第一反相脉冲讯号耦合电路230、第一上拉电路240及第一主下拉电路250。第一下拉控制电路210连接于第一讯号节点VGH以及接收第一驱动讯号Q(n)以产生第一控制讯号CTL1。第一控制讯号CTL1会被输出到第一下拉电路单元220及第一反相脉冲讯号耦合电路单元230。值得一提的是，第一驱动讯号Q(n)用来驱动此第n级移位寄存器200，而驱动讯号Q(n+1)则是用来驱动第n+1级移位寄存器。

第一反相脉冲讯号耦合电路单元230接收来自于第一下拉控制电路单元210的第一控制讯号，来经由耦合电容C1输出第一反相脉冲讯号HCR(n)到第一驱动讯号Q(n)。第一上拉电路单元240接收第一驱动讯号Q(n)及第一脉冲讯号HC(n)以产生第一栅极控制讯号G(n)，且第一上拉电路单元240亦可接收第一栅极控制讯号G(n)以产生一第二驱动讯号Q(n+1)。

「图2」中的第一下拉控制电路单元210另外包括第一晶体管T10、第二晶体管T12、第三晶体管T14及第四晶体管T16。第一晶体管T10的栅极电性连接至第一晶体管T10的漏极、第三晶体管T14的漏极及第一讯号节点VGH。第一晶体管T10的源极电性连结于第二晶体管T12的漏极与第三晶体管T14的栅极。第三晶体管T14的源极则与第四晶体管T16的漏极电性连接，而第二晶体管T12的栅极及第四晶体管T16的栅极同样电性连接至第一驱动讯号Q(n)。此外，第二晶体管T12的源极及第四晶体管T16的源极电性连接至第二讯号节点VSS。

第一下拉电路单元220包括第五晶体管T18与第六晶体管T20，此第五晶体管T18的栅极电性连接于第一控制讯号CTL1，且第五晶体管T18的源极则电性连接于第一栅极控制讯号G(n)而第五晶体管T18的漏极则连接到第一驱动讯号Q(n)。此第六晶体管T20的栅极电性连接于第一控制讯号CTL1，且第六晶体管T20的源极则电性连接至第二讯号节点VSS，而第六晶体管T20的漏极则连接到第一栅极控制讯号G(n)。第一晶体管T10及第三晶体管T14用来等效一电阻器以产生一预定直流电压电平。第二晶体管T12及第四晶体管T16接收第一驱动讯号Q(n)以产生第一控制讯号CTL1。

第一反相脉冲讯号耦合电路单元230包括第七晶体管T22、第八晶体管T24及第一耦合电容C1。第七晶体管T22的栅极电性连结到第一控制讯号CTL1，第七晶体管T22的漏极电性连结到第一反相脉冲讯号HCR(n)，而第七晶体管T22的源极电性连结到第八晶体管T24的源极及第一耦合电容C1的第一端。同时，第一耦合电容C1的第二端电性连接到第一驱动讯号Q(n)，而第八晶体管T24的栅极与源极分别电性连接到第一栅极控制讯号G(n)与第二讯号节点VSS。

第一上拉电路单元240包括第九晶体管T26、第十晶体管T28、第十一晶体管T30。第九晶体管T26的栅极电性连结到第十晶体管T28的栅极及第一驱动讯号Q(n)，第九晶体管T26的漏极电性连结到第十晶体管T28的漏极与第一脉冲讯号HC(n)，第九晶体管T26的源极电性连结到第一栅极控制讯号G(n)，第十晶体管T28的源极则电性连结到第十一晶体管T30的栅极。此外，第十一晶体管T30的漏极电性连结到第一栅极控制讯号G(n)，而第十一晶体管T30的源极则电性连结到第二驱动讯号Q(n+1)。第九晶体管T26接收第一脉冲讯号HC(n)及第一驱动讯号Q(n)产生第一栅极控制讯号G(n)，第十晶体管T28接收第一脉冲讯号HC(n)及第一驱动讯号Q(n)以控制第十一晶体管T30产生第二驱动讯号Q(n+1)。

第一主下拉电路单元250包括第十二晶体管T32。第十二晶体管T32的漏极电性连接到第一栅极控制讯号G(n)，第十二晶体管T32的栅极电性连接到第三栅极控制讯号G(n+2)，第十二晶体管T32的源极电性连接到第二讯号节点VSS。

当第三栅极控制讯号G(n+2)改变时，将可改变第一驱动讯号Q(n)。当第一控制讯号CTL1讯号电平改变时，将可控制是否致能第一反相脉冲讯号耦合电路单元230，并控制第一反相脉冲讯号HCR(n)是否被输出耦合到第一驱动讯号Q(n)。

第一下拉控制电路210包含当第一驱动讯号Q(n)位于第一预定电平时，第二晶体管T12以及第四晶体管T16均会被打开，第一控制讯号CTL1的电平将会被下拉至与第二讯号节点VSS相同。此第一预定逻辑电平在实施例中为一高(High)逻辑电平。这情况下，此第一控制讯号将等同于位于其对应的低逻辑电平。当第一控制讯号CTL1位于低逻辑(Low)电平，第一下拉控制电路210将无法去开启第七晶体管T22，使得反相脉冲讯号HCR(n)无法通过第一耦合电容C1输出(或是说，第一反相脉冲讯号耦合电路230将不被致能)。

如前所述，第二驱动讯号Q(n+1)输出至位于显示装置中的第n+1级移位寄存器电路(如第二移位寄存器电路)。第二移位寄存器电路相似于第一移位寄存器电路包含有第二下拉控制电路、第二下拉电路、第二反相脉冲讯号耦合电路、第二上拉电路以及第二主下拉电路。第二移位寄存器电路相类似于第一移位寄存器的操作。也就是说，当第二下拉控制电路内部第二控制讯号位于第二预定逻辑电平时第二下拉控制电路将不致能第二反相脉冲讯号耦合电路。而当第二控制讯号不再位于第二预定逻辑电平时第二反相脉冲讯号耦合电路将被致能输出第二反相脉冲讯号且耦合至第二驱动讯号，以抵补第二驱动讯号的突波。

当后两级的移位寄存器的栅极控制讯号G(n+2)电平改变时(如由低逻辑电平改变至高逻辑电平)，将藉由第一主下拉电路单元250去改变第一驱动讯号Q(n)的电平，进而改变第一驱动讯号的逻辑电平(如由高逻辑电平改变至低逻辑电平)。第一驱动讯号Q(n)逻辑电平的改变将使第一控制讯号CTL1不再位于第一预定逻辑电平时(如由上述的低逻辑电平变成高逻辑电平)。而第一控制讯号逻辑电平的改变将可致能第一反相脉冲讯号耦合电路230，以输出第一反相脉冲讯号HCR(n)以抵补第一驱动讯号Q(n)的突波。

尽管「图2」的实施例只提到一组下拉控制电路(第一下拉控制电路210)、下拉电路(第一下拉电路220)、反相脉冲讯号耦合电路(第一反相脉冲讯号耦合电路230)、上拉电路(第一上拉电路240)及主下拉电路(第一主下拉电路250)，上述电路的数目是可调整的。举例来说，同一移位寄存器电路200可能包含另外一组下拉控制电路、下拉电路、反相脉冲讯号耦合电路、上拉电路及主下拉电路。

请参照「图3」，「图3」所示为本发明的一实施例的第一反相脉冲讯号耦合电路的详细电路图。第一反相脉冲讯号耦合电路300包括第十三晶体管T34、第十四晶体管T36、第十五晶体管T38、第十六晶体管T40及第二耦合电容C2。第十三晶体管T34的栅极电性连接于第十三晶体管T34的漏极及第一讯号节点VGH，第十三晶体管T34的源极则电性连接于第十四晶体管T36的漏极及第十五晶体管T38的漏极。此外，第十四晶体管T36的栅极电性连接于第一脉冲讯号HC(n)，第十四晶体管T36的源极电性连接于第十六晶体管T40的源极与第二讯号节点VSS，且第十五晶体管T38的源极与第十六晶体管T40的漏极还有第二耦合电容C2的第一端电性连接。第十五晶体管T38的栅极电性连接于第一控制讯号CTL1，第十六晶体管T40的栅极则电性连接于第一栅极控制讯号G(n)。上述的第一讯号节点VGH在一实施例中为直流电压。

第十三晶体管T34为等效成电阻器功用。第十三晶体管T34及第十四晶体管T36构成常用的反相器电路，因此可以把输入的第一脉冲讯号HC(n)转换成反相的第一反相脉冲讯号HCR(n)输出。

此实施例与第一反相脉冲讯号耦合电路230不同的是增加了构成反相器电路的第十三晶体管T34及第十四晶体管T36。因此，相对于图2的位寄存器电路200需要另外提供第一反相脉冲讯号HCR(n)，使用第一反相脉冲讯号耦合电路300的移位寄存器将不需要额外提供上述第一反相高频讯号HCR(n)。换句话说，只要在有第一脉冲讯号HC(n)的情况下，使用第一反相脉冲耦讯号合电路300的移位寄存器可以把第一脉冲讯号HC(n)直接转换成第一反相脉冲讯号HCR(n)。采用第一反相脉冲讯号耦合电路300的好处是当系统中脉冲讯号设定越多的时候，所需的电路外部脚位得以有效地控制而不需增加。

请参照「图4」，「图4」所示为本发明另一实施例的第一反相脉冲讯号耦合电路的详细电路图。第一反相脉冲讯号耦合电路400包含第十七晶体管T42、第十八晶体管T44、第十九晶体管T46、第二十晶体管T48、第二十一晶体管T50、第二十二晶体管T52及第三耦合电容C3。第十七晶体管T42的栅极与本身的漏极还有第一电压节点LC1电性连接，第十七晶体管T42的源极电性连接于第十八晶体管T44的漏极、第十九晶体管T46的源极、第二十晶体管T48的漏极及第二十一晶体管T50的漏极，其中第一反相脉冲讯号HCR(n)是在此节点上产生。第十八晶体管T44的栅极与第二十晶体管T48的栅极同样电性连接至第一脉冲讯号HC(n)，第十八晶体管T44的源极电性连接于第二十晶体管T48的源极、第二十二晶体管T52的源极及第二讯号节点VSS。除此之外，第十九晶体管T46的栅极则电性连接于本身的漏极还有第二电压节点LC2。第二十一晶体管T50的源极电性连接于第二十二晶体管T52的漏极及第三耦合电容C3的第一端，且第二十二晶体管T52的栅极电性连接于第一栅极控制讯号G(n)。第十七晶体管T42及第十九晶体管T46各等效为电阻器，用以提供电压电平，第十八晶体管T44及第二十晶体管T48把输入的第一脉冲讯号HC(n)转换产生第一反相脉冲讯号HCR(n)输出。第一电压节点LC1与第二电压节点LC2在一实施例中均例如为比第一脉冲讯号频率低的低频讯号，但并不以此为限。

相对于「图3」的第一反相脉冲讯号耦合电路300，图4的第一反相耦合电路400不使用直流电压VGH于本身的反相器电路。第一反相耦合电路400使用传统移位寄存器电路的低频讯号LC1以及LC2，可降低直流应力(DC Stress)的影响，增加整体移位寄存器电路的使用寿命。

请同时参照「图5」以及「图2」，「图5」是根据本发明的一实施例的移位寄存器电路的时序波形图。首先，当前一级移位寄存器电路输出高逻辑电平的栅极控制讯号G(n-1)至本级移位寄存器电路的第一驱动讯号Q(n)时，第一驱动讯号Q(n)被预先充电至某一逻辑电平。举例而言，在T1到T2时间，前一级移位寄存器电路的栅极控制讯号G(n-1)为高逻辑电平，且将第一驱动讯号Q(n)预先充电至某一逻辑电平。

此时，第二晶体管T12以及第四晶体管T16均会被导通，第一控制讯号CTL1的电平于T1时间时即会被下拉至与第二讯号节点VSS的电平相同。当第一控制讯号CTL1位于低逻辑电平时(例如T1到T4时间内)，第一下拉控制电路210将无法导通第七晶体管T22，使得第一反相脉冲讯号HCR(n)无法通过第一耦合电容C1输出。换而言之，在T1到T4时间，第七晶体管T22不被致能，故第一反相脉冲讯号耦合电路230不会输出第一反相脉冲讯号HCR(n)。接着在T2到T3时间，第一脉冲讯号HC1由低逻辑电平改变至高逻辑电平时，第一脉冲讯号HC1将被耦合至第一驱动讯号Q(n)，此时第一驱动讯号Q(n)被推升至更高的逻辑电平。

当在T4时间，后两级的移位寄存器的栅极控制讯号G(n+2)电平由低逻辑电平改变至高逻辑电平时，将藉由第十二晶体管T32去改变第一驱动讯号Q(n)的电平，进而将第一驱动讯号Q(n)的电平由高逻辑电平改变至低逻辑电平。此时，第一驱动讯号Q(n)逻辑电平的改变将使第一控制讯号CTL1变成高逻辑电平，以致能第七晶体管T22，用以让第一反相脉冲讯号耦合电路230输出第一反相脉冲讯号HCR1。也就是当第一脉冲讯号HC1再次输出高逻辑电平时(例如在T6时间)，此时第一反相脉冲讯号耦合电路单元230便能输出第一反相脉冲讯号HCR1以抵补第一驱动讯号Q(n)的突波。值得注意的是，第一脉冲讯号HC1、第二脉冲讯号HC2以及第三脉冲讯号HC3可以是接续的脉冲，且第一反相脉冲讯号HCR1、第二反相脉冲讯号HCR2以及第三反相脉冲讯号HCR3也可以是接续的脉冲，在本实施例并不以三个脉冲为限。

请接续参照「图6」，「图6」是根据本发明的一实施例的移位寄存器电路的模拟波形图。在此实施例中，将举例说明移位寄存器电路实际模拟数据结果，而其详细电路运作原理与时序波形运作已于前文说明，不再赘述。在「图6」中，V1(Q(n))为现有移位寄存器电路(未绘于附图)的第一驱动讯号Q(n)的电压，V2(Q(n))为本发明移位寄存器电路200的第一驱动讯号Q(n)的电压，V(HC(n))为第一脉冲讯号HC(n)的电压，V(HCR(n))为第一反相脉冲讯号HCR(n)的电压。在「图6」中TC时间点位置，当HC(n)再次输出高逻辑电平瞬间，V2(Q(n))电压比V1(Q(n))电压低，也就是在TC时间点位置，本发明移位寄存器电路200的第一驱动讯号Q(n)有较小的突波产生。

换而言之，本发明中第一反相脉冲讯号耦合电路单元230此时输出第一反相脉冲讯号HCR(n)以抵补第一驱动讯号Q(n)的突波，进而让V2(Q(n))电压降低，而较小的突波代表着较佳的讯号品质，对电路的影响也较小。在本实施例中，现有移位寄存器电路与本发明的移位寄存器电路200在TC时间点所模拟的V1(Q(n))电压为2伏特(Volt)，而V2(Q(n))电压为-2伏特(Volt)，故本发明移位寄存器电路200能有效的降低第一驱动讯号Q(n)的突波，但并不以此为限。

综上所述，本发明所揭示的使用于显示装置的移位寄存器电路，除了不会降低电路的驱动能力之外，主要能够有效的降低驱动讯号的突波，在增加降低突波功能的同时还可以节省外部脉冲讯号及外部电源输入脚位数，可以避免不必要的功率消耗和晶体管寿命的降低。

Claims

1.一种移位寄存器电路，包含:

一第一下拉控制电路；

一第一下拉电路，电性连接于该第一下拉控制电路；

一第一反相脉冲讯号耦合电路，用来产生一第一反相脉冲讯号；

一第一上拉电路，用来产生一第一栅极控制讯号；以及

一第一主下拉电路，电性连接于该第一上拉电路；

其中，该第一上拉电路接收一第一驱动讯号与一第一脉冲讯号以输出该第一栅极控制讯号，当该第一下拉控制电路内部的一第一控制讯号位于一第一预定逻辑电平时，该第一下拉控制电路不致能该第一反相脉冲讯号耦合电路，该第一主下拉电路改变该第一驱动讯号，而当改变后的该第一驱动讯号使该第一下拉控制电路的该第一控制讯号不再位于该第一预定逻辑电平时，该第一反相脉冲讯号耦合电路输出该第一反相脉冲讯号以抵补该第一驱动讯号的一突波。

2.如权利要求1所述的移位寄存器电路，其中该第一反相脉冲讯号耦合电路包含一第一晶体管，该第一晶体管接收该第一反相脉冲讯号，并通过一第一电容耦合该第一反相脉冲讯号至该第一驱动讯号。

3.如权利要求1所述的移位寄存器电路，其中该第一反相脉冲讯号耦合电路还包含一第一反相器接收该第一脉冲讯号，以产生该第一反相脉冲讯号。

4.如权利要求1所述的移位寄存器电路，其中该第一反相脉冲讯号耦合电路接收一直流电压。

5.如权利要求1所述的移位寄存器电路，其中该第一反相脉冲讯号耦合电路接收比该第一脉冲讯号频率低的一低频讯号。

6.如权利要求1所述的移位寄存器电路，还包含一另一反相脉冲讯号耦合电路与一另一下拉控制电路，当该第一下拉控制电路内部的一另一控制讯号位于一第二预定逻辑电平时，相对于该第一下拉控制电路的该另一下拉控制电路不致能该另一反相脉冲讯号耦合电路。

7.如权利要求6所述的移位寄存器电路，其中相对于该第一下拉控制电路的属于该移位寄存器电路的该另一下拉控制电路内部的该另一控制讯号不再位于该第二预定逻辑电平时，该另一反相脉冲讯号耦合电路被致能，使得该另一反相脉冲讯号耦合电路输出一另一反相脉冲讯号，且耦合该另一反相脉冲讯号至该第一驱动讯号。

8.如权利要求7所述的移位寄存器电路，其中该另一反相脉冲讯号使得当该另一下拉控制电路内部的该另一控制讯号不再位于该第二预定逻辑电平时，该突波得以被该另一反相脉冲讯号抵补。

9.如权利要求1所述的移位寄存器电路，其中该第一预定逻辑电平为逻辑低电平。

10.如权利要求1所述的移位寄存器电路，其中该第一下拉控制电路接收一直流讯号。