CN110164360A - 栅极驱动装置 - Google Patents

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Abstract

栅极驱动装置包括多个移位寄存电路，该多个移位寄存电路相互串联耦接，并分别产生多个栅极驱动信号，其中第N级的移位寄存电路包括输出级电路以及多个电压调整器。输出级电路依据第一控制信号、第二控制信号以及第三控制信号以在输出端产生第N级栅极驱动信号。第一电压调整器依据第一模式选择信号以及第二模式选择信号以调整第一控制信号。第二电压调整器依据前级栅极驱动信号、后级栅极驱动信号、反向时钟脉冲信号或第三控制信号以调整该第二控制信号。第三电压调整器依据第一模式选择信号、第二控制信号以及时钟脉冲信号以调整第三控制信号。

Description

栅极驱动装置
技术领域
本发明涉及一种栅极驱动装置，特别涉及一种用以驱动显示面板的栅极驱动装置。
背景技术
在同步发光的主动式的发光二极管像素电路中，需在补偿阶段中同时开启所有的像素，以便能对像素中薄膜晶体管的导通电压的变异同时进行补偿的动作。在接下来的数据写入阶段，则需逐列的开启像素电路，以逐列的针对像素电路进行数据写入的动作。
在习知的技术领域中，同步发光的像素电路，常面临到多种问题。第一，同步发光的像素电路中需要设置特殊的信号以指示补偿阶段以及数据写入阶段的进行；第二，在应用于高分辨率的显示面板时，需要足够长的数据写入时间；第三，当栅极驱动电路中应用低温度多晶硅制程所制造的薄膜晶体管时，在当薄膜晶体管被断开时，仍具有相对高电子移动率，并容易造成电路节点上产生漏电的现象。
发明内容
本发明提供一种栅极驱动装置，可应用于高分辨率的显示面板上。
本发明的栅极驱动装置包括多个移位寄存电路。移位寄存电路相互串联耦接，并分别产生多个栅极驱动信号，其中第N级的移位寄存电路包括输出级电路、第一电压调整器、第二电压调整器以及第三电压调整器。输出级电路具有一第一控制端、一第二控制端以及一第三控制端以分别接收第一控制信号、第二控制信号以及第三控制信号。输出级电路依据第一控制信号、第二控制信号以及第三控制信号以在输出端产生第N级栅极驱动信号。第一电压调整器耦接第一控制端，依据第一模式选择信号以及第二模式选择信号以选择栅极高电压或栅极低电压以调整第一控制信号。第二电压调整器耦接至第二控制端，依据前级栅极驱动信号以提供时钟脉冲信号以调整该第二控制信号，依据后级栅极驱动信号或第三控制信号以提供栅极高电压以调整第二控制信号，并依据反向时钟脉冲信号以调整第二控制信号。第三电压调整器耦接至第三控制端，依据第一模式选择信号、第二控制信号以及时钟脉冲信号以调整第三控制信号。
基于上述，本发明的栅极驱动装置通过多个电压调整器以调整控制端上的控制信号，并藉由控制信号控制输出级电路以产生栅极驱动信号。如此，栅极驱动器可在补偿阶段产生具有一致波形的多个栅极驱动信号，并在之后的写入阶段产生分别依序致能的多个栅极驱动信号。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为本发明一实施例的栅极驱动装置的示意图。
图2为本发明实施例的栅极驱动装置的动作波形图。
图3A至图3G为本发明实施例的栅极驱动装置的等效电路图。
其中，附图说明：
100：移位寄存电路
CE1、CE2、CE3：控制端
110：输出级电路
120～140：电压调整器
S[N]、Q[N]、P[N]：控制信号
OE：输出端
T1～T13：晶体管
VGL：栅极低电压
VGH：栅极高电压
SS、SR：模式选择信号
C1、C2：电容
XCK：反向时钟脉冲信号
CK：时钟脉冲信号
G[N]：第N级栅极驱动信号
Q[N-1]：前级第二控制信号
G[N-1]：前级栅极驱动信号
G[N+2]：后级栅极驱动信号
TA0～TA7：时间区间
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
请参照图1，图1为本发明一实施例的栅极驱动装置的示意图。栅极驱动装置包括多个移位寄存电路，其中栅极驱动装置由移位寄存电路相互串联耦接来建构。以第N级的移位寄存电路100为范例，第N级的移位寄存电路100包括输出级电路110、第一电压调整器120、第二电压调整器130以及第三电压调整器140。输出级电路110具有第一控制端CE1、第二控制端CE2以及第三控制端CE3。第一控制端CE1、第二控制端CE2以及第三控制端CE3分别接收第一控制信号S[N]、第二控制信号Q[N]以及第三控制信号P[N]。输出级电路110依据第一控制信号S[N]、第二控制信号Q[N]以及第三控制信号P[N]以在输出端OE产生第N级栅极驱动信号G[N]。
在本实施例中，输出级电路110包括晶体管T4、T5、T11以及T13。晶体管T4的第一端接收栅极低电压VGL，晶体管T4的第二端耦接至输出端OE，且晶体管T4的控制端接收第二控制信号Q[N]。晶体管T5的第一端接收栅极低电压VGL，晶体管T5的第二端耦接至输出端OE，晶体管T5的控制端接收第一控制信号S[N]。晶体管T13、T11相互串联耦接，其中晶体管T13的第一端与晶体管T11的第一端相互耦接，晶体管T11的第一端接收栅极高电压VGH，晶体管T13的第二端耦接至输出端OE，晶体管T13、T11的控制端共同接收第三控制信号P[N]。在本发明其他实施例中，晶体管T11、T13可以变更为单一晶体管或两个以上的相互串联的晶体管来实施，图1仅只是说明用的范例，不用以限缩本发明的范畴。通过多个串联的晶体管，可减小电路节点中的漏电现象。
电压调整器120耦接第一控制端CE1。电压调整器120依据模式选择信号SS以及模式选择信号SR以选择栅极低电压VGL或栅极高电压VGH以调整第一控制信号S[N]。在本实施例中，电压调整器120包括晶体管T6、T12以及电容C2。晶体管T6的第一端接收栅极低电压VGL，晶体管T6的第二端耦接至第一控制端CE1，并产生第一控制信号S[N]，晶体管T6的控制端接收模式选择信号SS。晶体管T12的第一端耦接至晶体管T6的第二端，晶体管T12的第二端接收栅极高电压VGH，晶体管T12的控制端接收模式选择信号SR。电容C2则耦接在输出端OE以及第一控制端CE1间。
电压调整器130耦接至第二控制端CE2。电压调整器130依据前级第二控制信号Q[N-1]以提供时钟脉冲信号CK以调整第二控制信号Q[N]。电压调整器130并依据后级栅极驱动信号G[N+2]或第三控制信号P[N]以提供栅极高电压VGH来调整第二控制信号Q[N]，并依据反向时钟脉冲信号XCK以调整第二控制信号Q[N]。
在本实施例中，电压调整器130包括晶体管T1、T2、T3、T10以及电容C1。晶体管T1耦接成二极管组态，其控制端与第一端形成二极管的阴极，并接收时钟脉冲信号CK，晶体管T1的第二端则形成二极管的阳极，并耦接至晶体管T2的第一端。晶体管T2的第二端耦接至第二控制端CE2，晶体管T2的控制端接收前级第二控制信号Q[N-1]。电容C1的一端接收反向时钟脉冲信号XCK，其另一端耦接至第二控制端CE2。晶体管T3的第一端耦接至第二控制端CE2，晶体管T3的第二端接收栅极高电压VGH，晶体管T3的控制端接收后级栅极驱动信号G[N+2]。此外，晶体管T10的第一端耦接至第二控制端CE2，晶体管T10的第二端接收栅极高电压VGH，晶体管T10的控制端接收第三控制信号P[N]。
电压调整器140耦接至第三控制端CE3。电压调整器140依据模式选择信号SS、第二控制信号Q[N]以及时钟脉冲信号CK以调整第三控制信号P[N]。
在本实施例中，电压调整器140包括晶体管T7、T8以及T9。晶体管T8耦接在第三控制端CE3以及栅极高电压VGH间，晶体管T8的控制端接收第二控制信号Q[N]。晶体管T9耦接在第三控制端CE3以及栅极高电压间VGH，晶体管T9的控制端接收模式选择信号SS。晶体管T7耦接为二极管组态，其控制段以及第一端共同耦接以形成的阴极接收时钟脉冲信号CK，其第二端形成的阳极耦接至第三控制端CE3。
关于本发明实施例的栅极驱动装置的动作细节，请同时参照图2以及图3A至图3G，其中，图2为本发明实施例的栅极驱动装置的动作波形图，图3A至图3G为本发明实施例的栅极驱动装置的等效电路图。
请先参照图2以及图3A。在初始时间区间TA0，模式选择信号SS、SR分别为高电压电位(等于栅极高电压VGH)以及低电压电位(等于栅极低电压VGL)，而时钟脉冲信号CK以及反向时钟脉冲信号XCK分别为低电压电位(等于栅极低电压VGL)以及高电压电位(等于栅极高电压VGH)。
在此时，晶体管T12被导通，并使第一控制信号S[N]的电压值等于栅极高电压VGH。晶体管T7被导通，使第三控制信号P[N]为栅极低电压VGL。对应为栅极低电压VGL的第三控制信号P[N]，晶体管T10、T11、T13被导通并使第二控制信号Q[N]以及第N级栅极驱动信号G[N]的电压值均为栅极高电压VGH。
在另一方面，在时间区间TA0中，晶体管T2～T6以及T8～T9被断开。
接着请参照图2以及图3B，在时间区间TA1中，栅极驱动装置进入补偿阶段。在补偿阶段中，模式选择信号SS、SR分别转态为栅极低电压VGL以及栅极高电压VGH。电压调整器120中的，晶体管T6则被导通(晶体管T12被断开)，并使第一控制信号S[N]被拉低。对应于此，输出级电路110中的晶体管T5被导通并拉低第N级栅极驱动信号G[N]至栅极低电压VGL，而这个拉低动作并通过电容C2的耦合效应，使第一控制信号S[N]的电压值进一步被拉低至等于VGL–ΔV。其中，ΔV为一偏移值，其大小与电容C2提供的耦合率相关。
值得一提的，在栅极驱动装置中，基于等于栅极低电压VGL的模式选择信号SS，所有的移位寄存电路可同时产生等于栅极低电压VGL的栅极驱动信号，因此，在时间区间TA1中，前级栅极驱动信号G[N-1]、栅极驱动信号G[N]以及后级栅极驱动信号G[N+2]均等于栅极低电压VGL。
在另一方面，基于模式选择信号SS为栅极低电压VGL，电压调整器140中的晶体管T9被导通，并使第三控制信号P[N]被拉高至逻辑高电位VGH，并使电压调整器140中晶体管T10、输出级电路110中的晶体管T11、T13被断开。而基于后级栅极驱动信号G[N+2]等于栅极低电压VGL，电压调整器140中的晶体管T3被导通，并使第二控制信号Q[N]维持为栅极高电压VGH。
接着请参照图2以及图3C，在时间区间TA2中，栅极驱动装置的补偿阶段结束，并准备进入写入阶段。在时间区间TA2中，模式选择信号SS、SR分别转态为栅极高电压VGH以及栅极低电压VGL，电压调整器120中的晶体管T12被导通(晶体管T6被断开)，并使第一控制信号S[N]被拉高至栅极高电压VGH。基于模式选择信号SS为栅极高电压VGH，电压调整器140中的晶体管T9被断开。而在时钟脉冲信号CK为低电压电位的条件下，电压调整器140中晶体管T7被导通，并使第三控制信号P[N]被拉高为栅极高电压VGH。在此同时，电压调整器130中的晶体管T10被导通，并使第二控制信号Q[N]维持为栅极高电压VGH(此时晶体管T3为断开的状态)。
接着，在时间区间TA3，栅极驱动装置准备进入数据写入阶段。在时间区间TA3中，前级第二控制信号Q[N-1]以及前级栅极驱动信号G[N-1]的电压值分别下降至等于VGL+|VTH_T1|以及VGL+|VTH_T1|+|VTH_T4|。其中VTH_T1以及VTH_T4分别为前级移位寄存电路中晶体管T1以及T4的导通电压。
以下请参照图2以及图3D，在时间区间TA4，栅极驱动装置进入数据写入阶段的第一子阶段。在时间区间TA4中，前级第二控制信号Q[N-1]进一步下降至等于VGL+|VTH_T1|-ΔV1，电压调整器130中的晶体管T2被导通。其中ΔV1为一偏移值。且在当时钟脉冲信号CK等于栅极低电压VGL时，晶体管T1同时被导通，并使第二控制信号Q[N]被拉低至VGL+|VTH_T1|。在另一方面，基于第二控制信号Q[N]被拉低的条件下，电压调整器140中的晶体管T8，在对应被导通，并使第三控制信号P[N]被拉高为等于VGH-ΔV2，其中偏移值ΔV2为因晶体管T8未完全导通所造成。并且，对应被拉高的第三控制信号P[N]以及拉低的第二控制信号Q[N]，输出级电路110中的晶体管T4被导通，晶体管T11、T13则被断开，第N级栅极驱动信号G[N]对应被拉低至等于VGL+|VTH_T1|+|VTH_T4|。
以下请参照图2以及图3E，在时间区间TA5，栅极驱动装置进入数据写入阶段的第二子阶段。在时间区间TA5中，反向时钟脉冲信号XCK由栅极高电压VGH转态至栅极低电压VGL，并通过电压调整器130中的电容C1的耦合效应，使第二控制信号Q[N]下拉一偏移值ΔV1，并使第二控制信号Q[N]的电压值等于VGL+|VTH_T1|-ΔV1。偏移值ΔV1的大小与电容C1的耦合率相关联。通过进一步被拉低的第二控制信号Q[N]，输出级电路110中的晶体管T4可以完全被导通，并使第N级栅极驱动电路G[N]可被完全拉低至等于栅极低电压VGL。另一方面，晶体管T8可完全导通，并使第三控制信号P[N]被拉高至栅极高电压VGH。
值得一提的，在图2的波形图中，前级第二控制信号Q[N-1]等同于第二控制信号Q[N]提早半个时钟脉冲信号CK的周期的信号。前级栅极驱动信号G[N-1]等同于栅极驱动信号G[N]提早半个时钟脉冲信号CK的周期的信号，而后级栅极驱动信号G[N+2]等同于栅极驱动信号G[N]延迟一个时钟脉冲信号CK的周期的信号。
以下请参照图2以及图3F，在时间区间TA6，栅极驱动装置进入电压保持阶段。在时间区间TA6中，后期栅极驱动信号G[N+2]被拉低(拉低至VGL+|VTH_T1|+|VTH_T4|)，并使电压调整器130中的晶体管T3被导通。晶体管T3传送栅极高电压VGH以拉高第二控制信号Q[N]，并使输出级电路110中的晶体管T4被断开。同时，电压调整器140中的晶体管T8被断开，而晶体管T7则依据时钟脉冲信号CK被导通。通过被导通的晶体管T7，第三控制信号P[N]被拉低至VGL+|VTH_T7|，其中VTH_T7为晶体管T7的导通电压。
基于第三控制信号P[N]被拉低，输出级电路110中的晶体管T11、T13被导通，并使第N级栅极驱动信号G[N]上拉至栅极高电压VGH。
以下请参照图2以及图3G，在时间区间TA7中，后级栅极驱动信号G[N+2]下拉至栅极低电压VGL，并使电压调整器130中的晶体管T3被导通。且时钟脉冲信号CK转态为栅极高电压VGH，并使电压调整器140中的晶体管T7被断开。
在时间区间TA7后，后级栅极驱动信号G[N+2]上拉至栅极高电压VGH，并使电压调整器130中的晶体管T3被断开。
值得一提的，在时间区间TA7后，通过周期性转态为栅极低电压VGL的时钟脉冲信号CK，电压调整器140中的晶体管T7可周期性的被导通，并使第三控制信号P[N]维持在栅极低电压VGL。第N级栅极驱动信号G[N]可持续的被充电，并保持等于栅极高电压VGH，为被禁能的电压值。
综上所述，本发明通过多个电压调整器，藉由控制多个控制信号，来产生栅极驱动信号。本发明提出的栅极驱动器可在补偿阶段提供共同致能的多个栅极驱动信号，并在写入阶段产生依序致能的栅极驱动信号，以提供足够长的时间来执行数据写入动作。可有效搭配同步式主动有机发光二极管的显示面板，并应用在高分辨率的显示面板上。此外，在本发明实施例中，并通过多个串联的晶体管来建构电压调整器，可减少内部节点的漏电现象，节省电力的消耗。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (16)

1.一种栅极驱动装置，其特征在于，包括：
多个移位寄存电路，所述多个移位寄存电路相互串联耦接，并分别产生多个栅极驱动信号，其中第N级的移位寄存电路包括：
一输出级电路，具有一第一控制端、一第二控制端以及一第三控制端以分别接收一第一控制信号、一第二控制信号以及一第三控制信号，该输出级电路依据该第一控制信号、该第二控制信号以及该第三控制信号以在一输出端产生一第N级栅极驱动信号；
一第一电压调整器，耦接该第一控制端，依据一第一模式选择信号以及一第二模式选择信号以选择一栅极低电压或一栅极高电压以调整该第一控制信号；
一第二电压调整器，耦接至该第二控制端，依据一前级第二控制信号以提供一时钟脉冲信号来调整该第二控制信号，依据一后级栅极驱动信号或该第三控制信号以提供该栅极高电压以调整该第二控制信号，并依据一反向时钟脉冲信号来调整该第二控制信号；以及
一第三电压调整器，耦接至该第三控制端，依据该第一模式选择信号、该第二控制信号以及该时钟脉冲信号以调整该第三控制信号。
2.根据权利要求1所述的栅极驱动装置，其特征在于，所述第一电压调整器在一补偿阶段依据所述第一模式选择信号以提供所述栅极低电压来拉低所述第一控制信号，所述第二电压调整器依据所述后级栅极驱动信号以提供所述栅极高电压来拉高所述第二控制信号，所述第三电压调整器依据所述第一模式选择信号以提供所述栅极高电压来拉高所述第三控制信号。
3.根据权利要求2所述的栅极驱动装置，其特征在于，在所述补偿阶段，所述输出级电路依据所述第一控制信号以传输所述栅极低电压至所述输出端以产生所述第N级栅极驱动信号。
4.根据权利要求3所述的栅极驱动装置，其特征在于，在一写入阶段的一第一子阶段，所述第一电压调整器依据所述第二模式选择信号以提供所述栅极高电压来拉高所述第一控制信号，所述第二电压调整器依据所述前级栅极驱动信号以提供所述时钟脉冲信号来拉低所述第二控制信号，所述第三电压调整器依据所述时钟脉冲信号以拉低所述第三控制信号。
5.根据权利要求4所述的栅极驱动装置，其特征在于，在一写入阶段的该第一子阶段，所述输出级电路依据所述第一控制信号、所述第二控制信号以及所述第三控制信号来拉低所述第N级栅极驱动信号的电压值。
6.根据权利要求5所述的栅极驱动装置，其特征在于，在所述写入阶段的一第二子阶段，所述第二电压调整器依据所述反向时钟脉冲信号以拉低所述第二控制信号一偏移值。
7.根据权利要求6所述的栅极驱动装置，其特征在于，在所述写入阶段的该第一子阶段中，所述反向时钟脉冲信号的电压值等于所述栅极高电压，在所述写入阶段的该第二子阶段中，所述反向时钟脉冲信号的电压值等于所述栅极低电压。
8.根据权利要求6所述的栅极驱动装置，其特征在于，在所述写入阶段的该第二子阶段，所述输出级电路依据所述第二控制信号使所述第N级栅极驱动信号的电压值被拉低至等于所述栅极低电压。
9.根据权利要求6所述的栅极驱动装置，其特征在于，在一电压保持阶段，所述第一电压调整器依据所述第二模式选择信号以提供所述栅极高电压来拉高所述第一控制信号，所述第二电压调整器依据所述后级栅极驱动信号与所述第三控制信号以提供所述栅极高电压来拉高所述第二控制信号，所述第三电压调整器依据所述时钟脉冲信号以拉低所述第三控制信号。
10.根据权利要求9所述的栅极驱动装置，其特征在于，在所述电压保持阶段，所述输出级电路依据所述第三控制信号以提供所述栅极高电压来维持所述第N级栅极驱动信号的电压值。
11.根据权利要求10所述的栅极驱动装置，其特征在于，所述补偿阶段、所述写入阶段的该第一子阶段、所述写入阶段的该第二子阶段以及所述电压保持阶段依序发生。
12.根据权利要求1所述的栅极驱动装置，其特征在于，所述第一电压调整器，包括：
一第一晶体管，其第一端接收所述栅极低电压，该第一晶体管的第二端耦接至所述第一控制端，并产生所述第一控制信号，该第一晶体管的控制端接收所述第一模式选择信号；
一第二晶体管，其第一端耦接至所述第一晶体管的第二端，该第二晶体管的第二端接收所述栅极高电压，该第二晶体管的控制端接收所述第二模式选择信号；以及
一电容，耦接在所述输出端以及所述第一控制端间。
13.根据权利要求1所述的栅极驱动装置，其特征在于，所述第二电压调整器，包括：
一二极管，其阴极接收所述时钟脉冲信号；
一第一晶体管，耦接在所述二极管的阳极与所述第二控制端间，其控制端接收所述前级第二控制信号；
一第二晶体管，其第一端接收所述栅极高电压，该第二晶体管的第二端耦接至所述第二控制端，该第二晶体管的控制端接收所述后级栅极驱动信号；
一电容，其一端接收所述反向时钟脉冲信号，其另一端耦接至所述第二控制端；以及
一第三晶体管，其第一端耦接至该第二控制端，该第三晶体管的第二端接收该栅极高电压，该第三晶体管的控制端接收该第三控制信号。
14.根据权利要求1所述的栅极驱动装置，其特征在于，所述第三电压调整器，包括：
一第一晶体管，耦接在所述第三控制端以及所述栅极高电压间，该第一晶体管的控制端接收所述第二控制信号；
一第二晶体管，耦接在所述第三控制端以及所述栅极高电压间，该第二晶体管的控制端接收所述第一模式选择信号；以及
一二极管，其阳极耦接至所述第三控制端，其阴极接收所述时钟脉冲信号。
15.根据权利要求1所述的栅极驱动装置，其特征在于，所述输出级电路包括：
一第一晶体管，其第一端接收所述栅极低电压，该第一晶体管的第二端耦接至所述输出端，该第一晶体管的控制端接收所述第二控制信号；
一第二晶体管，其第一端接收所述栅极低电压，该第二晶体管的第二端耦接至所述输出端，该第二晶体管的控制端接收所述第一控制信号；以及
至少一第三晶体管，其第一端接收所述栅极高电压，该至少一第三晶体管的第二端耦接至所述输出端，该至少一第三晶体管的控制端接收所述第三控制信号。
16.根据权利要求1所述的栅极驱动装置，其特征在于，在一补偿阶段，该些栅极驱动信号同时被致能，在一写入阶段，该些栅极驱动信号依序被致能，在一电压保持阶段，该些栅极驱动信号保持在被禁能的电压值。
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